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WO2000041242A1 - Halbleiteranordnung - Google Patents

Halbleiteranordnung Download PDF

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Publication number
WO2000041242A1
WO2000041242A1 PCT/DE1999/004058 DE9904058W WO0041242A1 WO 2000041242 A1 WO2000041242 A1 WO 2000041242A1 DE 9904058 W DE9904058 W DE 9904058W WO 0041242 A1 WO0041242 A1 WO 0041242A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
semiconductor chip
technology
semiconductor chips
chip
Prior art date
Application number
PCT/DE1999/004058
Other languages
English (en)
French (fr)
Inventor
Robert Tolkiehn
Constantin Papadopoulos
Andreas Kux
Herbert Palm
Gunther Plasa
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2000041242A1 publication Critical patent/WO2000041242A1/de

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the invention relates to a semiconductor arrangement according to claim 1.
  • WO 96/01497 AI describes a method in which two semiconductor chips lying one above the other are contacted. It is provided that a through-opening is provided in at least one of the two semiconductor chips, through which a via is made from a metallization level of the one semiconductor chip to a metallization level of the second semiconductor chip.
  • the invention is therefore based on the object of providing an arrangement in which two semiconductor chips are arranged one above the other with minimized costs. According to the invention, this task is solved in that the at least two semiconductor chips are produced with different technologies. In this way it is possible for one Manufacture semiconductor chip in a cost-effective technology, because the structures thereon can be manufactured using a simple technology. Only the structures for which a complex technology is necessary are produced in the expensive technology.
  • connecting pads which have a large area requirement but are very simple to manufacture, inexpensively on one chip, while technology on the second chip is required at great expense.
  • overvoltage protection is provided on the chip that has the connection contacts.
  • passive components which can generally be produced using simple technology, such as coils and capacitors, on the one chip, which is produced using the inexpensive technology.
  • sensor fields which generally have a large area requirement and can be manufactured as passive components using simple technology, separately on a chip.
  • FIG. 1 shows a first exemplary embodiment of a semiconductor arrangement according to the invention
  • Fig. 2 shows a second embodiment of the invention and Fig. 3 shows an advantageous embodiment of a contact within the semiconductor arrangement according to the invention.
  • a first exemplary embodiment according to the invention is shown in plan view. It shows a first semiconductor chip 2 on which contact areas 3 are provided.
  • a sensor field 4 is shown schematically in the middle of the semiconductor chip 2. Only wiring lines are shown here for the sensor field 4, for example to the
  • capacitive sensor field Intersections of the wiring lines, individual capacitances can be provided, which form a capacitive sensor field.
  • a capacitive sensor field is used, for example, in the case of “finger tip sensors”.
  • a second semiconductor chip is provided in the four corners of the first semiconductor chip 2.
  • This semiconductor chip 1 is produced in a technologically more complex technology than the semiconductor chip 2.
  • the semiconductor chip 1, which has a significantly smaller footprint than the semiconductor chip 2 is manufactured in an expensive technology, but the overall arrangement is less expensive because the semiconductor chip 2, which has the larger footprint, is manufactured in a less expensive technology.
  • the first semiconductor chip 2 has connection contacts 3 and at the edge Wiring elements 5.
  • semiconductor chips 1 are arranged, which are manufactured using a technology that is more expensive than the semiconductor chip 2. The total cost of the arrangement, which is shown in Fig. 2, is thus lower, since the area-intensive connection elements 3 and the also area-consuming wiring elements 5 were produced in the inexpensive technology, compared to an overall chip that had to be the size of the semiconductor chip 2 the expensive technology of the semiconductor chip 1 is produced.
  • FIG. 3 shows how, for example, the first semiconductor chip 2 and the second semiconductor chip 1 are electrically connected to one another.
  • the second semiconductor chip 1 has an active region 1 a, in which, as previously stated, an integrated circuit is formed. This has a contacting element 1b, under which a through opening 7 extends through the semiconductor chip 1.
  • the semiconductor chip 1 lies on the semiconductor chip 2, a region 2a in which elements which are to be connected to the semiconductor chip 1 are formed.
  • a contact element 2b is provided in the area 2a, via which the through opening 7 is aligned.
  • the through opening 7 is now at least partially filled with a conductive material from the contact element 1b to the contact element 2b, so that an electrically conductive connection is established between the semiconductor chip 1 and the semiconductor chip 2, which is often also referred to as “via” electrical connection can also be used for mechanical connection.
  • non-volatile memory and standard logic are not formed on a common chip.
  • one of the semiconductor chips 1 shown in FIG. 2 is produced in a logic process technology and another in a suitable technology for non-volatile memories. Both semiconductor chips 1 are then in turn arranged on a semiconductor chip 2 produced using inexpensive technology and connected to one another via the wiring 5 formed there.
  • the semiconductor chip 2 is already formed with the corresponding elements in the two technologies mentioned above and the semiconductor chip 1 arranged thereon is produced in the respective other technology and is connected via “vias”

Landscapes

  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Halbleiteranordnung mit zumindest zwei Halbleiterchips, die übereinanderliegend angeordnet sind und die miteinander elektrisch leitend verbunden sind, wobei die zumindest zwei Halbleiterchips mit unterschiedlichen Technologien hergestellt sind.

Description

Beschreibung
Halbleiteranordnung
Die Erfindung betrifft eine Halbleiteranordnung nach Patentanspruch 1.
Trotz zunehmender Integrationsdichte von Halbleiteranordnungen, besteht häufig das Problem, daß die zur Verfügung ste- hende Fläche nicht ausreichend ist. Insbesondere weisen Halbleiterbauelemente eine zunehmende Anzahl an Kontakten auf, so daß auf den Halbleiterchips ebenfalls eine zunehmende Anzahl von Anschlußkontakten sogenannten „Pads" vorzusehen sind.
Zur Lösung dieses Problems ist aus der US 5,644,167 ein Halbleiterbaustein bekannt, bei dem zwei Halbleiterchips übereinander angeordnet sind und eine Kontaktierung von dem einen auf den anderen Halbleiterchip mittels Draht-Bondtechnik beziehungsweise Flip-Chip Technik vorgesehen ist.
Weiterhin ist aus der WO 96/01497 AI ein Verfahren beschrieben, bei dem zwei übereinanderliegende Halbleiterchips miteinander kontaktiert werden. Dabei ist vorgesehen, daß zumindest in einem der beiden Halbleiterchips eine Durchgangsöff- nung vorgesehen ist, durch die von einer Metallisierungsebene des einen Halbleiterchips auf eine Metallisierungsebene des zweiten Halbleiterchips eine Durchkontaktierung erfolgt.
Grundsätzlicher Nachteil der beiden zuvor genannten Anordnung ist, daß die Kosten für derartige Anordnungen sehr hoch sind.
Der Erfindung liegt somit die Aufgabe zugrunde, eine Anordnung beizustellen, bei der mit minimierten Kosten zwei Halbleiterchips übereinanderliegend angeordnet sind. Diese Aufga- be wird erfindungsgemäß dadurch gelöst, daß die zumindest zwei Halbleiterchips mit unterschiedlichen Technologien hergestellt sind. Auf diese Weise ist es möglich, den einen Halbleiterchip in einer kostengünstigen Technologie herzustellen, weil die darauf befindlichen Strukturen insgesamt mit einer einfachen Technologie herstellbar sind. Nur die Strukturen, für die eine aufwendige Technologie notwendig ist, werden in der teueren Technologie hergestellt.
Weitere vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.
Es ist somit möglich, beispielsweise Anschlußpads, die einen hohen Flächenbedarf haben, aber ganz einfach herstellbar sind, kostengünstig auf den einen Chip anzuordnen, während auf dem zweiten Chip eine Technologie mit hohem Aufwand notwendig ist. Weiterhin kann vorgesehen sein, daß auf dem Chip, der die Anschlußkontakte aufweist, ein Überspannungsschutz vorgesehen ist. Weiterhin ist es vorteilhaft passive Bauelemente, die in der Regel in einer einfachen Technologie herstellbar sind, wie beispielsweise Spulen und Kondensatoren, insgesamt auf dem einen Chip anzuordnen, der in der kosten- günstigen Technologie hergestellt ist. Schließlich ist es vorteilhaft, Sensorfelder, die in der Regel einen hohen Flächenbedarf aufweisen und als passive Bauelemente in einfacher Technologie herstellbar sind, separat auf einem Chip anzuordnen.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen im Einzelnen erläutert. Es zeigen:
Fig. 1 ein erstes erfindungsgemäßes Ausführungsbeispiel einer Halbleiteranordnung,
Fig. 2 ein zweites erfindungsgemäßes Ausführungsbeispiel und Fig. 3 eine vorteilhafte Ausgestaltung einer Kontaktierung innerhalb der erfindungsgemäßen Halbleiteranordnung.
Gemäß Fig. 1 ist ein erstes erfindungsgemäßes Ausführungsbei - spiel in der Draufsicht dargestellt. Es zeigt einen ersten Halbleiterchip 2, auf dem Kontaktflächen 3 vorgesehen sind. In der Mitte des Halbleiterchips 2 ist ein Sensorfeld 4 schematisch dargestellt. Für das Sensorfeld 4 sind hier nur Ver- drahtungsleitungen dargestellt, wobei beispielsweise an den
Schnittpunkten der Verdrahtungsleitungen einzelne Kapazitäten vorgesehen sein können, die ein kapazitives Sensorfeld bilden. Ein solches kapazitives Sensorfeld findet beispielsweise bei „Finger-Tip-Sensoren" Anwendung.
Anstelle der Sensormatrix 4 ist es jedoch auch denkbar, ein anderes Netzwerk aus Bauelementen zumeist passiver Art vorzusehen. Wesentlich im Sinne der Erfindung ist es hierbei, daß alle Elemente, die auf dem Halbleiterchip 2 ausgebildet sind, in der selben sehr einfachen Technologie herstellbar sind.
Dem gegenüber ist, mit den Bezugszeichen 1 bezeichnet, jeweils ein zweiter Halbleiterchip in den vier Ecken des ersten Halbleiterchips 2 vorgesehen. Dieser Halbleiterchip 1 ist in einer gegenüber dem Halbleiterchip 2 technologisch aufwendigerem Technologie hergestellt. Auf dem Halbleiterchip 2 findet sich eine integrierte Schaltung, die nur in dieser aufwendigen Technologie herstellbar ist. Auf diese Weise ist der Halbleiterchip 1 der eine deutlich geringere Grundfläche auf- weist als der Halbleiterchip 2, zwar in einer teueren Technologie hergestellt, die Gesamtanordnung wird jedoch preisgünstiger, weil der Halbleiterchip 2, der die größere Grundfläche aufweist in einer kostengünstigeren Technologie hergestellt ist.
Bei dem in Fig. 2 dargestellten Ausführungsbeispiel weist der erste Halbleiterchip 2 am Rand Anschlußkontakte 3 auf und Verdrahtungselemente 5. Zusätzlich sind Halbleiterchips 1 angeordnet, die in einer gegenüber dem Halbleiterchip 2 teueren Technologie hergestellt sind. Die Gesamtkosten für die Anordnung, die in Fig. 2 dargestellt ist sind somit geringer, da die flächenintensiven Anschlußelemente 3 und die ebenfalls flächenaufwendige Verdrahtungselemente 5 in der kostengünstigen Technologie hergestellt wurde, im Vergleich zu einen Gesamtchip, der in der Größe des Halbleiterchips 2 mußte mit der kostenaufwendigen Technologie des Halbleiterchips 1, her- gestellt ist.
In Fig. 3 ist dargestellt, wie beispielsweise der erste Halbleiterchip 2 und der zweite Halbleiterchip 1 miteinander elektrisch verbunden sind. Der zweite Halbleiterchip 1 weist einen aktiven Bereich la auf, in dem, wie zuvor angegeben, eine integrierte Schaltung ausgebildet ist. Diese weist eine Kontaktierelement lb auf, unter dem sich eine Durchgangsöffnung 7 durch den Halbleiterchip 1 hindurch erstreckt . Der Halbleiterchip 1 liegt auf dem Halbleiterchip 2 auf, wobei ein Bereich 2a, in dem Elemente, die mit den Halbleiterchip 1 zu verbinden sind ausgebildet sind. In den Bereich 2a ist ein Kontaktelement 2b vorgesehen, über den die Durchgangsöffnung 7 ausgerichtet ist. Nunmehr ist vom Kontaktelement lb zum Kontaktelement 2b durchgehend die Durchgangsöffnung 7 mit ei- nem leitenden Material zumindest teilweise ausgefüllt, so daß eine elektrisch leitende Verbindung zwischen dem Halbleiterchip 1 und dem Halbleiterchip 2 hergestellt ist, die häufig auch als „Via" bezeichnet ist. Diese elektrische Verbindung kann auch zur mechanischen Verbindung verwendet werden.
Sowohl in der Anordnung nach Fig. 2 als auch nach Fig. 1 ist es denkbar, auf den Halbleiterchip 2 einen Überspannungs- schutz, einen sogenannten ESD-Schutz, vorzusehen, der in der Regel in einer einfachen Technologie herstellbar ist, jedoch häufig einen hohen Flächenbedarf auf eist. Nachfolgend werden unterschiedliche Technologiekombinationen erläutert, die es ermöglichen, in Form der zuvor erläuterten grundsätzlichen vertikalen Schaltungsintegration eine kostensparende Anordnung zu realisieren.
So ist es beispielsweise vorteilhaft, wenn nichtflüchtige Speicher und Standardlogik nicht auf einem gemeinsamen Chip ausgebildet sind. Auf diese Weise würde sich als eine kostengünstige Variante darstellen, wenn einer der in Fig. 2 darge- stellten Halbleiterchips 1 in einer Logikprozeßtechnologie und ein anderer in einer geeigneten Technologie für nicht- flüchtige Speicher hergestellt ist. Beide Halbleiterchips 1 sind dann wiederum auf einem in einer preiswerten Technologie hergestellten Halbleiterchips 2 angeordnet und über die dort ausgebildete Verdrahtung 5 miteinander verbunden. Es ist jedoch auch möglich eine den Halbleiterchip 2 bereits in den beiden zuvor genannten Technologien mit den entsprechenden Elementen ausgebildet ist und der darauf angeordnete Halbleiterchip 1 in der jeweils anderen Technologie hergestellt und über „Vias" verbunden ist. Entsprechend vorteilhaft ist die
Anwendung bei einmal programmierbaren Bauteilen. Hierbei sind häufig nur Halbleiterchips mit extrem geringer Fläche notwendig, in die mit verhältnismäßig großem Aufwand eine nicht- flüchtige Information eingespeichert ist.
Gleichfalls ergibt sich eine hohe Kosteneinsparung, wenn digitale Schaltungselemente und analoge Schaltungselemente auf unterschiedlichen Halbleiterchips hergestellt sind. Ebenfalls ist es vorteilhaft, wenn unterschiedliche Speicherbausteine verwendet werden sollen, die dann mittels eines Trägerchips 2 mit größerer Fläche miteinander verbunden sind, oder die übereinanderliegend angeordnet sind. Dabei ist es auch realisierbar mehr als zwei Halbleiterchips übereinander anzuordnen. Auf diese Weise sind auch leicht flüchtige und nicht- flüchtige Speicher miteinander kombinierbar. Neben der zuvor unter Bezugnahme auf Fig. 1 erläuterten Ausgestaltung des Halbleiterchips 2 mit einer Sensormatrix ist es auch denkbar „Interface-Elemente" beispielsweise auf dem Halbleiterchip 2 anzuordnen und standardisierte Schaltungen auf dem Halbleiterchip 1. Auf diese Weise könnten verschiedene standardisierte Halbleiterchips 1 auf dem Halbleiterchip 2 liegend kombiniert und miteinander verbunden werden. Dies ermöglicht einen modularen Aufbau der Gesamtanordnung, die eine hohe Flexibilität in der Funktionalität ermöglicht. Auf diese Weise könnten beispielsweise ein kontaktloses Interface, wie es beispielsweise für kontaktlose Chipkarten verwendet wird, mit üblichen integrierten Schaltungen verknüpft werden.
Schließlich ist es vorteilhaft wenn wie zuvor dargestellt, für die Anordnung Technologien für unterschiedliche Chips miteinander kombiniert werden, die sich in einem Gesamtprozeß miteinander ausschließen.
Es ist derzeit nicht möglich, eine FRAM-Technologie mit einer CMOS-Schaltung zu kombinieren. Mit den zuvor erläuterten Aufbau ist auf einfache Weise ein sogenannter FRAM-Speicher mit einer Schaltung in üblicher CMOS-Technologie kombinierbar.
Bei all den zuvor erläuterten Anordnungen ist vorgesehen, ubereinanderliegende Halbleiterchips mittels sogenannter „Vias" zu verbinden.

Claims

Patentansprüche
1. Halbleiteranordnung mit zumindest zwei Halbleiterchips (1, 2) , die übereinanderliegend angeordnet sind und die miteinan- der elektrisch leitend verbunden sind, wobei die zumindest zwei Halbleiterchips (1, 2) mit unterschiedlichen Technologien hergestellt sind.
2. Halbleiteranordnung nach Anspruch 1, bei der elektrische Verbindungen (6, 7) zwischen den Halbleiterchips (1, 2) über
Durchgangsöffnungen (7) erfolgen, die zumindest in einem der Halbleiterchips angeordnet sind.
3. Halbleiteranordnung nach Anspruch 1 oder 2, bei der nur einer der Halbleiterchips (1, 2) Anschlußkontakte (3) für externe Anschlüsse aufweist .
4. Halbleiteranordnung nach Anspruch 3, bei der der Halbleiterchip mit den Anschlußkontakten einen Überspannungsschutz aufweist.
5. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der einer der Halbleiterchips eine Fläche aufweist, die ein mehrfaches des zumindest einen weiteren Chip auf- weist, wobei das mehrfache der Fläche von passiven Bauteil - Strukturen belegt ist.
6. Halbleiteranordnung nach Anspruch 5, bei der die passive Bauteilstruktur eine Sensormatrix darstellt.
PCT/DE1999/004058 1998-12-30 1999-12-21 Halbleiteranordnung WO2000041242A1 (de)

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