JP4495854B2 - 半導体メモリ装置及びそれの読み出し方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びそれの読み出し方法に係り、より詳細には半導体メモリ装置に使用される感知増幅器回路に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の集積度の増加のためには、メモリセルのサイズを減少させなければならない。メモリセルのサイズを減少させることによってメモリセルの電流は必ず減少する。低電圧で動作するポータブル電子装置に使用される半導体メモリ装置に関して、データを感知するために必要なメモリセルの電流は半導体メモリ装置がより低電圧で動作するので一層減少する。しかし、メモリセルを通じて流れる電流が減少する時、メモリセルの状態を感知するために使用される感知増幅器回路の速度はメモリセルの電流の減少に比例して下がる。結果的に、半導体メモリ装置の動作速度が下がる。
【０００３】
前述のように、半導体メモリ装置の性能は感知増幅器回路の性能に大きな影響を受ける。一般には、感知増幅器回路は二つの入力信号の電圧差を感知、増幅する差動増幅器を利用して具現されてきた。
当業者に周知のように、差動増幅器は二つの入力トランジスタと、この入力トランジスタと直列に連結された電流シンカ（Current Sinker、ＭＯＳトランジスタで構成される）と、電流ミラとで構成される。一つの入力トランジスタには、入力信号として感知電圧（Sense Voltage）が供給され、感知電圧メモリセルを通じて流れるセル電流（オンセルを通じて流れる“オンセル電流”、又はオフセルを通じて流れる“オフセル電流”）によって決定される電圧である。もう一つの入力トランジスタには、入力信号として基準電圧（Reference Voltage）が供給され、この基準電圧は一般にはダミーセル（又は基準セル）を通じて流れる電流（ダミー電流）によって決定される電圧である。
【０００４】
当業者に周知のような感知増幅器回路の概略的な構成を図１に示す。図１に示されたように差動増幅器１２の一つの入力端子はダミーロード（又は電流源）１４とダミーセル１８が連結されたノードDSO(以下、基準ノードと呼ぶ)に連結され、差動増幅器１２の他の入力端子はメモリロード１６とメモリセル２０が連結されたノードSO(以下、感知ノードと呼ぶ)に連結される。ダミーセル１８はオンセル電流とオフセル電流の半分に相当する電流を流すことができるように構成される。
【０００５】
このような回路の構成において、ダミーロード１４とメモリロード１６は全部ダミーセル１８を通じて流れる電流と同一の量の電流を供給すると仮定する。このような仮定下で読み出し動作が開始されると、図２に示されたようにノードDSO、SOの電圧（即ち、基準電圧と感知電圧）は対応するロード１４、１６を通じて供給される電流によって次第に上がる。所定時間の経過の後（実際的な感知動作が開始されると）、基準ノードDSOの電圧は一定に維持されるが、感知ノードSOの電圧はメモリセルの状態（オンセル状態又はオフセル状態）によって変化する。例えば、メモリセル２０がオンセルの場合には、感知電圧は基準電圧より下がるが、オフセルの場合には、感知電圧は基準電圧より上がる。このような電圧の差は差動増幅器１２によって感知され、感知された結果に従ってロジックハイレベル又はロジックローレベルの信号OUTが感知増幅器の回路１０から出力される。
【０００６】
前述のように、基準ノードDSOの基準電圧と感知ノードSOの感知電圧は同一の時点に生成される。即ち、読み出し動作が開始されると、まず各ノードDSO、SOの電圧が要求される電圧レベルに設定される。その次に、メモリセルの状態に従って変化する感知電圧と一定に維持される基準電圧を利用して感知動作が遂行される。
【０００７】
【発明が解決しようとする課題】
前述の感知増幅器の回路において、基準ノードDSOのロード値が感知ノードSOのロード値より高い場合には、図２に点線で示されたように、基準電圧が要求される電圧レベルまで設定される時間T1が感知電圧が設定される時間T２より遅れる。それによって、感知増幅器回路の安定した感知マージンを確保しにくい。即ち、安定した読み出し動作を保障することができない。最悪の場合には、読み出し誤りを誘発することになる。
【０００８】
本発明は上記の点に鑑みなされたもので、その目的は基準電圧を要求される電圧レベルに設定した後、感知動作が遂行されるように感知増幅器制御スキームを具備した半導体メモリ装置及びそれの読み出し方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の特徴によると、行と列で配列されたメモリセルのアレイを有する半導体メモリ装置が提供される。半導体メモリ装置には少なくとも一つのダミーセル、感知増幅器回路、感知増幅器コントローラが設けられる。感知増幅器回路は少なくとも一つのダミーセルに連結され、第１制御信号に応じて基準電圧を内部的に発生させ、その基準電圧と第２制御信号に応じて選択されたメモリセルに保存されたデータを感知する。感知増幅器コントローラは読み出し動作の間に、第１制御信号と第２制御信号を発生させ、第１制御信号は基準電圧が一定の電圧レベルに設定されるように第２制御信号が活性化される前に活性化される。
【００１０】
本発明の他の特徴によると、行と列で配列されたメモリセルのアレイと、選択されたメモリセルの状態を感知する感知増幅器回路とを有する半導体メモリ装置に保存されたデータを読み出す方法が提供される。まず、感知増幅器回路に連結されたダミーセルを利用して基準電圧を発生させ、基準電圧が一定の電圧レベルに設定された後、基準電圧に応じて選択されたメモリセルの状態を感知する。
【００１１】
このような装置及び方法によると、差動増幅器の一つの入力電圧として提供される基準電圧が差動増幅器の他の入力電圧として提供される感知電圧より先に要求される電圧レベルに設定される。
【００１２】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【００１３】
本発明の新たな感知増幅器回路は、基準電圧が基準電圧発生器によって要求される電圧レベルに設定された後、基準電圧を利用して選択されたメモリセルの状態に従って電圧発生器によって感知電圧が発生されるように制御される。そのように設定された基準電圧はメモリ装置が非活性化される時までそのまま維持されるように制御される。このような感知増幅器スキームによると、基準電圧が感知動作の前に一定のレベルに設定されるので、差動増幅器の基準ノードのキャパシタンスの値と差動増幅器の感知ノードのキャパシタンスの値との差によって生じる問題点（例えば、感知増幅器回路の性能が低下する問題点、予測可能で安定的な設計をしにくい問題点、等）を防止することができる。その上に、基準ノードの電圧が感知動作の遂行される時毎に変化しないので、感知増幅器回路自体のノイズも減少することができる。
【００１４】
図３に本発明の半導体メモリ装置の構成図を示す。本発明の半導体メモリ装置は行と列で配列されたメモリセルのアレイ（図示しない）を含み、任意に選択されたメモリセル１０２だけを図４に示す。選択されたメモリセル１０２は対応するデータラインDL0、DL1、…、DL５を通じて感知増幅器１００に連結されている。ダミーセル１０４もダミデータラインＤＤＬを通じて感知増幅器回路１００に連結されている。本発明の半導体メモリ装置は感知増幅器コントローラ２００を含み、このコントローラ２００は読み出し動作の間に、感知増幅器回路１００を制御するための第１制御信号第PDIS１、PPRE１、nSAE１と第２制御信号PDIS２、PPRE２、nSAE２を発生させる。
【００１５】
感知増幅器回路１００は、第１制御信号PDIS１、PPRE１、nSAE１に応じて動作する基準電圧発生器１２０と、各々が第２制御信号PDIS２、PPRE２、nSAE２に応じて動作する複数の感知電圧発生器１３０と、この感知電圧発生器に各々対応する複数の差動増幅器１４０とを含む。差動増幅器１４０は基準電圧発生器１２０によって生じる基準ノードDSOの基準電圧と、対応する感知電圧発生器１３０によって生じる感知ノードSOi( i:0〜5 )の感知電圧を受け入れて、感知電圧が基準電圧より高いかを検出して、検出の結果としてロジックローレベルとロジックハイレベルのうちいずれか一つの信号（OUTi）を出力する。
【００１６】
本発明の基準電圧発生器１２０及び感知電圧発生器１３０の詳細な回路図を示す図４を参照すると、基準電圧発生器１２０は、図に示されたように連結された二つのPMOSトランジスタMP1、MP2と、四つのNMOSトランジスタMN1〜MN4と,一つのインバータINV1とを含む。PMOSトランジスタMP1、MP2とNMOSトランジスタMN1は基準ノードDSO に電流を供給する電流源（又はダミーノード）を構成し、インバータINV1とNMOSトランジスタMN３はトランジスタMN２のゲート電圧を制御するためのバイアス電圧を発生させるバイアス回路を構成する。そして、NMOSトランジスタMN４は、ダミーデータラインDDLの電圧を放電させるための放電回路として機能する。
【００１７】
電流源（又はメモリノード）を構成するトランジスタMP3、MP4、MN5のうち、PMOSトランジスタＭＰ４が基準ノードDSO の基準電圧によって制御される（電流ミラー構造を有する）ことを除いて、図４の感知電圧発生器１３０は基準電圧発生器１２０と同じに構成される。図４にはただ一つの感知電圧発生器１３０を示しているが、他の感知電圧発生器もやはり同一に構成されることは当業者には周知のことである。その上に、感知電圧発生器と基準電圧発生器の構成の形態が異なっても、本発明の技術が適用されることは勿論である。
【００１８】
図３を参照すると、感知増幅器コントローラ２００は読み出し動作が開始されれば、基準電圧発生器１２０が基準ノードDSO に要求されるレベルの基準電圧を提供するように第１制御信号PDIS１、PPRE１、nSAE１を発生させる。その次に、基準電圧が一定の電圧レベルに設定された後、感知増幅器コントローラ２００は感知電圧発生器１３０が各々対応する感知ノードSOiに、対応する感知電圧を提供するように第２制御信号PDIS２、PPRE２、nSAE２を発生させる。一例として、図６に示されたように第２制御信号PDIS２、PPRE２、nSAE２として、ディレイ回路２０１により所定時間遅れた第１制御信号PDIS１、PPRE１、nSAE１を使用することができる。以後、これに関して詳細に説明する。
【００１９】
図５は本発明の制御信号間のタイミングを示す波形図である。図５に示されたように、感知増幅器コントローラ２００は基準ノードDSOの基準電圧が一定の電圧レベルに設定されるように第１制御信号PDIS１、PPRE１、nSAE１を発生させる。図５に示されたような波形を有する第１制御信号PDIS１、PPRE１、nSAE１によって基準ノードDSO に基準電圧が生成される動作を説明すると、制御信号PPRE１、PPRE２はフリーチャージ動作の制御のための信号であり、制御信号PDIS１、PDIS２は放電動作の制御のための信号であり、制御信号nSAE１、nSAE２は感知イネーブル(enable）時点の制御のための信号である。
【００２０】
図５に示されたように制御信号nSAE１がロジックハイレベルからロジックローレベルに遷移することに従って、ノードN1の電圧はインバータINV1によってハイレベル（例えば、電源電圧レベル）に上昇することになる。制御信号nSAE１のハイ−ロー遷移と同時に、制御信号PDIS１がロジックローレベルからロジックハイレベルに遷移する。これによって、NMOSトランジスタMN4がターンオンされ、その結果、ダミーデータラインDDLと基準ノードDSO は各々ロジックローレベル即ち、接地電圧レベルに放電される。PMOSトランジスタMP1は前述の放電区間の間に生じ得るDC経路(即ち、VCC→MP1→MP2→MN2→MN4→VSS)を塞ぐ。
【００２１】
その次に、制御信号PDIS1はロジックハイレベルからロジックローレベルに遷移し、制御信号PPRE1はロジックローレベルからロジックハイレベルに遷移する。これによって、PMOSトランジスタMP1とNMOSトランジスタMNIがターンオンされ、その結果、基準ノードDSO の電圧(基準電圧)は図５に示されたように、電流源（又はダミーロード）から供給される電流によって次第に上昇するようになる。前述のようにノードN1の電圧が上昇するに従ってNMOSトランジスタMN2がターンオンされる。そのようにターンオンされたトランジスタMN2を通じてダミーデータラインDDLの電圧も上昇し、ダミーデータラインDDLの電圧が上昇するに従ってNMOSトランジスタMN３がターンオンされる。
【００２２】
このような条件下で、ノードN1の電圧はインバータINV1のプルアップトランジスタ（例えば、PMOSトランジスタ）の電流供給能力とNMOSトランジスタMN3の電流放電能力が均衡になる地点で決定される（固定される）。その後、制御信号PPRE1はロジックハイレベルからロジックローレベルに遷移するので電流源のNMOSトランジスタMN1はターンオフされる。従って、基準ノードDSOはただ電流源のPMOSトランジスタMP1、MP2によって電流が供給される。
【００２３】
その時、基準ノードDSO の電圧即ち、基準電圧は図５に示されたように、ダミーセル１０４を通じて流れる電流（一般に、オンセル電流とオフセル電流の半ばの電流に相応する）とPMOSトランにジスタMP1、MP2を通じて供給される電流の差によって一定に維持される。即ち、基準電圧発生器１２０は感知電圧発生器１３０が活性化される前に要求されるレベルの基準電圧を発生させる。
【００２４】
要求される電圧レベルの基準電圧が基準ノードDSOに設定された後、感知増幅器コントローラ２００は感知電圧発生器１３０が活性化されるように第２制御信号PDIS２、PPRE２、nSAE２を発生させる。図５に示されたように、基準電圧を要求されるレベルを有するように設定した第１制御信号PDIS１、PPRE１、nSAE１のロジックレベルはそのままに維持される。感知電圧発生器１３０が対応する感知ノードSOiに基準電圧と同一のレベルの電圧を設定する動作は前述の基準電圧発生器１２０の動作と同じである。これに対して、感知ノードSOiの電圧即ち感知電圧が、対応するメモリセル１０２を通じて流れる電流と、対応するPMOSトランジスタMP3、MP4を通じて供給される電流との差によって決定されるので、各々の感知電圧は対応するメモリセルの状態（オンセル又はオフセル）に従って上がったり、下がったりする。例えば、図５に示されたようにメモリセル１０２がオンセルの場合には、感知電圧は基準電圧より高くなり、その結果、差動増幅器１４０はロジックハイレベルの信号OUTを出力する。メモリセル１０２がオンセルの場合には、感知電圧は基準電圧より低くなり、その結果差動増幅器１４０はロジックローレベルの信号OUTを出力する。
【００２５】
このような感知増幅器回路の制御スキームによると、たとえ基準ノードDSO のキャパシタンス値が感知ノードSOのキャパシタンス値より大きくても、基準ノードDSO の基準電圧が感知動作が遂行される前に要求される電圧レベルに設定されるので、従来の技術の問題点（例えば、感知増幅器回路の性能が低下する問題点、予測可能で安定的な設計をしにくい問題点、等）を防止することができる。その上に、図５に示されたように基準ノードDSO の電圧は感知動作が遂行される時毎に変化しないので、感知増幅器回路によって消費される電流を減らすことだけでなく、自体のノイズも減少させることができる。
【００２６】
本発明の半導体メモリ装置が同期型半導体メモリ装置（例えば、同期型マスクロム装置）に適用される時、図７を参照すると、図３の感知増幅器コントローラ２００は外部から印加される命令に従って感知増幅器制御信号が発生されるようにロジックゲート回路の状態マージンを利用して具現させることができる。例えば、感知増幅器コントローラ２００はロウアドレスアクティブ命令ACTに応じて第１制御信号PDIS１、PPRE１、nSAE１を発生させ、その結果、基準ノードDSO は基準電圧発生器１２０によって一定の電圧レベルに設定される。その次に、感知増幅器コントローラ２００は読み出し命令RDに応じて 第２制御信号PDIS２、PPRE２、nSAE ２）を発生させ、その結果、選択されたメモリセルに対応する感知電圧発生器１３０は対応する感知ノードSOiに感知電圧を設定するように活性化される。たとえ図には示されなくても、このような機能を有する感知増幅器コントローラは当業者によって容易に具現されることができる。
【００２７】
第１制御信号PDIS１、PPRE１、nSAE１は半導体メモリ装置が非活性化の状態（待機状態又は非選択状態）に入る時、非活性化される一方、第２制御信号PDIS２、PPRE２、nSAE２は読み出し命令RD入力の時に活性化された後、所定時間が経過してから自動的に非活性化される。
【００２８】
これに対して、本発明の半導体メモリ装置が非同期型半導体メモリ装置（例えば、非同期型マスクロム装置）に適用される時、図８を参照すると、感知増幅器コントローラ２００は当業者に周知のようにアドレス遷移検出スキーマを利用して具現させることができる。例えば、感知増幅器コントローラ２００は、まずアドレス遷移に応じて第１制御信号PDIS１、PPRE１、nSAE 1を発生させ、所定時間遅れたアドレス遷移に応じて第２制御信号PDIS２、PPRE２、nSAE 2を発生させる。非同期型半導体メモリ装置に適用される時、第１制御信号PDIS１、PPRE１、nSAE1は入力されたアドレスに対応する読み出し動作に関する区間だけで活性化される。
【００２９】
【発明の効果】
以上のように、本発明によれば、たとえ基準ノードのキャパシタンス値が感知ノードのキャパシタンス値より大きくても基準ノードの基準電圧が感知動作が遂行される前に要求される電圧レベルに設定されるので、従来の技術の問題点（例えば、感知増幅器回路の性能が低下する問題点、予測可能で安定的な設計をしにくい問題点、等）を防止することができる。その上に、基準ノードの電圧が感知動作が遂行される時毎に変化しないので、感知増幅器回路によって消費される電流だけでなく自体のノイズも減ることになる。結果的に安定した感知増幅器の回路を具現することができる。
【００３０】
【図面の簡単な説明】
【図１】従来の技術による感知増幅器の回路を示す構成図。
【図２】基準電圧とメモリセルの状態による感知電圧の変化を示す図。
【図３】本発明による半導体メモリ装置を示す構成図。
【図４】図３の基準電圧発生器及び感知電圧発生器を示す詳細な回路図。
【図５】図３の感知増幅器コントローラから生成される制御信号の関係を示す図。
【図６】図３の感知増幅器コントローラの一部分を示す図。
【図７】図３の半導体メモリ装置が同期型マスクロム装置である場合、感知増幅器回路で使用される制御信号の関係を示す図。
【図８】図３の半導体メモリ装置が非同期型マスクロム装置である場合、感知増幅器回路で使用される制御信号の関係を示す図。
【符号の説明】
１００ 感知増幅器回路
１０２ メモリセル
１０４ ダミーセル
１２０ 基準電圧発生器
１３０ 感知電圧発生器
１４０ 差動増幅器
２００ 感知増幅器コントローラ

Claims (6)

1. 少なくとも一つのダミーセルと、
   行と列で配列された複数のメモリセルと、
   読み出し動作の間に、第１制御信号と第２制御信号とを発生させる感知増幅器コントローラと、
   前記少なくとも一つのダミーセルに連結され、前記第１制御信号に応じて基準電圧を内部的に発生させ、その基準電圧と前記第２制御信号とに応じて選択されたメモリセルに保存されたデータを感知する感知増幅器回路とを含み、
   前記第１制御信号は前記基準電圧が一定の電圧レベルに設定されるように、前記第２制御信号が活性化される前に活性化され、
   前記感知増幅器コントローラは行アドレスアクティブ命令が印加される際に前記第１制御信号を発生させ、読み出し命令が印加される際に前記第２制御信号を発生させることを特徴とする同期型半導体メモリ装置。
2. 行と列で配列されたメモリセルのアレイを有する同期型半導体メモリ装置において、
   選択されたメモリセルに対応するように各々連結された第１データラインと、
   ダミーセルに連結された第２データラインと、
   前記第１データラインと前記第２データラインとにそれぞれ連結され、前記選択されたメモリセルに保存されたデータを感知する感知増幅器回路と、
   読み出し動作の間に、前記感知増幅器回路を制御する感知増幅器コントローラとを含み、
   前記感知増幅器回路は、
   前記第２データラインに連結され、基準ノードに基準電圧を発生させる基準電圧発生器と、
   前記第１データラインに対応するように連結され、各々対応する選択されたメモリセルの状態に応じて感知ノードに感知電圧を発生させる複数の感知電圧発生器と、
   前記感知電圧発生器に各々対応する複数の差動増幅器とで構成され、
   前記差動増幅器の各々は前記基準ノードに連結された第１入力端子と、対応する前記感知電圧発生器の感知ノードに連結された第２入力端子とを有し、対応する感知電圧が前記基準電圧より高いかを検出して、検出の結果としてロジックローレベルとロジックハイレベルのうちいずれか一つの信号を出力し、
   前記基準電圧発生器は前記感知電圧発生器の活性化前に一定の電圧レベルに設定されるように前記感知増幅器コントローラによって活性化され、
   前記感知増幅器コントローラは、
   行アドレスアクティブ命令が印加される際に前記第１制御信号を発生させ、読み出し命令が印加される際に前記第２制御信号を発生させることを特徴とする同期型半導体メモリ装置。
3. 行と列で配列されたメモリセルのアレイと、選択されたメモリセルの状態を感知する感知増幅器回路とを有する同期型半導体メモリ装置に保存されたデータの読み出しの方法において、
   前記感知増幅器回路に連結されたダミーセルを利用して、基準電圧を発生させる段階と、
   前記基準電圧が一定の電圧レベルに設定された後、前記基準電圧に応じて前記選択されたメモリセルの状態を感知する段階とを含み、
   前記同期型半導体メモリ装置は読み出し動作の間に前記感知増幅器回路を制御するための感知増幅器コントローラを付加的に含み、
   前記感知増幅器コントローラは行アドレスアクティブ命令が印加される際に第１制御信号を発生させ、読み出し命令が印加される際に第２制御信号を発生させることを特徴とする同期型半導体メモリ装置の読み出し方法。
4. 少なくとも一つのダミーセルと、
   行と列で配列された複数のメモリセルと、
   読み出し動作の間に、第１制御信号と第２制御信号とを発生させる感知増幅器コントローラと、
   前記少なくとも一つのダミーセルに連結され、前記第１制御信号に応じて基準電圧を内部的に発生させ、その基準電圧と前記第２制御信号とに応じて選択されたメモリセルに保存されたデータを感知する感知増幅器回路とを含み、
   前記第１制御信号は前記基準電圧が一定の電圧レベルに設定されるように、前記第２制御信号が活性化される前に活性化され、
   前記感知増幅器コントローラは外部アドレスの遷移に応じて前記１制御信号を発生させ、前記第１制御信号をディレイ回路により所定時間遅延させた信号を前記第２制御信号として使用することを特徴とする非同期型半導体メモリ装置。
5. 前記第２制御信号は、所定時間遅れた前記外部アドレスの遷移に応じて発生することを特徴とする請求項４に記載の非同期型半導体メモリ装置。
6. 前記感知増幅器回路は、
   前記少なくとも一つのダミーセルに連結され、前記第１制御信号に応じて基準ノードに前記基準電圧を発生させる基準電圧発生器と、
   前記第２制御信号に応じて、前記選択されたメモリセルの状態に従って感知ノードに感知電圧を発生させる感知電圧発生器と、
   前記感知電圧が基準電圧より高いかを検出して、検出の結果としてロジックローレベルとロジックハイレベルのうちいずれか一つの信号を出力する差動増幅器とを含み、
   前記基準電圧は前記感知電圧発生器が活性化される前に一定の電圧レベルに設定されることを特徴とする請求項４に記載の非同期型半導体メモリ装置。

Images