JP2953425B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2953425B2 JP2953425B2 JP9080006A JP8000697A JP2953425B2 JP 2953425 B2 JP2953425 B2 JP 2953425B2 JP 9080006 A JP9080006 A JP 9080006A JP 8000697 A JP8000697 A JP 8000697A JP 2953425 B2 JP2953425 B2 JP 2953425B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- electrode
- insulating film
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 73
- 239000003990 capacitor Substances 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 73
- 239000000758 substrate Substances 0.000 description 34
- 108091006146 Channels Proteins 0.000 description 24
- 238000001312 dry etching Methods 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 13
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 210000002268 wool Anatomy 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも、表面
チャネル型ＭＯＳトランジスタ、バイポーラトランジス
タ、抵抗素子及び容量素子を同一基板上に混載した半導
体装置の製造方法に関する。
チャネル型ＭＯＳトランジスタ、バイポーラトランジス
タ、抵抗素子及び容量素子を同一基板上に混載した半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の製造技術の進歩に伴っ
て、デジタル回路とアナログ回路を同一基板上に形成す
る要求が高まってきている。このような集積回路装置と
しては、ロジック回路を高密度に形成しやすいＣＭＯＳ
トランジスタと、微少なアナログ信号を高速かつリニア
に処理できるバイポーラトランジスタを含むＢｉＣＭＯ
Ｓデバイスが適している。なかでも、集積回路装置がＧ
Ｈｚ領域の通信技術などに適用される場合、バイポーラ
トランジスタにはよりいっそう高速動作が求められるた
め、エミッタ領域とベースコンタクト領域を自己整合
（セルフアライン）によって形成したトランジスタが一
般的に使用される。また、このような集積回路装置を構
成するにあたり、ＣＭＯＳトランジスタとバイポーラト
ランジスタのみで回路を構成することはまれで、例えば
デジタル回路では抵抗素子とともにＥＣＬ（Ｅｍｉｔｔ
ｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と呼ばれる回
路が使用される。これは、電流切り替え型論理回路であ
り、バイポーラトランジスタの飽和動作が起こらず、き
わめて高速に動作させることができる。一方、アナログ
回路では動作点を決定するバイアス回路の構成などに抵
抗素子が不可欠となる。さらに、アナログ回路には不可
欠であるフィルタ回路の構成には抵抗素子だけでなく容
量素子も必要となる。このように、半導体集積回路装置
の製造においては、トランジスタだけでなく抵抗素子や
容量素子などの受動素子も必要となるため、これらの素
子の形成において、可能な限り工程数増を招くことな
く、同一基板内に形成することが重要となる。このた
め、受動素子の形成において、自己整合バイポーラトラ
ンジスタのベース電極となるポリシリコンやＭＯＳトラ
ンジスタのゲート電極などを受動素子部の電極と共用す
ることが一般に広く行われている。特に、ＢｉＣＭＯＳ
ＬＳＩ等の半導体装置に容量素子を付加するにあたり、
その性能向上を大幅な工程の増加なしに実現した方法と
して、特開平６−２９１２６２記載の技術がある。以
下、従来の技術を図７〜図８を参照して説明する。本図
は２層ポリシリコン型バイポーラトランジスタ、Ｐチャ
ネル型のＭＯＳトランジスタ部及び容量素子をシリコン
基板に形成したもの構造を模式的に示す断面図である。
て、デジタル回路とアナログ回路を同一基板上に形成す
る要求が高まってきている。このような集積回路装置と
しては、ロジック回路を高密度に形成しやすいＣＭＯＳ
トランジスタと、微少なアナログ信号を高速かつリニア
に処理できるバイポーラトランジスタを含むＢｉＣＭＯ
Ｓデバイスが適している。なかでも、集積回路装置がＧ
Ｈｚ領域の通信技術などに適用される場合、バイポーラ
トランジスタにはよりいっそう高速動作が求められるた
め、エミッタ領域とベースコンタクト領域を自己整合
（セルフアライン）によって形成したトランジスタが一
般的に使用される。また、このような集積回路装置を構
成するにあたり、ＣＭＯＳトランジスタとバイポーラト
ランジスタのみで回路を構成することはまれで、例えば
デジタル回路では抵抗素子とともにＥＣＬ（Ｅｍｉｔｔ
ｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と呼ばれる回
路が使用される。これは、電流切り替え型論理回路であ
り、バイポーラトランジスタの飽和動作が起こらず、き
わめて高速に動作させることができる。一方、アナログ
回路では動作点を決定するバイアス回路の構成などに抵
抗素子が不可欠となる。さらに、アナログ回路には不可
欠であるフィルタ回路の構成には抵抗素子だけでなく容
量素子も必要となる。このように、半導体集積回路装置
の製造においては、トランジスタだけでなく抵抗素子や
容量素子などの受動素子も必要となるため、これらの素
子の形成において、可能な限り工程数増を招くことな
く、同一基板内に形成することが重要となる。このた
め、受動素子の形成において、自己整合バイポーラトラ
ンジスタのベース電極となるポリシリコンやＭＯＳトラ
ンジスタのゲート電極などを受動素子部の電極と共用す
ることが一般に広く行われている。特に、ＢｉＣＭＯＳ
ＬＳＩ等の半導体装置に容量素子を付加するにあたり、
その性能向上を大幅な工程の増加なしに実現した方法と
して、特開平６−２９１２６２記載の技術がある。以
下、従来の技術を図７〜図８を参照して説明する。本図
は２層ポリシリコン型バイポーラトランジスタ、Ｐチャ
ネル型のＭＯＳトランジスタ部及び容量素子をシリコン
基板に形成したもの構造を模式的に示す断面図である。
【０００３】先ず、図７（ａ）を参照する。Ｐ型シリコ
ン基板１に公知のフォトリソグラフィと砒素のイオン注
入の技術を用いて、選択的にバイポーラトランジスタ部
にＮ +型埋め込み層２を形成する。その後、バイポーラ
トランジスタを電気的に絶縁分離するために、Ｎ+埋め
込み層２を囲むようにＰ+型埋め込み層３を形成する。
ただし、このＰ+型埋め込み層３の形成は後述するＰ型
チャネルストッパー層４の形成と同時に行なってもよ
い。ついで、上記シリコン基板１にＮ型単結晶シリコン
層５を２μｍ程度の膜厚で成長させる。この成長では基
板温度が１０００℃以上に加熱されるのでＮ+型埋め込
み層２とＰ+型埋め込み層３はＮ型単結晶シリコン層５
にまで拡散される。このＮ型単結晶シリコン層５で前述
のＰ+型埋め込み層３の上部に位置する領域にＰ型チャ
ネルストッパー層４を形成する。次に素子分離のため
に、選択酸化（ＬＯＣＯＳ）法で素子分離酸化膜６を形
成する。ここで、この素子分離酸化膜６の膜厚は５００
ｎｍ程度であり、これを形成するためには１０００℃で
長時間の熱酸化が必要になる。そして、この熱酸化によ
りＰ +型埋め込み層３及びＰ型チャネルストッパー層４
の領域はそのボロン不純物の熱拡散で広がる。これによ
って、バイポーラトランジスタが形成される領域は、Ｐ
型シリコン基板１とＰ+型埋め込み層３とＰ型チャネル
ストッパー層４で電気的に素子分離される。
ン基板１に公知のフォトリソグラフィと砒素のイオン注
入の技術を用いて、選択的にバイポーラトランジスタ部
にＮ +型埋め込み層２を形成する。その後、バイポーラ
トランジスタを電気的に絶縁分離するために、Ｎ+埋め
込み層２を囲むようにＰ+型埋め込み層３を形成する。
ただし、このＰ+型埋め込み層３の形成は後述するＰ型
チャネルストッパー層４の形成と同時に行なってもよ
い。ついで、上記シリコン基板１にＮ型単結晶シリコン
層５を２μｍ程度の膜厚で成長させる。この成長では基
板温度が１０００℃以上に加熱されるのでＮ+型埋め込
み層２とＰ+型埋め込み層３はＮ型単結晶シリコン層５
にまで拡散される。このＮ型単結晶シリコン層５で前述
のＰ+型埋め込み層３の上部に位置する領域にＰ型チャ
ネルストッパー層４を形成する。次に素子分離のため
に、選択酸化（ＬＯＣＯＳ）法で素子分離酸化膜６を形
成する。ここで、この素子分離酸化膜６の膜厚は５００
ｎｍ程度であり、これを形成するためには１０００℃で
長時間の熱酸化が必要になる。そして、この熱酸化によ
りＰ +型埋め込み層３及びＰ型チャネルストッパー層４
の領域はそのボロン不純物の熱拡散で広がる。これによ
って、バイポーラトランジスタが形成される領域は、Ｐ
型シリコン基板１とＰ+型埋め込み層３とＰ型チャネル
ストッパー層４で電気的に素子分離される。
【０００４】次に、図７（ｂ）を参照する。ＮＰＮ型ト
ランジスタのコレクタ引き出し領域７を形成するため
に、リンなどのＮ型の不純物をイオン注入により、Ｎ型
単結晶シリコン層４へマスクを使用して選択的に注入し
た後、９００℃から１０００℃の窒素雰囲気中で１０分
から３０分の熱処理を施し、電気的に活性化する。その
後、ゲート酸化膜８を形成する。ゲート酸化膜８は１０
〜２０ｎｍの膜厚を形成する。そして、ＣＶＤにより全
面に１００〜２００ｎｍ程度の膜厚の第１層の多結晶シ
リコン９を形成する。
ランジスタのコレクタ引き出し領域７を形成するため
に、リンなどのＮ型の不純物をイオン注入により、Ｎ型
単結晶シリコン層４へマスクを使用して選択的に注入し
た後、９００℃から１０００℃の窒素雰囲気中で１０分
から３０分の熱処理を施し、電気的に活性化する。その
後、ゲート酸化膜８を形成する。ゲート酸化膜８は１０
〜２０ｎｍの膜厚を形成する。そして、ＣＶＤにより全
面に１００〜２００ｎｍ程度の膜厚の第１層の多結晶シ
リコン９を形成する。
【０００５】次に、図７（ｃ）を参照する。先ず、先に
形成した第１層の多結晶シリコン９をマスクを使用した
ドライエッチングでパターニングし、バイポーラトラン
ジスタ部のベース、エミッタ形成領域１０やＭＯＳトラ
ンジスタ部のゲートとなる部分などを形成する。次に、
ＣＶＤにより１００〜２００ｎｍの膜厚の第２層の多結
晶シリコン１１を形成する。先の、第１層の多結晶シリ
コン９とあわせて、多結晶シリコン膜厚の合計は、３０
０〜４００ｎｍとなる。ＭＯＳトランジスタ部のゲート
電極部にＮ+イオン注入を、バイポーラトランジスタ部
のベース電極形成部分にＰ+イオン注入を各々マスクを
使用して注入した後、ＭＯＳのゲート電極、バイポーラ
トランジスタ部のベース電極を残し、既存のドライエッ
チング技術にて、前記多結晶シリコン９及び１１を加工
する。次にマスクを使用してＭＯＳ部にのみＰ-イオン
注入を行い、Ｐ-ＬＤＤ拡散層１２を形成する。その
後、ＣＶＤにより２００〜４００ｎｍの膜厚の酸化膜を
形成し、既存のドライエッチング技術にて基板全面を異
方性エッチングすることにより、ＬＤＤ酸化膜サイドウ
ォール１３を形成する。次にＭＯＳ部にマスクを使用し
てＰ+イオン注入を行い、Ｐ+ソースドレイン拡散層１４
を形成する。尚、図ではＭＯＳトランジスタはＮ型単結
晶シリコン５に形成されているが、マスクを１枚追加し
てＰチャネル型ＭＯＳトランジスタ部にＮ型ウエルを形
成するのが一般的である。また、図ではＰチャネル型Ｍ
ＯＳトランジスタしか図示していないが、Ｎチャネル型
ＭＯＳトランジスタを形成する場合には、Ｐチャネル型
ＭＯＳトランジスタと同様に、ＬＤＤ領域とソースドレ
イン領域形成のために２枚のマスクが追加される。ま
た、Ｎチャネル型ＭＯＳトランジスタ形成領域に、Ｐ型
ウエルが形成されるためにさらに１枚マスクが追加され
る。
形成した第１層の多結晶シリコン９をマスクを使用した
ドライエッチングでパターニングし、バイポーラトラン
ジスタ部のベース、エミッタ形成領域１０やＭＯＳトラ
ンジスタ部のゲートとなる部分などを形成する。次に、
ＣＶＤにより１００〜２００ｎｍの膜厚の第２層の多結
晶シリコン１１を形成する。先の、第１層の多結晶シリ
コン９とあわせて、多結晶シリコン膜厚の合計は、３０
０〜４００ｎｍとなる。ＭＯＳトランジスタ部のゲート
電極部にＮ+イオン注入を、バイポーラトランジスタ部
のベース電極形成部分にＰ+イオン注入を各々マスクを
使用して注入した後、ＭＯＳのゲート電極、バイポーラ
トランジスタ部のベース電極を残し、既存のドライエッ
チング技術にて、前記多結晶シリコン９及び１１を加工
する。次にマスクを使用してＭＯＳ部にのみＰ-イオン
注入を行い、Ｐ-ＬＤＤ拡散層１２を形成する。その
後、ＣＶＤにより２００〜４００ｎｍの膜厚の酸化膜を
形成し、既存のドライエッチング技術にて基板全面を異
方性エッチングすることにより、ＬＤＤ酸化膜サイドウ
ォール１３を形成する。次にＭＯＳ部にマスクを使用し
てＰ+イオン注入を行い、Ｐ+ソースドレイン拡散層１４
を形成する。尚、図ではＭＯＳトランジスタはＮ型単結
晶シリコン５に形成されているが、マスクを１枚追加し
てＰチャネル型ＭＯＳトランジスタ部にＮ型ウエルを形
成するのが一般的である。また、図ではＰチャネル型Ｍ
ＯＳトランジスタしか図示していないが、Ｎチャネル型
ＭＯＳトランジスタを形成する場合には、Ｐチャネル型
ＭＯＳトランジスタと同様に、ＬＤＤ領域とソースドレ
イン領域形成のために２枚のマスクが追加される。ま
た、Ｎチャネル型ＭＯＳトランジスタ形成領域に、Ｐ型
ウエルが形成されるためにさらに１枚マスクが追加され
る。
【０００６】次に図７（ｄ）を参照する。ＣＶＤにより
３００〜４００ｎｍの膜厚の酸化膜１５を基板全面に堆
積する。
３００〜４００ｎｍの膜厚の酸化膜１５を基板全面に堆
積する。
【０００７】次に図８（ａ）を参照する。容量素子形成
領域１６の酸化膜１５をリソグラフィ技術及びエッチン
グ技術にて開口した後、ＣＶＤにより３０〜６０ｎｍの
膜厚の容量窒化膜１７を形成し、ドライエッチング技術
にて加工することにより、ＭＩＳキャパシタ形成部に窒
化膜１７を残す。
領域１６の酸化膜１５をリソグラフィ技術及びエッチン
グ技術にて開口した後、ＣＶＤにより３０〜６０ｎｍの
膜厚の容量窒化膜１７を形成し、ドライエッチング技術
にて加工することにより、ＭＩＳキャパシタ形成部に窒
化膜１７を残す。
【０００８】次に図８（ｂ）を参照する。バイポーラト
ランジスタのエミッタコンタクト領域１８の酸化膜／多
結晶シリコン積層膜を既存のドライエッチング技術で除
去する。その後、エミッタコンタクト領域１８にイオン
注入により、真性ベース領域を形成する。そして、エッ
チバック法とよばれる一般に広く知られた方法を用い
て、ベース電極とこれから形成するエミッタ電極が電気
的に絶縁されるように、ＣＶＤにより４００〜６００ｎ
ｍの膜厚の酸化膜を形成し、既存のドライエッチング技
術にて異方性エッチングすることにより、エミッタコン
タクト領域１８の側壁にエミッタ、ベース電極分離用酸
化膜サイドウオール１９を形成する。
ランジスタのエミッタコンタクト領域１８の酸化膜／多
結晶シリコン積層膜を既存のドライエッチング技術で除
去する。その後、エミッタコンタクト領域１８にイオン
注入により、真性ベース領域を形成する。そして、エッ
チバック法とよばれる一般に広く知られた方法を用い
て、ベース電極とこれから形成するエミッタ電極が電気
的に絶縁されるように、ＣＶＤにより４００〜６００ｎ
ｍの膜厚の酸化膜を形成し、既存のドライエッチング技
術にて異方性エッチングすることにより、エミッタコン
タクト領域１８の側壁にエミッタ、ベース電極分離用酸
化膜サイドウオール１９を形成する。
【０００９】次に、多結晶シリコン２０を１００から２
００ｎｍの厚さで基板に成長し、既存のドライエッチン
グ技術にてエミッタ形成用多結晶シリコン２０を形成す
る。このエミッタ形成用多結晶シリコン１３は容量素子
の上部電極としも機能する。そして、前記多結晶シリコ
ン２０へのイオン注入及び拡散により、ベース、エミッ
タを形成する。この時の熱処理により、ＭＯＳ部のソー
ス・ドレイン拡散層の活性化と、ベース取り出し電極か
らＰ+拡散したグラフトベースの形成及び、多結晶シリ
コン２０からのヒソもしくはリンの不純物拡散によりエ
ミッタを形成する。
００ｎｍの厚さで基板に成長し、既存のドライエッチン
グ技術にてエミッタ形成用多結晶シリコン２０を形成す
る。このエミッタ形成用多結晶シリコン１３は容量素子
の上部電極としも機能する。そして、前記多結晶シリコ
ン２０へのイオン注入及び拡散により、ベース、エミッ
タを形成する。この時の熱処理により、ＭＯＳ部のソー
ス・ドレイン拡散層の活性化と、ベース取り出し電極か
らＰ+拡散したグラフトベースの形成及び、多結晶シリ
コン２０からのヒソもしくはリンの不純物拡散によりエ
ミッタを形成する。
【００１０】次に、図８（ｃ）を参照する。ＣＶＤによ
り３００〜４００ｎｍの膜厚の層間膜２１を形成した
後、既存の配線技術を用いてコンタクトホール２２を開
口し、各電極を形成する。
り３００〜４００ｎｍの膜厚の層間膜２１を形成した
後、既存の配線技術を用いてコンタクトホール２２を開
口し、各電極を形成する。
【００１１】
【発明が解決しようとする課題】ゲート長が微細なＭＯ
Ｓトランジスタにおいて、ゲート電極の抵抗やソース・
ドレイン拡散層の層抵抗を低減するために、例えばＴｉ
などの高融点金属を用いてゲート電極表面及びソースド
レイン拡散層をシリサイド化する場合、あらかじめシリ
サイド化する拡散層や多結晶シリコン表面を露出させて
おかなければならない。しかしながら、従来例では容量
素子形成の際に基板全面に酸化膜を成長し、ＭＯＳトラ
ンジスタ領域を完全に覆ってしまうため、酸化膜を選択
的に除去するマスクが必要になる欠点がある。さらに、
抵抗素子としてゲート電極もしくはバイポーラトランジ
スタのベース電極あるいはエミツタ電極を使用して形成
する場合には、抵抗素子の表面全面がシリサイド化され
ることことを防ぐ保護膜の形成が必要となり、工程数増
を招いてしまう欠点がある。
Ｓトランジスタにおいて、ゲート電極の抵抗やソース・
ドレイン拡散層の層抵抗を低減するために、例えばＴｉ
などの高融点金属を用いてゲート電極表面及びソースド
レイン拡散層をシリサイド化する場合、あらかじめシリ
サイド化する拡散層や多結晶シリコン表面を露出させて
おかなければならない。しかしながら、従来例では容量
素子形成の際に基板全面に酸化膜を成長し、ＭＯＳトラ
ンジスタ領域を完全に覆ってしまうため、酸化膜を選択
的に除去するマスクが必要になる欠点がある。さらに、
抵抗素子としてゲート電極もしくはバイポーラトランジ
スタのベース電極あるいはエミツタ電極を使用して形成
する場合には、抵抗素子の表面全面がシリサイド化され
ることことを防ぐ保護膜の形成が必要となり、工程数増
を招いてしまう欠点がある。
【００１２】また、従来の半導体集積回路装置では、Ｐ
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタともにＮ型のゲート電極を使用している。こ
のため、Ｎチャネル型ＭＯＳトランジスタは表面チャネ
ル型であるが、Ｐチャネル型ＭＯＳトランジスタでは必
ず埋め込みチヤネル型となっていた。埋め込みチヤネル
型のＭＯＳトランジスタは、電流のオフ特性が悪いた
め、表面チヤネル型に比べてリーク電流が大きい欠点が
ある。また、短チャネル効果が大きく、しきい値制御も
困難である欠点がある。このため、ゲート長の縮小に伴
い、Ｎチャネル型ＭＯＳトランジスタだけでなく、Ｐチ
ャネル型ＭＯＳトランジスタも表面チャネル型のＭＯＳ
トランジスタを使用することが必須となる。
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタともにＮ型のゲート電極を使用している。こ
のため、Ｎチャネル型ＭＯＳトランジスタは表面チャネ
ル型であるが、Ｐチャネル型ＭＯＳトランジスタでは必
ず埋め込みチヤネル型となっていた。埋め込みチヤネル
型のＭＯＳトランジスタは、電流のオフ特性が悪いた
め、表面チヤネル型に比べてリーク電流が大きい欠点が
ある。また、短チャネル効果が大きく、しきい値制御も
困難である欠点がある。このため、ゲート長の縮小に伴
い、Ｎチャネル型ＭＯＳトランジスタだけでなく、Ｐチ
ャネル型ＭＯＳトランジスタも表面チャネル型のＭＯＳ
トランジスタを使用することが必須となる。
【００１３】しかしながら、上記の従来例では、熱履歴
の問題から、Ｐチャネル型のＭＯＳトランジスタのゲー
トをＰ型としてチャネルを表面型とした場合、Ｐチャネ
ル型のＭＯＳトランジスタとバイポーラトランジスタを
各々特性の劣化を招くことなく形成することは困難であ
る。この理由は、Ｐチャネル型ＭＯＳトランジスタのゲ
ート、ソース及びドレイン形成にはボロンのイオン注入
による方法が通常用いられるが、ゲート、ソース及びド
レインに注入されたボロンの熱処理によるチャネル領域
へのしみだしが起こりやすいため、バイポーラトランジ
スタの形成に必要な熱処理と、Ｐチャネル型ＭＯＳのゲ
ート、ソース及びドレイン形成に必要な熱処理が異なる
からである。とくに、バイポーラトランジスタのグラフ
トベース形成には少なくとも、８５０度１０分〜３０分
のファーネスアニールが必要となるが、この熱処理はゲ
ート、ソース及びドレイン中のボロンが活性化されてい
る状態でのＰチャネル型のＭＯＳトランジスタに対して
は過剰であり、微細ゲート長を有するＰチャネル型ＭＯ
Ｓトランジスタを形成することはできない。
の問題から、Ｐチャネル型のＭＯＳトランジスタのゲー
トをＰ型としてチャネルを表面型とした場合、Ｐチャネ
ル型のＭＯＳトランジスタとバイポーラトランジスタを
各々特性の劣化を招くことなく形成することは困難であ
る。この理由は、Ｐチャネル型ＭＯＳトランジスタのゲ
ート、ソース及びドレイン形成にはボロンのイオン注入
による方法が通常用いられるが、ゲート、ソース及びド
レインに注入されたボロンの熱処理によるチャネル領域
へのしみだしが起こりやすいため、バイポーラトランジ
スタの形成に必要な熱処理と、Ｐチャネル型ＭＯＳのゲ
ート、ソース及びドレイン形成に必要な熱処理が異なる
からである。とくに、バイポーラトランジスタのグラフ
トベース形成には少なくとも、８５０度１０分〜３０分
のファーネスアニールが必要となるが、この熱処理はゲ
ート、ソース及びドレイン中のボロンが活性化されてい
る状態でのＰチャネル型のＭＯＳトランジスタに対して
は過剰であり、微細ゲート長を有するＰチャネル型ＭＯ
Ｓトランジスタを形成することはできない。
【００１４】本発明はこれらの従来技術における問題点
を解決することを目的としてなされたものであり、少な
くとも、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネ
ル型ＭＯＳトランジスタと、２層ポリシリコンセルフア
ライン型のバイポーラトランジスタと、低抗素子と、容
量素子とを有する半導体装置において、Ｎチャネル型及
びＰチャネル型のＭＯＳトランジスタとして表面チャネ
ル型のものを利用することでき、更に、工程数を効率化
して同一基板上に精度良くこれらの素子を配置すること
のできる半導体装置の製造方法を提供することにある。
を解決することを目的としてなされたものであり、少な
くとも、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネ
ル型ＭＯＳトランジスタと、２層ポリシリコンセルフア
ライン型のバイポーラトランジスタと、低抗素子と、容
量素子とを有する半導体装置において、Ｎチャネル型及
びＰチャネル型のＭＯＳトランジスタとして表面チャネ
ル型のものを利用することでき、更に、工程数を効率化
して同一基板上に精度良くこれらの素子を配置すること
のできる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＭＯＳトランジスタと２層ポリシリコンセル
フアライン型バイポーラトランジスタと抵抗素子及び容
量素子からなる集積回路の製造方法において、ＭＯＳ部
のゲート電極と容量素子の下部電極部及び抵抗素子部を
同時に形成する工程と、第１の絶縁膜を成長した後にレ
ジストで容量部と抵抗部を各々部分的にマスクを行って
ＭＯＳ部のサイドウオール形成する工程と、第２の絶縁
膜を成長した後にバイポーラ部を形成する工程と、バイ
ポーラトランジスタのベース電極と容量素子の上部電極
を同時に形成する工程とを含むことを特徴とする。
造方法は、ＭＯＳトランジスタと２層ポリシリコンセル
フアライン型バイポーラトランジスタと抵抗素子及び容
量素子からなる集積回路の製造方法において、ＭＯＳ部
のゲート電極と容量素子の下部電極部及び抵抗素子部を
同時に形成する工程と、第１の絶縁膜を成長した後にレ
ジストで容量部と抵抗部を各々部分的にマスクを行って
ＭＯＳ部のサイドウオール形成する工程と、第２の絶縁
膜を成長した後にバイポーラ部を形成する工程と、バイ
ポーラトランジスタのベース電極と容量素子の上部電極
を同時に形成する工程とを含むことを特徴とする。
【００１６】また、本発明の半導体装置の製造方法にお
ける他の態様は、Ｐチャネル型のＭＯＳトランジスタ
と、Ｎチャネル型のＭＯＳトランジスタと、２層ポリシ
リコンセルフアライン型のバイポーラトランジスタと、
低抗素子と、容量素子とを有する半導体装置の製造方法
において、前記Ｐチャネル型及びＮチャネル型ＭＯＳト
ランジスタは、表層に設けられるソースとドレインとの
間の領域の上部に、サイドウオールで側面を取囲んだ構
成のゲートを配置した構造を有する表面チャネル型であ
り、前記バイポーラトランジスタは、コレクタの上部
に、ベース電極と接続するグラフトベース中にエミッタ
を配した構造を有し、前記抵抗素子は、その上面に設け
られた絶縁膜によって面方向における抵抗長が規定され
た抵抗部と、該抵抗部の両端に配線とのコンタクト部を
設けた構造を有し、前記容量素子は、上部電極と下部電
極間に容量を規定する容量絶縁膜を配した構造を有する
ものであり、かつ前記ＮチャネルＭＯＳトランジスタの
ゲートとなる部分、前記ＰチャネルＭＯＳトランジスタ
のゲートとなる部分、前記抵抗素子の抵抗部となる部分
及び前記容量素子の下部電極となる部分を同一材料から
同時形成した後に、これら各部をそれぞれ処理して、前
記ＮチャネルＭＯＳトランジスタのＮ型ゲート、前記Ｐ
チャネルＭＯＳトランジスタのＰ型ゲート、前記抵抗素
子の抵抗部及び前記容量素子の下部電極を得る工程と、
前記バイポーラトランジスタのグラフトベース形成のた
めの熱処理工程を、前記Ｐ型ＭＯＳトラジスタにおける
ソース及びドレインの活性化のためのアニール工程より
も前に行い、更に、前記ＭＯＳトランジスタのサイドウ
オールの形成時に、同一材料からなる絶縁膜を用いて前
記容量素子の容量を決定する絶縁膜と、前記抵抗素子の
抵抗体長を規定する絶縁膜とを同時形成することを特徴
とする。
ける他の態様は、Ｐチャネル型のＭＯＳトランジスタ
と、Ｎチャネル型のＭＯＳトランジスタと、２層ポリシ
リコンセルフアライン型のバイポーラトランジスタと、
低抗素子と、容量素子とを有する半導体装置の製造方法
において、前記Ｐチャネル型及びＮチャネル型ＭＯＳト
ランジスタは、表層に設けられるソースとドレインとの
間の領域の上部に、サイドウオールで側面を取囲んだ構
成のゲートを配置した構造を有する表面チャネル型であ
り、前記バイポーラトランジスタは、コレクタの上部
に、ベース電極と接続するグラフトベース中にエミッタ
を配した構造を有し、前記抵抗素子は、その上面に設け
られた絶縁膜によって面方向における抵抗長が規定され
た抵抗部と、該抵抗部の両端に配線とのコンタクト部を
設けた構造を有し、前記容量素子は、上部電極と下部電
極間に容量を規定する容量絶縁膜を配した構造を有する
ものであり、かつ前記ＮチャネルＭＯＳトランジスタの
ゲートとなる部分、前記ＰチャネルＭＯＳトランジスタ
のゲートとなる部分、前記抵抗素子の抵抗部となる部分
及び前記容量素子の下部電極となる部分を同一材料から
同時形成した後に、これら各部をそれぞれ処理して、前
記ＮチャネルＭＯＳトランジスタのＮ型ゲート、前記Ｐ
チャネルＭＯＳトランジスタのＰ型ゲート、前記抵抗素
子の抵抗部及び前記容量素子の下部電極を得る工程と、
前記バイポーラトランジスタのグラフトベース形成のた
めの熱処理工程を、前記Ｐ型ＭＯＳトラジスタにおける
ソース及びドレインの活性化のためのアニール工程より
も前に行い、更に、前記ＭＯＳトランジスタのサイドウ
オールの形成時に、同一材料からなる絶縁膜を用いて前
記容量素子の容量を決定する絶縁膜と、前記抵抗素子の
抵抗体長を規定する絶縁膜とを同時形成することを特徴
とする。
【００１７】本発明の方法においては、Ｐチャネル型の
ＭＯＳトランジスタにおいてもゲートをＰ型として表面
チャネル型とすることが可能であり、ゲート長の縮小に
十分に対応できる半導体装置を提供することができる。
ＭＯＳトランジスタにおいてもゲートをＰ型として表面
チャネル型とすることが可能であり、ゲート長の縮小に
十分に対応できる半導体装置を提供することができる。
【００１８】更に、同一材料を用いた同一工程によって
形成する部分の比率を高めて、製造工程の大幅な効率化
を図ることが可能となる。
形成する部分の比率を高めて、製造工程の大幅な効率化
を図ることが可能となる。
【００１９】
【発明の実施の形態】本発明の方法においては、Ｎチャ
ネル型ＭＯＳトランジスタのソース・ドレイン活性化の
アニール工程と、Ｐチャネル型ＭＯＳトランジスタのソ
ース・ドレイン活性化のアニール工程の間に抵抗素子と
容量素子及びバイポーラトランジスタの形成を行なうこ
とができる。
ネル型ＭＯＳトランジスタのソース・ドレイン活性化の
アニール工程と、Ｐチャネル型ＭＯＳトランジスタのソ
ース・ドレイン活性化のアニール工程の間に抵抗素子と
容量素子及びバイポーラトランジスタの形成を行なうこ
とができる。
【００２０】また、第１の多結晶シリコンを堆積した後
にＭＯＳトランジスタのゲート電極及び抵抗素子及び容
量下部電極としてパターニングする工程と、第２の多結
晶シリコンを堆積する工程と、第３の多結晶シリコンを
堆積した後にバイポーラトランジスタのエミッタ電極と
してパターニングする工程と、第２の多結晶シリコンを
バイポーラトランジスタのベース電極及び容量素子の上
部電極としてパターニングする工程の順に行なうことが
できる。
にＭＯＳトランジスタのゲート電極及び抵抗素子及び容
量下部電極としてパターニングする工程と、第２の多結
晶シリコンを堆積する工程と、第３の多結晶シリコンを
堆積した後にバイポーラトランジスタのエミッタ電極と
してパターニングする工程と、第２の多結晶シリコンを
バイポーラトランジスタのベース電極及び容量素子の上
部電極としてパターニングする工程の順に行なうことが
できる。
【００２１】更に、ＭＯＳ部のサイドウオールを形成す
る際に、容量部では容量値を決定する領域のみ多結晶シ
リコンが部分的に露出され、抵抗部はコンタクト領域の
み多結晶シリコンが露出されるようにすることができ
る。また、容量素子の容量絶縁膜を第２の絶縁膜とし、
酸化膜あるいは窒化膜で形成することができる。更に、
抵抗素子は第２の酸化膜で覆われている部分が抵抗とし
て機能し、覆われていない部分はシリサイド化される構
成とすることができる。更に、ＭＯＳ部のサイドウオー
ルは第１の絶縁膜と第２の絶縁膜の２回に分けて形成す
ることができる。また、ＭＯＳトランジスタのゲート電
極のパターニング後、バイポーラトランジスタのコレク
タ領域へのイオン注入と容量下部電極への不純物ドーピ
ングを同時に行なうことができる。
る際に、容量部では容量値を決定する領域のみ多結晶シ
リコンが部分的に露出され、抵抗部はコンタクト領域の
み多結晶シリコンが露出されるようにすることができ
る。また、容量素子の容量絶縁膜を第２の絶縁膜とし、
酸化膜あるいは窒化膜で形成することができる。更に、
抵抗素子は第２の酸化膜で覆われている部分が抵抗とし
て機能し、覆われていない部分はシリサイド化される構
成とすることができる。更に、ＭＯＳ部のサイドウオー
ルは第１の絶縁膜と第２の絶縁膜の２回に分けて形成す
ることができる。また、ＭＯＳトランジスタのゲート電
極のパターニング後、バイポーラトランジスタのコレク
タ領域へのイオン注入と容量下部電極への不純物ドーピ
ングを同時に行なうことができる。
【００２２】一方、Ｐチャネル型及びＮチャネル型ＭＯ
Ｓトランジスタのゲート電極となる部分、抵抗素子の抵
抗体及び容量素子の下部電極となる部分を同じ多結晶シ
リコン層のパターニングで形成し、更に、バイポーラト
ランジスタのベース電極となる部分及び容量素子の上部
電極となる部分を同じ多結晶シリコン層のパターニング
で形成することで全体としての工程を更に効率化でき
る。
Ｓトランジスタのゲート電極となる部分、抵抗素子の抵
抗体及び容量素子の下部電極となる部分を同じ多結晶シ
リコン層のパターニングで形成し、更に、バイポーラト
ランジスタのベース電極となる部分及び容量素子の上部
電極となる部分を同じ多結晶シリコン層のパターニング
で形成することで全体としての工程を更に効率化でき
る。
【００２３】また、容量素子の容量を規定する絶縁膜
は、酸化膜あるいは窒化膜から形成することができる。
は、酸化膜あるいは窒化膜から形成することができる。
【００２４】抵抗素子の形成は、基板の面方向に配置し
た多結晶シリコンからなる抵抗体の上面に、その抵抗体
長を規定する絶縁膜を、配線とのコンタクト部となる両
端部が残されるように積層した後、これら両端部にイオ
ン注入した後、更にこの絶縁膜をマスクとしてその表面
をシリサイド化して配線とのコンタクト部を形成するこ
とで行うことができる。
た多結晶シリコンからなる抵抗体の上面に、その抵抗体
長を規定する絶縁膜を、配線とのコンタクト部となる両
端部が残されるように積層した後、これら両端部にイオ
ン注入した後、更にこの絶縁膜をマスクとしてその表面
をシリサイド化して配線とのコンタクト部を形成するこ
とで行うことができる。
【００２５】Ｎチャネル型及びＰチャネル型ＭＯＳトラ
ンジスタのゲートの第１のサイドウオール絶縁膜の形成
時に、抵抗素子の抵抗体長を規定する絶縁膜を同一材料
で同時形成し、更に第２のサイドウオール絶縁膜の形成
時に容量素子の容量を規定する絶縁膜を同一材料で同時
形成することで行うことができる。
ンジスタのゲートの第１のサイドウオール絶縁膜の形成
時に、抵抗素子の抵抗体長を規定する絶縁膜を同一材料
で同時形成し、更に第２のサイドウオール絶縁膜の形成
時に容量素子の容量を規定する絶縁膜を同一材料で同時
形成することで行うことができる。
【００２６】また、グランドベース形成の熱処理後にＰ
チャネルＭＯＳトランジスタのソースドレインを形成す
ることもできる。
チャネルＭＯＳトランジスタのソースドレインを形成す
ることもできる。
【００２７】更に、バイポーラトランジスタのコレクタ
引き出し領域の形成を基板内部の所定領域へのイオン注
入工程により行い、また容量素子の下部電極の形成を多
結晶シリコン層への不純物の導入工程により行い、かつ
これらの工程が、基板上に多結晶シリコン層をパターニ
ングして、Ｐチャネル型及びＮチャネル型ＭＯＳトラン
ジスタのゲート電極となる部分、抵抗素子の抵抗体とな
る部分及び容量素子の下部電極となる部分を同時形成す
る工程の後に行うこともできる。
引き出し領域の形成を基板内部の所定領域へのイオン注
入工程により行い、また容量素子の下部電極の形成を多
結晶シリコン層への不純物の導入工程により行い、かつ
これらの工程が、基板上に多結晶シリコン層をパターニ
ングして、Ｐチャネル型及びＮチャネル型ＭＯＳトラン
ジスタのゲート電極となる部分、抵抗素子の抵抗体とな
る部分及び容量素子の下部電極となる部分を同時形成す
る工程の後に行うこともできる。
【００２８】
【実施例】以下、実施例により本発明を更に詳細に説明
する。
する。
【００２９】実施例１ 図１〜図３は発明の第１の実施例を説明するための製造
の工程順の断面図である。本実施例では、容量素子の容
量を規定する絶縁膜は２回目のサイドウオール酸化膜と
同時形成される。
の工程順の断面図である。本実施例では、容量素子の容
量を規定する絶縁膜は２回目のサイドウオール酸化膜と
同時形成される。
【００３０】先ず、図１（ａ）に示すように、Ｐ型シリ
コン基板１にマスクを用い、イオン注入によりバイポー
ラトランジスタ部にＮ+型埋め込み層２を形成する。
尚、図示していないが表面チヤネル型のＰチャネル型Ｍ
ＯＳトランジスタの下部にもＮ +型埋め込み層２があっ
てもよい。同様に、Ｎチャネル型ＭＯＳトランジスタの
下部とバイポーラトランジスタ部の周囲にＰ+型埋め込
み層３を形成する。このＰ+型埋め込み層３はバイポー
ラトランジスタと他の素子との絶縁分離の役目をする。
ついで、上記Ｐ型シリコン基板１にＮ型単結晶シリコン
層５をエピタキシャル成長させる。この成長では基板温
度が１０００℃以上に加熱されるのでＮ+型埋め込み層
２とＰ+型埋め込み層３はＮ型単結晶シリコン層５にま
で拡散される。ついで、イオン注入により、Ｎチャネル
型ＭＯＳトランジスタ領域及びバイポーラトランジスタ
の周囲領域にＰ型ウエル５０、Ｐチャネル型ＭＯＳトラ
ンジスタ領域にはＮ型ウエル６０を形成する。そして、
選択酸化であるＬＯＣＯＳ法で素子分離酸化膜６を３０
０〜４００ｎｍの厚さに形成する。尚、Ｐ型ウエル５０
とＮ型ウエル６０は選択酸化後に高エネルギーイオン注
入技術を用いて形成することも可能である。基板全面に
ゲート酸化膜８と不純物をドープしていない多結晶シリ
コン９０を成長する。ゲート酸化膜８の膜厚は５から１
５ｎｍ、多結晶シリコン９０の膜厚は１５０から２００
ｎｍとする。そして、両ＭＯＳトランジスタ部のゲート
電極となる部分、容量素子の下部電極部となる部分、抵
抗素子の抵抗体となる部分を除き、多結晶シリコン９０
をドライエッチングで除去することにより、これらの部
分のパターニングを行う。
コン基板１にマスクを用い、イオン注入によりバイポー
ラトランジスタ部にＮ+型埋め込み層２を形成する。
尚、図示していないが表面チヤネル型のＰチャネル型Ｍ
ＯＳトランジスタの下部にもＮ +型埋め込み層２があっ
てもよい。同様に、Ｎチャネル型ＭＯＳトランジスタの
下部とバイポーラトランジスタ部の周囲にＰ+型埋め込
み層３を形成する。このＰ+型埋め込み層３はバイポー
ラトランジスタと他の素子との絶縁分離の役目をする。
ついで、上記Ｐ型シリコン基板１にＮ型単結晶シリコン
層５をエピタキシャル成長させる。この成長では基板温
度が１０００℃以上に加熱されるのでＮ+型埋め込み層
２とＰ+型埋め込み層３はＮ型単結晶シリコン層５にま
で拡散される。ついで、イオン注入により、Ｎチャネル
型ＭＯＳトランジスタ領域及びバイポーラトランジスタ
の周囲領域にＰ型ウエル５０、Ｐチャネル型ＭＯＳトラ
ンジスタ領域にはＮ型ウエル６０を形成する。そして、
選択酸化であるＬＯＣＯＳ法で素子分離酸化膜６を３０
０〜４００ｎｍの厚さに形成する。尚、Ｐ型ウエル５０
とＮ型ウエル６０は選択酸化後に高エネルギーイオン注
入技術を用いて形成することも可能である。基板全面に
ゲート酸化膜８と不純物をドープしていない多結晶シリ
コン９０を成長する。ゲート酸化膜８の膜厚は５から１
５ｎｍ、多結晶シリコン９０の膜厚は１５０から２００
ｎｍとする。そして、両ＭＯＳトランジスタ部のゲート
電極となる部分、容量素子の下部電極部となる部分、抵
抗素子の抵抗体となる部分を除き、多結晶シリコン９０
をドライエッチングで除去することにより、これらの部
分のパターニングを行う。
【００３１】次に、図１（ｂ）に示すように、ＮＰＮ型
トランジスタのコレクタ引き出し領域７を形成するため
に、リンなどのＮ型の不純物をイオン注入により、Ｎ型
単結晶シリコン層５へマスクを使用して選択的に注入す
る。この際、工程を短縮するために容量素子の下部電極
となる部分への注入も同時に行ってもよい。更に、所定
の層抵抗が得られるように抵抗素子の抵抗体となる部分
の多結晶シリコンへ例えばボロンなどの不純物をイオン
注入する。その後、第１のサイドウオール酸化膜１００
を厚さが５０から１００ｎｍとなるように全面に形成し
た後、レジスト１１０で容量部（第２のサイドウオール
用酸化膜が形成される部分）と抵抗部をマスクしてエッ
チバックする。これにより、両ＭＯＳトランジスタ部に
はサイドウオールが形成される。また、容量部は下部電
極である多結晶シリコン９０の表面が部分的に露出され
る。この工程は従来例では容量コンタクトを開口してい
た部分に相当する。一方、抵抗部はそれとは逆に第１の
サイドウオール酸化膜が抵抗素子となる多結晶シリコン
９０表面上に部分的に残る。これは、後のシリサイドエ
程において、抵抗素子の表面全面がシリサイド化されな
いようにして、抵抗長を規定するためである。
トランジスタのコレクタ引き出し領域７を形成するため
に、リンなどのＮ型の不純物をイオン注入により、Ｎ型
単結晶シリコン層５へマスクを使用して選択的に注入す
る。この際、工程を短縮するために容量素子の下部電極
となる部分への注入も同時に行ってもよい。更に、所定
の層抵抗が得られるように抵抗素子の抵抗体となる部分
の多結晶シリコンへ例えばボロンなどの不純物をイオン
注入する。その後、第１のサイドウオール酸化膜１００
を厚さが５０から１００ｎｍとなるように全面に形成し
た後、レジスト１１０で容量部（第２のサイドウオール
用酸化膜が形成される部分）と抵抗部をマスクしてエッ
チバックする。これにより、両ＭＯＳトランジスタ部に
はサイドウオールが形成される。また、容量部は下部電
極である多結晶シリコン９０の表面が部分的に露出され
る。この工程は従来例では容量コンタクトを開口してい
た部分に相当する。一方、抵抗部はそれとは逆に第１の
サイドウオール酸化膜が抵抗素子となる多結晶シリコン
９０表面上に部分的に残る。これは、後のシリサイドエ
程において、抵抗素子の表面全面がシリサイド化されな
いようにして、抵抗長を規定するためである。
【００３２】次に、図１（ｃ）に示すように、第２のサ
イドウオール酸化膜１２０を厚さが１０から３０ｎｍと
なるように全面に形成する。この第２のサイドウオール
酸化膜１２はそのまま容量素子の容量絶縁膜としても機
能する。その後、ｎＭＯＳ部のソース・ドレイン領域及
びゲート電極へセルフアラインでイオン注入によりひ素
を導入する。そして、注入エネルギーの値は、ひ素が第
２のサイドウオール酸化膜１２０を通過してかつシリコ
ン基板中へ所定の深さに注入されるように、膜厚に応じ
て３０ｋｅＶから８０ｋｅＶの間で設定する。尚、この
エネルギー値の範囲ではひ素がゲート電極のポリシリコ
ンを突き抜けることはない。その後、窒素雰囲気中で８
５０度から９００度の温度で、５分から１５分間、熱処
理を行う。これにより、ＮＭＯＳのソース・ドレイン領
域中の不純物を電気的に活性化させて、Ｎチャネル型Ｍ
ＯＳトランジスタの形成し、更に、コレクタ引き出し領
域の活性化、抵抗素子部、容量素子の下部電極の活性化
も同時に行なうことができる。なお、図１（ｃ）に示さ
れた状態の抵抗素子の層９０の側面には、第１のサイド
ウール酸化膜と第２のサイドウオール酸化膜とが内側か
らこの順に積層しているが、これ以降の図ではこれを便
宜上１層として示す。
イドウオール酸化膜１２０を厚さが１０から３０ｎｍと
なるように全面に形成する。この第２のサイドウオール
酸化膜１２はそのまま容量素子の容量絶縁膜としても機
能する。その後、ｎＭＯＳ部のソース・ドレイン領域及
びゲート電極へセルフアラインでイオン注入によりひ素
を導入する。そして、注入エネルギーの値は、ひ素が第
２のサイドウオール酸化膜１２０を通過してかつシリコ
ン基板中へ所定の深さに注入されるように、膜厚に応じ
て３０ｋｅＶから８０ｋｅＶの間で設定する。尚、この
エネルギー値の範囲ではひ素がゲート電極のポリシリコ
ンを突き抜けることはない。その後、窒素雰囲気中で８
５０度から９００度の温度で、５分から１５分間、熱処
理を行う。これにより、ＮＭＯＳのソース・ドレイン領
域中の不純物を電気的に活性化させて、Ｎチャネル型Ｍ
ＯＳトランジスタの形成し、更に、コレクタ引き出し領
域の活性化、抵抗素子部、容量素子の下部電極の活性化
も同時に行なうことができる。なお、図１（ｃ）に示さ
れた状態の抵抗素子の層９０の側面には、第１のサイド
ウール酸化膜と第２のサイドウオール酸化膜とが内側か
らこの順に積層しているが、これ以降の図ではこれを便
宜上１層として示す。
【００３３】次に、図２（ａ）に示すように、バイポー
ラ部のみ酸化膜をエッチング除去した後、バイポーラの
ベース電極となる多結晶シリコン１３０と窒化膜等の絶
緑膜１４０を基板全面に積層する。ＮＰＮ型バイポーラ
トランジスタのベース電極を形成するため、更には容量
素子の上部電極を形成するため、多結晶シリコン１３０
にはボロン等のＰ型不純物をイオン注入する。そして、
バイポーラトランジスタのベース・エミッタ領域が形成
される部分の絶縁膜／多結晶シリコン積層膜をドライエ
ッチングでエッチングすることにより、エミッタコンタ
クト領域１８を形成する。そして、ボロン等のＰ型の不
純物をイオン注入することにより、バイポーラ部のエミ
ッタコンタクト領域１８内に真性ベース層を形成する。
ラ部のみ酸化膜をエッチング除去した後、バイポーラの
ベース電極となる多結晶シリコン１３０と窒化膜等の絶
緑膜１４０を基板全面に積層する。ＮＰＮ型バイポーラ
トランジスタのベース電極を形成するため、更には容量
素子の上部電極を形成するため、多結晶シリコン１３０
にはボロン等のＰ型不純物をイオン注入する。そして、
バイポーラトランジスタのベース・エミッタ領域が形成
される部分の絶縁膜／多結晶シリコン積層膜をドライエ
ッチングでエッチングすることにより、エミッタコンタ
クト領域１８を形成する。そして、ボロン等のＰ型の不
純物をイオン注入することにより、バイポーラ部のエミ
ッタコンタクト領域１８内に真性ベース層を形成する。
【００３４】次に、図２（ｂ）に示すように、エッチバ
ツク技術を使用して、エミッタコンタクト領域１８内に
サイドウオール絶縁膜１６０を形成した後、エミッタ電
極となる多結晶シリコン２０を基板全面に積層する。こ
の多結晶シリコン２０には砒素もしくはリンの不純物を
イオン注入により添加しておくか、砒素もしくはリンの
不純物を成長時にドープして推積する。その後、ドライ
エッチングにより、エミッタ電極をパターニングする。
ツク技術を使用して、エミッタコンタクト領域１８内に
サイドウオール絶縁膜１６０を形成した後、エミッタ電
極となる多結晶シリコン２０を基板全面に積層する。こ
の多結晶シリコン２０には砒素もしくはリンの不純物を
イオン注入により添加しておくか、砒素もしくはリンの
不純物を成長時にドープして推積する。その後、ドライ
エッチングにより、エミッタ電極をパターニングする。
【００３５】次に、図２（ｃ）に示すように、同様にド
ライエッチングにより、絶縁膜１４０と多結晶シリコン
１３０をパターニングする。多結晶シリコン１３０はバ
イポーラトランジスタのベース電極だけでなく、容量素
子の上部電極も兼用している。これにより、バイポーラ
部の形成工程中ＭＯＳトランジスタ部をカバーして保護
するとともに工程の削減が可能となる。そして、窒素雰
囲気で８００度から８５０度の温度の熱処理を加える。
これにより、ベース電極中のボロンがシリコン基板中へ
拡散してバイポーラトランジスタのグラフトベース形成
が行われる。
ライエッチングにより、絶縁膜１４０と多結晶シリコン
１３０をパターニングする。多結晶シリコン１３０はバ
イポーラトランジスタのベース電極だけでなく、容量素
子の上部電極も兼用している。これにより、バイポーラ
部の形成工程中ＭＯＳトランジスタ部をカバーして保護
するとともに工程の削減が可能となる。そして、窒素雰
囲気で８００度から８５０度の温度の熱処理を加える。
これにより、ベース電極中のボロンがシリコン基板中へ
拡散してバイポーラトランジスタのグラフトベース形成
が行われる。
【００３６】次に、図３（ａ）に示すように、Ｐチャネ
ル型ＭＯＳトランジスタ部のソース・ドレイン領域及び
ゲート電極へＢＦ２をイオン注入により導入する。この
際、レジスト１７０でマスクして、ＭＯＳ部と抵抗素子
のコンタクト部へ注入されるようにする。注入エネルギ
ーの値は、ボロンが第２のサイドウオール絶縁膜１２０
を通過してかつシリコン基板中へ所定の深さに注入され
るように、層間膜の厚さに応じて４０ｋｅＶから９０ｋ
ｅＶに設定する。
ル型ＭＯＳトランジスタ部のソース・ドレイン領域及び
ゲート電極へＢＦ２をイオン注入により導入する。この
際、レジスト１７０でマスクして、ＭＯＳ部と抵抗素子
のコンタクト部へ注入されるようにする。注入エネルギ
ーの値は、ボロンが第２のサイドウオール絶縁膜１２０
を通過してかつシリコン基板中へ所定の深さに注入され
るように、層間膜の厚さに応じて４０ｋｅＶから９０ｋ
ｅＶに設定する。
【００３７】そして、図３（ｂ）に示すように、Ｐチャ
ネル型ＭＯＳトランジスタのゲート電極、ソース及びド
レイン領域の不純物を活性化するため、ランプアニール
技術を使用して１０００℃、１０〜３０秒のアニールを
行う。これにより、Ｐチャネル型ＭＯＳトランジスタに
おいて問題となるボロンの突き抜けすなわちゲート酸化
膜を通過してチャネル領域へ拡散することが防げるとと
もに高性能なバイポーラトランジスタが形成できる。そ
の後、両ＭＯＳトランジスタの表面を覆っている酸化膜
をドライエッチングにより除去して拡散層とゲート電極
の上部表面を露出させた後、例えばＴｉ等の高融点金属
を積層した後熱処理してシリサイド化し、チタンシリサ
イド層１８０を形成する。この際、抵抗素子部では酸化
膜で覆われていない部分のみシリサイド化され、コンタ
クト抵抗の低減が可能となる。
ネル型ＭＯＳトランジスタのゲート電極、ソース及びド
レイン領域の不純物を活性化するため、ランプアニール
技術を使用して１０００℃、１０〜３０秒のアニールを
行う。これにより、Ｐチャネル型ＭＯＳトランジスタに
おいて問題となるボロンの突き抜けすなわちゲート酸化
膜を通過してチャネル領域へ拡散することが防げるとと
もに高性能なバイポーラトランジスタが形成できる。そ
の後、両ＭＯＳトランジスタの表面を覆っている酸化膜
をドライエッチングにより除去して拡散層とゲート電極
の上部表面を露出させた後、例えばＴｉ等の高融点金属
を積層した後熱処理してシリサイド化し、チタンシリサ
イド層１８０を形成する。この際、抵抗素子部では酸化
膜で覆われていない部分のみシリサイド化され、コンタ
クト抵抗の低減が可能となる。
【００３８】また、ＭＯＳトランジスタ部では、ゲート
電極上面およびソース、ドレイン領域表面がシリサイド
化され、サイドウオール酸化膜で覆われているゲート電
極側面はシリサイド化されない。その後シリサイド化さ
れていないＴｉをエッチング除去する。
電極上面およびソース、ドレイン領域表面がシリサイド
化され、サイドウオール酸化膜で覆われているゲート電
極側面はシリサイド化されない。その後シリサイド化さ
れていないＴｉをエッチング除去する。
【００３９】次に、図３（ｃ）に示すように、基板全面
に層間膜２１を形成した後、コンタクトホール２２を開
口する。以降のアルミ配線工程等は公知の方法に従って
行うことができる。
に層間膜２１を形成した後、コンタクトホール２２を開
口する。以降のアルミ配線工程等は公知の方法に従って
行うことができる。
【００４０】実施例２ 図４〜図６は発明の第２の実施例を説明するための製造
の工程順の断面図である。本実施例では、容量素子をよ
り高精度に製造するために、容量絶縁膜に窒化膜を使用
した場合である。
の工程順の断面図である。本実施例では、容量素子をよ
り高精度に製造するために、容量絶縁膜に窒化膜を使用
した場合である。
【００４１】第４（ａ）に示すように、Ｐ型シリコン基
板１にマスクを用い、イオン注入によりバイポーラトラ
ンジスタ部にＮ+型埋め込み層２を形成する。尚、図示
していないがＰチャネル型ＭＯＳトランジスタの下部に
もＮ+型埋め込み層２があってもよい。同様に、Ｎチャ
ネル型ＭＯＳトランジスタの下部とバイポーラトランジ
スタ部の周囲にＰ+型埋め込み層３を形成する。このＰ+
型埋め込み層３はバイポーラトランジスタと他の素子と
の絶縁分離の役目をする。ついで，上記Ｐ型シリコン基
板１にＮ型単結晶シリコン層５をエピタキシャル成長さ
せる。この成長では基板温度が１０００℃以上に加熱さ
れるのでＮ+型埋め込み層２とＰ+型埋め込み層３はＮ型
単結晶シリコン層５にまで拡散される。ついで、イオン
注入により、Ｎチャネル型ＭＯＳトランジスタ領域及び
バイポーラトランジスタの周囲領域にＰ型ウエル５０、
Ｐチャネル型ＭＯＳトランジスタ領域にはＮ型ウエル６
０を形成する。そしで、選択酸化であるＬＯＣＯＳ法で
素子分離酸化膜６を３００〜４００ｎｍの厚さに形成す
る。尚、Ｐ型ウエル５９とＮ型ウエル６０は選択酸化後
に高エネルギーイオン注入技術を用いて形成することも
可能である。基板全面にゲート酸化膜８と不純物をドー
プしていない多結晶シリコン９０を成長する。ゲート酸
化膜８の膜厚は５から１５ｎｍ、多結晶シリコン９０の
膜厚は１５０から２００ｎｍとする。そして、ＭＯＳ部
のゲート電極と容量素子の下部電極部と抵抗素子部を除
き、多結晶シリコン９をドライエッチングで除去するこ
とにより、各電極のパターニングを行う。
板１にマスクを用い、イオン注入によりバイポーラトラ
ンジスタ部にＮ+型埋め込み層２を形成する。尚、図示
していないがＰチャネル型ＭＯＳトランジスタの下部に
もＮ+型埋め込み層２があってもよい。同様に、Ｎチャ
ネル型ＭＯＳトランジスタの下部とバイポーラトランジ
スタ部の周囲にＰ+型埋め込み層３を形成する。このＰ+
型埋め込み層３はバイポーラトランジスタと他の素子と
の絶縁分離の役目をする。ついで，上記Ｐ型シリコン基
板１にＮ型単結晶シリコン層５をエピタキシャル成長さ
せる。この成長では基板温度が１０００℃以上に加熱さ
れるのでＮ+型埋め込み層２とＰ+型埋め込み層３はＮ型
単結晶シリコン層５にまで拡散される。ついで、イオン
注入により、Ｎチャネル型ＭＯＳトランジスタ領域及び
バイポーラトランジスタの周囲領域にＰ型ウエル５０、
Ｐチャネル型ＭＯＳトランジスタ領域にはＮ型ウエル６
０を形成する。そしで、選択酸化であるＬＯＣＯＳ法で
素子分離酸化膜６を３００〜４００ｎｍの厚さに形成す
る。尚、Ｐ型ウエル５９とＮ型ウエル６０は選択酸化後
に高エネルギーイオン注入技術を用いて形成することも
可能である。基板全面にゲート酸化膜８と不純物をドー
プしていない多結晶シリコン９０を成長する。ゲート酸
化膜８の膜厚は５から１５ｎｍ、多結晶シリコン９０の
膜厚は１５０から２００ｎｍとする。そして、ＭＯＳ部
のゲート電極と容量素子の下部電極部と抵抗素子部を除
き、多結晶シリコン９をドライエッチングで除去するこ
とにより、各電極のパターニングを行う。
【００４２】次に、図４（ｂ）に示すように、ＮＰＮ型
トランジスタのコレクタ引き出し領域７を形成するため
に、リンなどのＮ型の不純物をイオン注入により、Ｎ型
単結晶シリコン層５へマスクを使用して選択的に注入す
る。この際、容量素子の下部電極へも注入してもよい。
そして、所定の層抵抗が得られるように抵抗素子部の多
結晶シリコンへ例えばボロンなどの不純物をイオン注入
する。その後、第１のサイドウオール酸化膜１００を厚
さが５０から１００ｎｍとなるように全面に形成した
後、レジスト１１０で容量部と抵抗部とバイポーラ部を
マスクしてエッチバックする。これにより、バイポーラ
部には第１のサイドウオール酸化膜がそのまま残り、Ｍ
ＯＳ部にはサイドウオールが形成される。また、容量部
は下部電極である多結晶シリコン９０の表面が部分的に
露出される。この工程は従来例では容量コンタクトを開
口していた部分に相当する。一方、抵抗部はそれとは逆
に第１のサイドウオール酸化膜が抵抗素子である多結晶
シリコン９０表面上に部分的に残る。これは、後のシリ
サイドエ程において、抵抗素子の表面全面がシリサイド
化されないようにするためである。
トランジスタのコレクタ引き出し領域７を形成するため
に、リンなどのＮ型の不純物をイオン注入により、Ｎ型
単結晶シリコン層５へマスクを使用して選択的に注入す
る。この際、容量素子の下部電極へも注入してもよい。
そして、所定の層抵抗が得られるように抵抗素子部の多
結晶シリコンへ例えばボロンなどの不純物をイオン注入
する。その後、第１のサイドウオール酸化膜１００を厚
さが５０から１００ｎｍとなるように全面に形成した
後、レジスト１１０で容量部と抵抗部とバイポーラ部を
マスクしてエッチバックする。これにより、バイポーラ
部には第１のサイドウオール酸化膜がそのまま残り、Ｍ
ＯＳ部にはサイドウオールが形成される。また、容量部
は下部電極である多結晶シリコン９０の表面が部分的に
露出される。この工程は従来例では容量コンタクトを開
口していた部分に相当する。一方、抵抗部はそれとは逆
に第１のサイドウオール酸化膜が抵抗素子である多結晶
シリコン９０表面上に部分的に残る。これは、後のシリ
サイドエ程において、抵抗素子の表面全面がシリサイド
化されないようにするためである。
【００４３】次に、図４（ｃ）に示すように、第２のサ
イドウオール膜となる窒化膜１１２を厚さが１０から３
０ｎｍとなるように全面に形成する。この窒化膜１１２
はそのまま容量素子の容量絶縁膜として機能する。その
後、ｎＭＯＳ部のソースドレイン領域及びゲート電極へ
セルフアラインでイオン注入によりひ素を導入する。そ
して、注入エネルギーの値は、ひ素が窒化膜１１２を通
過してかつシリコン基板中へ所定の深さに注入されるよ
うに、膜厚に応じて３０ｋｅＶから８０ｋｅＶの間で設
定する。尚、このエネルギー値の範囲ではひ素がゲート
電極のポリシリコンを突き抜けることはない。その後、
窒素雰囲気中で８５０度からら９００度の温度で、５分
から１５分間、熱処理を行う。これにより、Ｎチャネル
型ＭＯＳのソーズドレイン領域中の不純物を電気的に活
性化させて、Ｎチャネル型ＭＯＳトランジスタを形成す
る。また、コレクタ引き出し領域の活性化、抵抗素子の
抵抗部、容量素子部の下部電極の活性化も同時に行なう
ことができる。なお、図４（ｃ）に示された状態の抵抗
素子の層９０の側面には、第１のサイドウール酸化膜と
第２のサイドウオール窒化膜とが内側からこの順に積層
しているが、これ以降の工程図ではこれを１層として示
す。
イドウオール膜となる窒化膜１１２を厚さが１０から３
０ｎｍとなるように全面に形成する。この窒化膜１１２
はそのまま容量素子の容量絶縁膜として機能する。その
後、ｎＭＯＳ部のソースドレイン領域及びゲート電極へ
セルフアラインでイオン注入によりひ素を導入する。そ
して、注入エネルギーの値は、ひ素が窒化膜１１２を通
過してかつシリコン基板中へ所定の深さに注入されるよ
うに、膜厚に応じて３０ｋｅＶから８０ｋｅＶの間で設
定する。尚、このエネルギー値の範囲ではひ素がゲート
電極のポリシリコンを突き抜けることはない。その後、
窒素雰囲気中で８５０度からら９００度の温度で、５分
から１５分間、熱処理を行う。これにより、Ｎチャネル
型ＭＯＳのソーズドレイン領域中の不純物を電気的に活
性化させて、Ｎチャネル型ＭＯＳトランジスタを形成す
る。また、コレクタ引き出し領域の活性化、抵抗素子の
抵抗部、容量素子部の下部電極の活性化も同時に行なう
ことができる。なお、図４（ｃ）に示された状態の抵抗
素子の層９０の側面には、第１のサイドウール酸化膜と
第２のサイドウオール窒化膜とが内側からこの順に積層
しているが、これ以降の工程図ではこれを１層として示
す。
【００４４】次に、図５（ａ）に示すように、バイポー
ラのベース電極となる多結晶シリコン１３０と酸化膜１
１４を基板全面に積層する。ＮＰＮ型バイポーラトラン
ジスタのベース電極を形成するため、更には容量素子の
上部電極を形成するため、多結晶シリコン１３０にはボ
ロン等のＰ型不純物をイオン注入する。そして、バイポ
ーラトランジスタのベース・エミッタ領域が形成される
部分の絶縁膜／多結晶シリコン積層膜をドライエッチン
グでエッチングすることにより、エミッタコンタクト１
８を開口する。ここで、ベース電極となる多結晶シリコ
ン１３０がバイポーラトランジスタのグラフトベース領
域と電気的に接続されるように、エミッタコンタクト底
部の窒化膜をホットリン酸でウエットエッチする。この
際、多結晶シリコン１３０表面上の酸化膜１１４が窒化
膜ウエットエッチのマスクとなる。また、窒化膜１１２
下にある第１の酸化膜１６０により、バイポーラトラン
ジスタの真性ベース領域がホットリン酸液から保護され
る。その後、エミッタコンタクト内の窒化膜１１２下に
ある第１の酸化膜１００をウエットエッチして、多結晶
シリコン１３０の下に横方向にスリットを形成する。こ
のスリットの長さは０．２〜０．５μｍの範囲で形成さ
れるように窒化膜ウエットエッチと酸化膜ウエットエッ
チの時間を決定する。その後、全面に多結晶シリコン１
５０を成長した後、等方性のドライエッチングを行なう
ことにより、先のスリット内にのみ多結晶シリコン１５
０を残す。これによって、ベース電極となる多結晶シリ
コン１３０とＮ型単結晶シリコン層５表面とが電気的に
接続される様になる。そして、ボロン等のＰ型不純物を
イオン注入することにより、バイポーラ部のエミッタコ
ンタクト１８内に真性ベース層を形成する。
ラのベース電極となる多結晶シリコン１３０と酸化膜１
１４を基板全面に積層する。ＮＰＮ型バイポーラトラン
ジスタのベース電極を形成するため、更には容量素子の
上部電極を形成するため、多結晶シリコン１３０にはボ
ロン等のＰ型不純物をイオン注入する。そして、バイポ
ーラトランジスタのベース・エミッタ領域が形成される
部分の絶縁膜／多結晶シリコン積層膜をドライエッチン
グでエッチングすることにより、エミッタコンタクト１
８を開口する。ここで、ベース電極となる多結晶シリコ
ン１３０がバイポーラトランジスタのグラフトベース領
域と電気的に接続されるように、エミッタコンタクト底
部の窒化膜をホットリン酸でウエットエッチする。この
際、多結晶シリコン１３０表面上の酸化膜１１４が窒化
膜ウエットエッチのマスクとなる。また、窒化膜１１２
下にある第１の酸化膜１６０により、バイポーラトラン
ジスタの真性ベース領域がホットリン酸液から保護され
る。その後、エミッタコンタクト内の窒化膜１１２下に
ある第１の酸化膜１００をウエットエッチして、多結晶
シリコン１３０の下に横方向にスリットを形成する。こ
のスリットの長さは０．２〜０．５μｍの範囲で形成さ
れるように窒化膜ウエットエッチと酸化膜ウエットエッ
チの時間を決定する。その後、全面に多結晶シリコン１
５０を成長した後、等方性のドライエッチングを行なう
ことにより、先のスリット内にのみ多結晶シリコン１５
０を残す。これによって、ベース電極となる多結晶シリ
コン１３０とＮ型単結晶シリコン層５表面とが電気的に
接続される様になる。そして、ボロン等のＰ型不純物を
イオン注入することにより、バイポーラ部のエミッタコ
ンタクト１８内に真性ベース層を形成する。
【００４５】次に、図５（ｂ）に示すように、エッチバ
ック技術を使用して、エミッタコンタクト１８内にサイ
ドウオール絶縁膜１６０を形成した後、エミッタ電極と
なる多結晶シリコン２０を基板全面に積層する。この多
結晶シリコン２０には砒素もしくはリンの不純物をイオ
ン注入により添加しておくか、砒素もしくはリンの不純
物を高濃度にドープして成長する。その後、ドライエッ
チングにより、エミッタ電極をパターニングする。
ック技術を使用して、エミッタコンタクト１８内にサイ
ドウオール絶縁膜１６０を形成した後、エミッタ電極と
なる多結晶シリコン２０を基板全面に積層する。この多
結晶シリコン２０には砒素もしくはリンの不純物をイオ
ン注入により添加しておくか、砒素もしくはリンの不純
物を高濃度にドープして成長する。その後、ドライエッ
チングにより、エミッタ電極をパターニングする。
【００４６】次に、図５（ｃ）に示すように、同様にド
ライエッチングにより、酸化膜１１４と多結晶シリコン
１３０をパターニングする。多結晶シリコン１３０はバ
イポーラトランジスタのベース電極だけでなく、容量素
子の上部電極も兼用している。そして、窒素雰囲気で８
００度から８５０度の温度の熱処理を加える。これによ
り、ベース電極中のボロンがシリコン基板へ拡散して、
バイポーラトランジスタのグラフトベース形成が行われ
る。
ライエッチングにより、酸化膜１１４と多結晶シリコン
１３０をパターニングする。多結晶シリコン１３０はバ
イポーラトランジスタのベース電極だけでなく、容量素
子の上部電極も兼用している。そして、窒素雰囲気で８
００度から８５０度の温度の熱処理を加える。これによ
り、ベース電極中のボロンがシリコン基板へ拡散して、
バイポーラトランジスタのグラフトベース形成が行われ
る。
【００４７】次に、図６（ａ）に示すように、Ｐチャネ
ル型ＭＯＳトランジスタ部のソース・ドレイン領域及び
ゲート電極へＢＦ２をイオン注入により導入する。この
際、レジスト１７０でマスクして、両ＭＯＳトランジス
タ部と抵抗素子のコンタクト部へ注入されるようにす
る。注入エネルギーの値は、ボロンが第２のサイドウー
ル絶縁膜を通過してかつシリコン基板中へ所定の深さに
注入されるように、窒化膜１１２の厚さに応じて４０ｋ
ｅＶから９０ｋｅＶに設定する。
ル型ＭＯＳトランジスタ部のソース・ドレイン領域及び
ゲート電極へＢＦ２をイオン注入により導入する。この
際、レジスト１７０でマスクして、両ＭＯＳトランジス
タ部と抵抗素子のコンタクト部へ注入されるようにす
る。注入エネルギーの値は、ボロンが第２のサイドウー
ル絶縁膜を通過してかつシリコン基板中へ所定の深さに
注入されるように、窒化膜１１２の厚さに応じて４０ｋ
ｅＶから９０ｋｅＶに設定する。
【００４８】そして、図６（ｂ）に示すように、Ｐチャ
ネル型ＭＯＳトランジスタのゲート及びソース・ドレイ
ン領域の不純物を活性化するため、ランプアニール技術
を使用して１０００℃、１０〜３０秒のアニールを行
う。その後、ＭＯＳトランジスタの表面を覆っている酸
化膜をエッチングにより除去して拡散層とゲート電極の
上部表面を露出させた後、例えばＴｉ等の高融点金属を
使用してシリサイド化する。この際、抵抗素子は酸化膜
で覆われていない部分のみシリサイド化され、コンタク
ト抵抗の低減が可能となる。チタンシリサイド層は１８
０である。また、この実施例の場合、ＭＯＳトランジス
タのサイドウオール膜は窒化膜／酸化膜積層膜となるの
で、Ｔｉ等の高融点金属をスパッタする前処理の酸化膜
エッチにより、ＭＯＳトランジスタのサイドウオール膜
厚が薄くなることはない。
ネル型ＭＯＳトランジスタのゲート及びソース・ドレイ
ン領域の不純物を活性化するため、ランプアニール技術
を使用して１０００℃、１０〜３０秒のアニールを行
う。その後、ＭＯＳトランジスタの表面を覆っている酸
化膜をエッチングにより除去して拡散層とゲート電極の
上部表面を露出させた後、例えばＴｉ等の高融点金属を
使用してシリサイド化する。この際、抵抗素子は酸化膜
で覆われていない部分のみシリサイド化され、コンタク
ト抵抗の低減が可能となる。チタンシリサイド層は１８
０である。また、この実施例の場合、ＭＯＳトランジス
タのサイドウオール膜は窒化膜／酸化膜積層膜となるの
で、Ｔｉ等の高融点金属をスパッタする前処理の酸化膜
エッチにより、ＭＯＳトランジスタのサイドウオール膜
厚が薄くなることはない。
【００４９】次に、図６（ｃ）に示すように、基板全面
に層間膜２１を形成した後、コンタクトホール２２を開
口する。以降のアルミ配線工程等は公知の方法に従って
行うことができる。
に層間膜２１を形成した後、コンタクトホール２２を開
口する。以降のアルミ配線工程等は公知の方法に従って
行うことができる。
【００５０】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタがＮチャネル型、Ｐチャネル型ともに表面チ
ャネル型となり、短チャネル効果の抑制を図った微細寸
法のゲート長を有するＣＭＯＳトランジスタと高性能な
バイポーラトランジスタや受動素子とを同一基板上に工
程数の増大と特性劣化を招くことなく形成できる。ま
た、サリサイドプロセスとの整合生も得られる利点があ
る。
ランジスタがＮチャネル型、Ｐチャネル型ともに表面チ
ャネル型となり、短チャネル効果の抑制を図った微細寸
法のゲート長を有するＣＭＯＳトランジスタと高性能な
バイポーラトランジスタや受動素子とを同一基板上に工
程数の増大と特性劣化を招くことなく形成できる。ま
た、サリサイドプロセスとの整合生も得られる利点があ
る。
【図１】第１の実施例を説明するための工程順の断面図
である。
である。
【図２】第１の実施例を説明するための工程順の断面図
である。
である。
【図３】第１の実施例を説明するための工程順の断面図
である。
である。
【図４】第２の実施例を説明するための工程順の断面図
である。
である。
【図５】第２の実施例を説明するための工程順の断面図
である。
である。
【図６】第３の実施例を説明するための工程順の断面図
である。
である。
【図７】従来技術における製造工程を示す断面図であ
る。
る。
【図８】従来技術における製造工程を示す断面図であ
る。
る。
１ Ｐ形シリコン基板 ２ Ｎ+埋め込み層 ３ Ｐ+形埋め込み層 ４ Ｐ型チャネルストッパー ５ Ｎ型単結晶シリコン層 ６ 素子分離酸化膜 ７ コレクタ引き出し領域 ８ ゲート酸化膜 ９ 第１層の多結晶シリコン １０ ベース、エミッタ形成領域 １１ 第２層の多結晶シリコン １２ Ｐ拡散層 １３ 酸化膜サイドウオール １４ Ｐ+ソースドレイン拡散層 １５ 酸化膜 １６ 容量素子形成領域 １７ 容量窒化膜 １８ エミッタコンタクト領域 １９ 酸化膜サイドウオール ２０ 多結晶シリコン（エミッタ） ２１ 層間膜 ２２ コンタクトホール ２３ グラフトベース ２４ エミッタ ５０ Ｐ型ウエル ６０ Ｎ型ウエル
Claims (9)
- 【請求項１】 ＭＯＳトランジスタと２層ポリシリコン
セルフアライン型バイポーラトランジスタと抵抗素子及
び容量素子からなる集積回路の製造方法において、ＭＯ
Ｓ部のゲート電極と容量素子の下部電極部及び抵抗素子
部を同時に形成する工程と、第１の絶縁膜を成長した後
にレジストで容量部と抵抗部を各々部分的にマスクを行
ってＭＯＳ部のサイドウオール形成する工程と、第２の
絶縁膜を成長した後にバイポーラ部を形成する工程と、
バイポーラトランジスタのベース電極と容量素子の上部
電極を同時に形成する工程とを含む半導体装置の製造方
法。 - 【請求項２】 Ｎチャネル型ＭＯＳトランジスタのソー
ス・ドレイン活性化のアニール工程と、Ｐチャネル型Ｍ
ＯＳトランジスタのソース・ドレイン活性化のアニール
工程の間に抵抗素子と容量素子及びバイポーラトランジ
スタの形成を行なうことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 第１の多結晶シリコンを堆積した後にＭ
ＯＳトランジスタのゲート電極及び抵抗素子及び容量下
部電極としてパターニングする工程と、第２の多結晶シ
リコンを堆積する工程と、第３の多結晶シリコンを堆積
した後にバイポーラトランジスタのエミッタ電極として
パターニングする工程と、第２の多結晶シリコンをバイ
ポーラトランジスタのベース電極及び容量素子の上部電
極としてパターニングする工程の順に行なうことを特徴
とする請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 ＭＯＳ部のサイドウオールを形成する際
に、容量部では容量値を決定する領域のみ多結晶シリコ
ンが部分的に露出され、抵抗部はコンタクト領域のみ多
結晶シリコンが露出されることを特徴とする請求項１〜
３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 容量素子の容量絶縁膜は第２の絶縁膜で
あり、酸化膜あるいは窒化膜であることを特徴とする１
〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 抵抗素子は第２の酸化膜で覆われている
部分が抵抗として機能し、覆われていない部分はシリサ
イド化されることを特徴とする請求項１〜３のいずれか
に記載の半導体装置の製造方法。 - 【請求項７】 ＭＯＳ部のサイドウオールは第１の絶縁
膜と第２の絶縁膜の２回に分けて形成されることを特徴
とする請求項１〜３のいずれかに記載の半導体装置の製
造方法。 - 【請求項８】 ＭＯＳトランジスタのゲート電極のパタ
ーニング後、バイポーラトランジスタのコレクタ領域へ
のイオン注入と容量下部電極への不純物ドーピングを同
時に行なうことを特徴とする請求項１〜３のいずれかに
記載の半導体装置の製造方法。 - 【請求項９】 Ｐチャネル型のＭＯＳトランジスタと、
Ｎチャネル型のＭＯＳトランジスタと、２層ポリシリコ
ンセルフアライン型のバイポーラトランジスタと、低抗
素子と、容量素子とを有する半導体装置の製造方法にお
いて、 前記Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタ
は、表層に設けられるソースとドレインとの間の領域の
上部に、サイドウオールで側面を取囲んだ構成のゲート
を配置した構造を有する表面チャネル型であり、 前記バイポーラトランジスタは、コレクタの上部に、ベ
ース電極と接続するグラフトベース中にエミッタを配し
た構造を有し、 前記抵抗素子は、その上面に設けられた絶縁膜によって
面方向における抵抗長が規定された抵抗部と、該抵抗部
の両端に配線とのコンタクト部を設けた構造を有し、 前記容量素子は、上部電極と下部電極間に容量を規定す
る容量絶縁膜を配した構造を有するものであり、かつ前
記ＮチャネルＭＯＳトランジスタのゲートとなる部分、
前記ＰチャネルＭＯＳトランジスタのゲートとなる部
分、前記抵抗素子の抵抗部となる部分及び前記容量素子
の下部電極となる部分を同一材料から同時形成した後
に、これら各部をそれぞれ処理して、前記ＮチャネルＭ
ＯＳトランジスタのＮ型ゲート、前記ＰチャネルＭＯＳ
トランジスタのＰ型ゲート、前記抵抗素子の抵抗部及び
前記容量素子の下部電極を得る工程と、 前記バイポーラトランジスタのグラフトベース形成のた
めの熱処理工程を、前記Ｐ型ＭＯＳトラジスタにおける
ソース及びドレインの活性化のためのアニール工程より
も前に行い、更に、 前記ＭＯＳトランジスタのサイドウオールの形成時に、
同一材料からなる絶縁膜を用いて前記容量素子の容量を
決定する絶縁膜と、前記抵抗素子の抵抗体長を規定する
絶縁膜とを同時形成することを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9080006A JP2953425B2 (ja) | 1997-03-31 | 1997-03-31 | 半導体装置の製造方法 |
| US09/049,929 US6025219A (en) | 1997-03-31 | 1998-03-30 | Method of manufacturing a semiconductor device having MOS transistor and bipolar transistor in mixture on the same substrate |
| CN98105933A CN1118096C (zh) | 1997-03-31 | 1998-03-31 | 制造混有mos晶体管和双极晶体管的半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9080006A JP2953425B2 (ja) | 1997-03-31 | 1997-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275871A JPH10275871A (ja) | 1998-10-13 |
| JP2953425B2 true JP2953425B2 (ja) | 1999-09-27 |
Family
ID=13706253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9080006A Expired - Fee Related JP2953425B2 (ja) | 1997-03-31 | 1997-03-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6025219A (ja) |
| JP (1) | JP2953425B2 (ja) |
| CN (1) | CN1118096C (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002539609A (ja) * | 1999-03-10 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタとコンデンサとを有する半導体装置を製造する方法 |
| US6245609B1 (en) * | 1999-09-27 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High voltage transistor using P+ buried layer |
| JP2002170886A (ja) * | 2000-09-19 | 2002-06-14 | Seiko Instruments Inc | 基準電圧用半導体装置とその製造方法 |
| US6440811B1 (en) * | 2000-12-21 | 2002-08-27 | International Business Machines Corporation | Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme |
| US6888219B2 (en) * | 2002-08-29 | 2005-05-03 | Honeywell International, Inc. | Integrated structure with microwave components |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| DE102006035073B4 (de) * | 2006-07-28 | 2014-03-20 | Austriamicrosystems Ag | Halbleiterbauelement mit einem Dünnfilmtransistor und CMOS-Transistoren, Verfahren zur Herstellung eines solchen Bauelements sowie Verwendung eines solchen Bauelements |
| JP2009049167A (ja) * | 2007-08-20 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP5282387B2 (ja) | 2007-10-11 | 2013-09-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5850671B2 (ja) * | 2011-08-15 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN107887437A (zh) * | 2016-09-30 | 2018-04-06 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法、半导体器件及其形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
| JP2845544B2 (ja) * | 1990-02-09 | 1999-01-13 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| JPH06291262A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 半導体装置の製造方法 |
| JP3411370B2 (ja) * | 1994-03-30 | 2003-05-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2616569B2 (ja) * | 1994-09-29 | 1997-06-04 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5943564A (en) * | 1996-02-13 | 1999-08-24 | National Semiconductor Corporation | BiCMOS process for forming double-poly MOS and bipolar transistors with substantially identical device architectures |
-
1997
- 1997-03-31 JP JP9080006A patent/JP2953425B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-30 US US09/049,929 patent/US6025219A/en not_active Expired - Fee Related
- 1998-03-31 CN CN98105933A patent/CN1118096C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6025219A (en) | 2000-02-15 |
| CN1199244A (zh) | 1998-11-18 |
| JPH10275871A (ja) | 1998-10-13 |
| CN1118096C (zh) | 2003-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0315346B2 (ja) | ||
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
| US5389553A (en) | Methods for fabrication of transistors | |
| JPH09107042A (ja) | 半導体装置の製造方法 | |
| JP2953425B2 (ja) | 半導体装置の製造方法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| US5037768A (en) | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors | |
| JPH0669431A (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| JP2509690B2 (ja) | 半導体装置 | |
| JP2776350B2 (ja) | 半導体集積回路装置の製造方法 | |
| US4983531A (en) | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors | |
| JPH0557741B2 (ja) | ||
| JP2002527884A (ja) | バーティカル型バイポーラトランジスタ及びその製造方法 | |
| JP2504567B2 (ja) | 半導体装置の製造方法 | |
| JP2865045B2 (ja) | 半導体装置の製造方法 | |
| JP3165715B2 (ja) | 半導体装置の製造方法 | |
| US4988633A (en) | Method of manufacturing a semiconductor Bi-CMOS device | |
| JP3132455B2 (ja) | 半導体装置の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JP3190370B2 (ja) | 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法 | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JPH0481336B2 (ja) | ||
| JP3062028B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |