JP2575876B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はバイポーラトランジスタを含む半導体装置に
関する。
関する。
（従来の技術） バイポーラトランジスタとCMOSとを混載するBi−CMOS
に関し、本願出願人は先に特願昭63−170683を出願して
いる。第４図を用いて特願昭63−170683に記載したBi−
CMOSを説明する。
に関し、本願出願人は先に特願昭63−170683を出願して
いる。第４図を用いて特願昭63−170683に記載したBi−
CMOSを説明する。
第４図において１はＰ型基板,2はN+埋め込み層,3はP+
埋め込み層,4はＮ型エピタキシャル層,5はＰウェル領
域,6はＮウェル領域,7はフィールド酸化膜、９はN+拡散
層、13は多結晶シリコン層、14はゲート酸化膜、15は不
純物濃度の低いnMOSソース領域、16は不純物濃度の低い
nMOSドレイン領域、17はpMOSソース領域、18はpMOSドレ
イン領域、19は外部ベース領域、20はCVD−SiO2膜、21
は不純物濃度の高いnMOSソース領域、22は不純物濃度の
高いnMOSドレイン領域、24はベース領域、28はエミッタ
電極である多結晶シリコン層、30はエミッタ領域、32は
層間膜、36,37,38はアルミニウム配線である。
埋め込み層,4はＮ型エピタキシャル層,5はＰウェル領
域,6はＮウェル領域,7はフィールド酸化膜、９はN+拡散
層、13は多結晶シリコン層、14はゲート酸化膜、15は不
純物濃度の低いnMOSソース領域、16は不純物濃度の低い
nMOSドレイン領域、17はpMOSソース領域、18はpMOSドレ
イン領域、19は外部ベース領域、20はCVD−SiO2膜、21
は不純物濃度の高いnMOSソース領域、22は不純物濃度の
高いnMOSドレイン領域、24はベース領域、28はエミッタ
電極である多結晶シリコン層、30はエミッタ領域、32は
層間膜、36,37,38はアルミニウム配線である。
このようなBi−CMOSにおいては、コレクタであるＮ型
エピタキシャル層４の不純物濃度が高いとエミッタ30と
コレクタの耐圧が降下するという問題があった。この問
題を解消する方法としてＮ型エピタキシャル層４の不純
物濃度を所定の不純物濃度より低くすることが考えられ
る。
エピタキシャル層４の不純物濃度が高いとエミッタ30と
コレクタの耐圧が降下するという問題があった。この問
題を解消する方法としてＮ型エピタキシャル層４の不純
物濃度を所定の不純物濃度より低くすることが考えられ
る。
コレクタの濃度とコレクタ−エミッタ耐圧（ベース開
放）の関係を第５図に示す。図に示されるようにコレク
タの濃度Ncが低くなるとコレクタ−エミッタ耐圧BVCEO
が上昇する。
放）の関係を第５図に示す。図に示されるようにコレク
タの濃度Ncが低くなるとコレクタ−エミッタ耐圧BVCEO
が上昇する。
しかしながらコレクタであるＮ型エピタキシャル層４
の不純物濃度が低いとＰウェル領域５と、ｎ型エピタキ
シャル層４と、ベース24とにより形成されるpnp寄生ト
ランジスタにおいてパンチスルーが起こりやすいという
問題があった。また、Ｎ型エピタキシャル層４の不純物
濃度が低いとＮ型エピタキシャル層４の抵抗が高くなる
という問題もあった。
の不純物濃度が低いとＰウェル領域５と、ｎ型エピタキ
シャル層４と、ベース24とにより形成されるpnp寄生ト
ランジスタにおいてパンチスルーが起こりやすいという
問題があった。また、Ｎ型エピタキシャル層４の不純物
濃度が低いとＮ型エピタキシャル層４の抵抗が高くなる
という問題もあった。
以上詳述したように、第４図のBi−CMOSにおいてはコ
レクタであるＮ型エピタキシヤル層４の不純物濃度が高
いと、コレクタ−エミッタの耐圧が低下し、一方不純物
濃度が低いと寄生トランジスタのパンチスルーが起こり
やすく、コレクタが高抵抗化するという相反する問題が
あった。
レクタであるＮ型エピタキシヤル層４の不純物濃度が高
いと、コレクタ−エミッタの耐圧が低下し、一方不純物
濃度が低いと寄生トランジスタのパンチスルーが起こり
やすく、コレクタが高抵抗化するという相反する問題が
あった。
（発明が解決しようとする課題） 本発明はエミッタ−コレクタ間の耐圧を良好に保持し
ながら寄生トランジスタのパンチスルー耐圧が高く、コ
レクタの抵抗が低い半導体装置を提供することを目的と
する。
ながら寄生トランジスタのパンチスルー耐圧が高く、コ
レクタの抵抗が低い半導体装置を提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、半導体基板上に設けられた第
２導電型のエミッタ領域と、前記エミッタ領域を囲んで
設けられた第１導電型のベース領域と、前記ベース領域
を囲んで設けられた第２導電型の低濃度コレクタ領域
と、前記低濃度コレクタ領域下部に設けられた第２導電
型の高濃度コレクタ領域と、前記低濃度コレクタ領域に
接し第１導電型である逆導電型の領域とを具備し、前記
エミッタ領域と前記高濃度コレクタ領域に挟まれた前記
低濃度コレクタ領域の少なくとも一部の領域の不純物濃
度より前記ベース領域と前記逆導電型の領域に挟まれた
前記低濃度コレクタ領域の少なくとも一部の領域の不純
物濃度の方が高いように構成している。
２導電型のエミッタ領域と、前記エミッタ領域を囲んで
設けられた第１導電型のベース領域と、前記ベース領域
を囲んで設けられた第２導電型の低濃度コレクタ領域
と、前記低濃度コレクタ領域下部に設けられた第２導電
型の高濃度コレクタ領域と、前記低濃度コレクタ領域に
接し第１導電型である逆導電型の領域とを具備し、前記
エミッタ領域と前記高濃度コレクタ領域に挟まれた前記
低濃度コレクタ領域の少なくとも一部の領域の不純物濃
度より前記ベース領域と前記逆導電型の領域に挟まれた
前記低濃度コレクタ領域の少なくとも一部の領域の不純
物濃度の方が高いように構成している。
（作用） 本発明においては、エミッタ領域とコレクタ領域とに
挟まれた低濃度コレクタ領域の少なくとも一部の領域の
濃度を低く設定しているため、高いエミッタ−コレクタ
耐圧を得ることができる。また、ベース領域と逆導電型
領域とに挟まれた低濃度コレクタ領域の少なくとも一部
の領域の濃度を高く設定しているため、ベース−コレク
タ−逆導電型の領域により構成される寄生トランジスタ
のパンチスルー耐圧を向上させると共に、コレクタ抵抗
を低くすることができる。
挟まれた低濃度コレクタ領域の少なくとも一部の領域の
濃度を低く設定しているため、高いエミッタ−コレクタ
耐圧を得ることができる。また、ベース領域と逆導電型
領域とに挟まれた低濃度コレクタ領域の少なくとも一部
の領域の濃度を高く設定しているため、ベース−コレク
タ−逆導電型の領域により構成される寄生トランジスタ
のパンチスルー耐圧を向上させると共に、コレクタ抵抗
を低くすることができる。
（実施例） 第１図（ａ）乃至（ｇ）は本発明の一実施例の半導体
装置の製造方法を示す断面図である。同図（ａ）に示す
ように単結晶シリコンからなるＰ型の半導体基板１上の
バイポーラトランジスタとpMOSトランジスタ形成位置に
リソグラフィー法とイオン注入法を用い、選択的にN+埋
込み層２を形成する。この際、イオン注入には例えばAs
（ヒ素）またはSb（アンチモン）を用いる。
装置の製造方法を示す断面図である。同図（ａ）に示す
ように単結晶シリコンからなるＰ型の半導体基板１上の
バイポーラトランジスタとpMOSトランジスタ形成位置に
リソグラフィー法とイオン注入法を用い、選択的にN+埋
込み層２を形成する。この際、イオン注入には例えばAs
（ヒ素）またはSb（アンチモン）を用いる。
次にリソグラフィー法とイオン注入法を用いてnMOSト
ランジスタ形成予定位置にＢ（ホウ素）をイオン注入す
ることによりP+埋込み層３を形成する。この際Ｂのイオ
ン注入条件は例えば加速エネルギー100KeV、ドーズ量1.
5×1013cm-2である。
ランジスタ形成予定位置にＢ（ホウ素）をイオン注入す
ることによりP+埋込み層３を形成する。この際Ｂのイオ
ン注入条件は例えば加速エネルギー100KeV、ドーズ量1.
5×1013cm-2である。
この後同図（ｂ）に示すようにエピタキシャル成長法
を用いて半導体基板１上に、例えばＰ（リン）を１×10
16cm-3程度含むＮ型エピタキシャル層４を形成する。成
長温度は例えば1130℃程度であり、層の厚みは1.2μｍ
程度とする。
を用いて半導体基板１上に、例えばＰ（リン）を１×10
16cm-3程度含むＮ型エピタキシャル層４を形成する。成
長温度は例えば1130℃程度であり、層の厚みは1.2μｍ
程度とする。
次に同図（ｃ）に示すように、リソグラフィー法を用
いてマスクを形成し、前記ｎ型エピタキシャル層４のnM
OS形成領域に、例えば100KeVの加速エネルギー、６×10
12cm-2のドーズ量でＢイオンをイオン注入することによ
りＰウェル領域５を選択的に形成した後、マスクを除去
する。続いてリソグラフィー法によりイオン注入マスク
を形成し、例えば160KeVの加速エネルギー、５×1012cm
-2のドーズ量で、Ｐイオンをイオン注入してpMOS形成領
域及びエミッタ形成領域直下を除くバイポーラトランジ
スタ形成領域に選択的にＮウェル領域6,6′を形成す
る。
いてマスクを形成し、前記ｎ型エピタキシャル層４のnM
OS形成領域に、例えば100KeVの加速エネルギー、６×10
12cm-2のドーズ量でＢイオンをイオン注入することによ
りＰウェル領域５を選択的に形成した後、マスクを除去
する。続いてリソグラフィー法によりイオン注入マスク
を形成し、例えば160KeVの加速エネルギー、５×1012cm
-2のドーズ量で、Ｐイオンをイオン注入してpMOS形成領
域及びエミッタ形成領域直下を除くバイポーラトランジ
スタ形成領域に選択的にＮウェル領域6,6′を形成す
る。
次に図示しないがフィールド酸化膜７形成用のSiNを
形成した後、適宜マスクを設け、ｐチャネルMOS側には
例えばAsまたはSbをイオン注入し、ｎチャネルMOS側に
は例えばＢをイオン注入してフィールド酸化膜形成領域
にそれぞれフィールド反転防止用のイオン注入領域8,
8′の形成を行なう。
形成した後、適宜マスクを設け、ｐチャネルMOS側には
例えばAsまたはSbをイオン注入し、ｎチャネルMOS側に
は例えばＢをイオン注入してフィールド酸化膜形成領域
にそれぞれフィールド反転防止用のイオン注入領域8,
8′の形成を行なう。
次にMOSトランジスタどうし及び、MOSトランジスタと
バイポーラトランジスタとを分離するためのフィールド
酸化膜７を選択酸化法により形成する。
バイポーラトランジスタとを分離するためのフィールド
酸化膜７を選択酸化法により形成する。
続いてN+型拡散層９形成領域以外をマスクして、イオ
ン注入法を用いてN+埋込み層２に接続されるようにN+型
拡散層９を形成する。この際イオン注入は例えばAsまた
はSbを用いる。
ン注入法を用いてN+埋込み層２に接続されるようにN+型
拡散層９を形成する。この際イオン注入は例えばAsまた
はSbを用いる。
次に全面に膜厚が150Å程度のダミーゲート酸化膜10
を熱酸化法を用いて形成する。この後Ｐウェル領域5,N
ウェル領域６にそれぞれＮチャネルMOSトランジスタ,P
チャネルMOSトランジスタの閾値合わせ込み用及び、パ
ンチスルー防止用のチャネルイオン注入領域11,12を形
成する。この時、前記ＮチャネルMOSトランジスタのチ
ャネルイオン注入領域11は例えばＢイオンを20KeVの加
速エネルギー、４×1012cm-2のドーズ量でイオン注入す
ることにより形成する。また、前記ＰチャネルMOSトラ
ンジスタのチャネルイオン注入領域12は、Ｂイオンの20
KeVの加速エネルギー、３×1012cm-2のドーズ量でのイ
オン注入と、Ｐイオンの240KeVの加速エネルギー、２×
1012cm-2のドーズ量でのイオン注入からなる２回のイオ
ン注入により形成する。（同図（ｄ）） 続いて、前記ダミーゲート酸化膜10を全面剥離した
後、熱酸化法を用いて表面に150Å程度の厚みのゲート
酸化膜13を形成する。さらに、ゲート酸化膜13上にCVD
法（化学的気相成長法）を用いて多結晶シリコン層を所
定の厚みに堆積する。
を熱酸化法を用いて形成する。この後Ｐウェル領域5,N
ウェル領域６にそれぞれＮチャネルMOSトランジスタ,P
チャネルMOSトランジスタの閾値合わせ込み用及び、パ
ンチスルー防止用のチャネルイオン注入領域11,12を形
成する。この時、前記ＮチャネルMOSトランジスタのチ
ャネルイオン注入領域11は例えばＢイオンを20KeVの加
速エネルギー、４×1012cm-2のドーズ量でイオン注入す
ることにより形成する。また、前記ＰチャネルMOSトラ
ンジスタのチャネルイオン注入領域12は、Ｂイオンの20
KeVの加速エネルギー、３×1012cm-2のドーズ量でのイ
オン注入と、Ｐイオンの240KeVの加速エネルギー、２×
1012cm-2のドーズ量でのイオン注入からなる２回のイオ
ン注入により形成する。（同図（ｄ）） 続いて、前記ダミーゲート酸化膜10を全面剥離した
後、熱酸化法を用いて表面に150Å程度の厚みのゲート
酸化膜13を形成する。さらに、ゲート酸化膜13上にCVD
法（化学的気相成長法）を用いて多結晶シリコン層を所
定の厚みに堆積する。
続いて、Ｐ拡散法を用いてこの多結晶シリコン層に不
純物を添加して低抵抗化する。次に、リソグラフィー法
を用いて上記多結晶シリコン層及びゲート酸化膜13をパ
ターニングし、MOSトランジスタのゲート電極14をＰウ
ェル領域５上及びＮウェル領域６上に形成する。続いて
Ｐウェル領域５以外をマスクしておき、前記フィールド
酸化膜７と前記ゲート電極14をマスクにして60KeVの加
速エネルギー４×1013cm-2のドーズ量でＰウェル領域５
にＰイオンをイオン注入して、N-型のソース領域15とド
レイン領域16を形成する。さらに、Ｎウェル領域６以外
をマスクして同様に50KeVの加速エネルギー、５×1015c
m-2のドーズ量でBF2イオンをイオン注入して、Ｎウェル
領域６にP+型のソース領域17とドレイン領域18を形成す
る。また、この際同時にバイポーラ形成領域の外部ベー
ス領域19も形成する。（同図（ｅ）） 次に、図示しないが半導体基板表面にCVD法を用いてC
VD−SiO2膜を2000Åの厚さに堆積し、続いてRIE（反応
性イオンエッチング法）等の異方性エッチング技術によ
りこのCVD−SiO2膜をエッチングして、前記ゲート電極1
4の側面にのみ残しSiO2膜20を形成する。
純物を添加して低抵抗化する。次に、リソグラフィー法
を用いて上記多結晶シリコン層及びゲート酸化膜13をパ
ターニングし、MOSトランジスタのゲート電極14をＰウ
ェル領域５上及びＮウェル領域６上に形成する。続いて
Ｐウェル領域５以外をマスクしておき、前記フィールド
酸化膜７と前記ゲート電極14をマスクにして60KeVの加
速エネルギー４×1013cm-2のドーズ量でＰウェル領域５
にＰイオンをイオン注入して、N-型のソース領域15とド
レイン領域16を形成する。さらに、Ｎウェル領域６以外
をマスクして同様に50KeVの加速エネルギー、５×1015c
m-2のドーズ量でBF2イオンをイオン注入して、Ｎウェル
領域６にP+型のソース領域17とドレイン領域18を形成す
る。また、この際同時にバイポーラ形成領域の外部ベー
ス領域19も形成する。（同図（ｅ）） 次に、図示しないが半導体基板表面にCVD法を用いてC
VD−SiO2膜を2000Åの厚さに堆積し、続いてRIE（反応
性イオンエッチング法）等の異方性エッチング技術によ
りこのCVD−SiO2膜をエッチングして、前記ゲート電極1
4の側面にのみ残しSiO2膜20を形成する。
そして、上記Ｐウェル領域５以外をマスクして表面に
50KeVの加速エネルギー、５×1015cm-2のドーズ量でAs
イオンをイオン注入して、N+型ソース領域21及びN+型ド
レイン領域22を形成する。これにより、いわゆるLDD構
造のＮチャネルMOSトランジスタが形成される。続い
て、900℃、O2雰囲気中で30分間の酸化を行い全面に後
酸化膜23を形成する。さらに続いてリソグラフィー法を
用いてマスクを形成してバイポーラトランジスタのベー
ス形成領域に30KeVの加速エネルギー、５×1013cm-2の
ドーズ量でBF2イオンをイオン注入し、Ｐ型のベース領
域24を形成した後、マスクを除去する。（同図（ｆ）） 次に全面にCVD法を用いたCVD−SiO2膜25を2000Åの厚
さに堆積し、続いてこのCVD−SiO2膜25に対し、前記ベ
ース領域24の表面に通じるコンタクトホール26と前記Ｎ
チャネルMOSトランジスタ側のN+型ドレイン領域22の表
面に通じるコンタクトホール27をそれぞれRIE法を用い
て開口する。この後、全面に多結晶シリコン層を2000Å
の厚さに堆積し、さらにリソグラフィー法とRIE法を用
いてパターニングを行い多結晶シリコン層28,29,31を残
す。
50KeVの加速エネルギー、５×1015cm-2のドーズ量でAs
イオンをイオン注入して、N+型ソース領域21及びN+型ド
レイン領域22を形成する。これにより、いわゆるLDD構
造のＮチャネルMOSトランジスタが形成される。続い
て、900℃、O2雰囲気中で30分間の酸化を行い全面に後
酸化膜23を形成する。さらに続いてリソグラフィー法を
用いてマスクを形成してバイポーラトランジスタのベー
ス形成領域に30KeVの加速エネルギー、５×1013cm-2の
ドーズ量でBF2イオンをイオン注入し、Ｐ型のベース領
域24を形成した後、マスクを除去する。（同図（ｆ）） 次に全面にCVD法を用いたCVD−SiO2膜25を2000Åの厚
さに堆積し、続いてこのCVD−SiO2膜25に対し、前記ベ
ース領域24の表面に通じるコンタクトホール26と前記Ｎ
チャネルMOSトランジスタ側のN+型ドレイン領域22の表
面に通じるコンタクトホール27をそれぞれRIE法を用い
て開口する。この後、全面に多結晶シリコン層を2000Å
の厚さに堆積し、さらにリソグラフィー法とRIE法を用
いてパターニングを行い多結晶シリコン層28,29,31を残
す。
次に、上記多結晶シリコン層29の一部をフォトレジス
ト等のマスクで覆い、上記多結晶シリコン層28,29に対
し50KeVの加速エネルギー、５×1015cm-2のドーズ層でA
sイオンをイオン注入した後、マスクを除去する。この
工程により前記ベース領域24の一部にＮ型のエミッタ領
域30を形成すると同時に、多結晶シリコン層28の電気抵
抗を下げ、バイポーラトランジスタのエミッタ電極を形
成する。また、同時に多結晶シリコン層29の一部を除い
て、低抵抗化してＮチャネルMOSトランジスタのドレイ
ン配線を形成する。この際、低抵抗化しない部分は高抵
抗素子31とする。
ト等のマスクで覆い、上記多結晶シリコン層28,29に対
し50KeVの加速エネルギー、５×1015cm-2のドーズ層でA
sイオンをイオン注入した後、マスクを除去する。この
工程により前記ベース領域24の一部にＮ型のエミッタ領
域30を形成すると同時に、多結晶シリコン層28の電気抵
抗を下げ、バイポーラトランジスタのエミッタ電極を形
成する。また、同時に多結晶シリコン層29の一部を除い
て、低抵抗化してＮチャネルMOSトランジスタのドレイ
ン配線を形成する。この際、低抵抗化しない部分は高抵
抗素子31とする。
続いて、全面にCVD−SiO2膜と絶縁膜であるBPSG（Ｂ
とＰを含んだシリコンガラス）膜とからなる層間膜32を
堆積して、表面の平坦化を行った後、この層間膜32に対
してRIE法を用いて、前記エミッタ電極としての多結晶
シリコン層28に通じるコンタクトホール33及び前記ドレ
イン配線としての多結晶シリコン層29に通じるコンタク
トホール34およびＰチャネルMOSトランジスタのソース
領域17に通じるコンタクトホール35を開口する。次に、
全面に配線用のアルミニウムを真空蒸着法等を用いて堆
積し、さらに、これをフォトリソグラフィー法とRIE法
を用いてパターニングしてアルミニウム配線36,37,38を
形成する。（同図（ｇ）） 本実施例によればベース領域24とＰウェル領域５間の
低濃度コレクタ領域に比較的濃度の高いＮウェル領域
６′を形成しているためベース領域24と低濃度コレクタ
領域であるＮウェル領域６′とＰウェル領域５からなる
pnp寄生バイポーラトランジスタのパンチスルーを防止
することができる。
とＰを含んだシリコンガラス）膜とからなる層間膜32を
堆積して、表面の平坦化を行った後、この層間膜32に対
してRIE法を用いて、前記エミッタ電極としての多結晶
シリコン層28に通じるコンタクトホール33及び前記ドレ
イン配線としての多結晶シリコン層29に通じるコンタク
トホール34およびＰチャネルMOSトランジスタのソース
領域17に通じるコンタクトホール35を開口する。次に、
全面に配線用のアルミニウムを真空蒸着法等を用いて堆
積し、さらに、これをフォトリソグラフィー法とRIE法
を用いてパターニングしてアルミニウム配線36,37,38を
形成する。（同図（ｇ）） 本実施例によればベース領域24とＰウェル領域５間の
低濃度コレクタ領域に比較的濃度の高いＮウェル領域
６′を形成しているためベース領域24と低濃度コレクタ
領域であるＮウェル領域６′とＰウェル領域５からなる
pnp寄生バイポーラトランジスタのパンチスルーを防止
することができる。
また、エミッタ領域30の下部に設けられているＮ型エ
ピタキシャル層４の不純物濃度はＮウェル領域６′より
低いためエミッタ−コレクタ間の耐圧を良好に保持する
ことができる。
ピタキシャル層４の不純物濃度はＮウェル領域６′より
低いためエミッタ−コレクタ間の耐圧を良好に保持する
ことができる。
さらに、ベース24とN+型拡散層９の間の低濃度コレク
タ領域にＮ型エピタキシャル層４より不純物濃度の高い
Ｎウェル領域６′を形成しているためコレクタ抵抗を減
らすことができる。
タ領域にＮ型エピタキシャル層４より不純物濃度の高い
Ｎウェル領域６′を形成しているためコレクタ抵抗を減
らすことができる。
さらに、上述の製造方法においてはpMOSトランジスタ
のＮウェル領域６を形成する工程と、バイポーラトラン
ジスタのＮ型エピタキシャル層４にＮウェル領域６′を
形成する工程を同時に行なうことができ、工程数が増加
することはない。尚、Ｎウェル領域６と６′は同一濃度
分布となっている。
のＮウェル領域６を形成する工程と、バイポーラトラン
ジスタのＮ型エピタキシャル層４にＮウェル領域６′を
形成する工程を同時に行なうことができ、工程数が増加
することはない。尚、Ｎウェル領域６と６′は同一濃度
分布となっている。
また、本実施例においてはnpn接合トランジスタのコ
レクタにＰ型領域が接しているが、pnp接合トランジス
タのコレクタにｎ型領域が接している場合でも同様の効
果があるのは当然である。第２図は本発明の半導体装置
の第２の実施例を示す。第１の実施例と同一の部分は同
一の符号をつけ説明を省略する。本実施例においては第
２図に示すように、バイポーラ部のコレクタの高濃度Ｎ
ウェル領域106の部分をベースに接しないように形成す
る。すなわち、低濃度コレクタ領域のベース領域24の下
の部分は全てＮ型エピタキシャル層４となっている。本
実施例を用いると、コレクタであるＮ型エピタキシャル
層のジャンクション容量を第１の実施例より低減するこ
とができ、しかも第１の実施例と同様に寄生トランジス
タのパンチスルーを防ぎ、コレクタの抵抗を低減するこ
とができる。
レクタにＰ型領域が接しているが、pnp接合トランジス
タのコレクタにｎ型領域が接している場合でも同様の効
果があるのは当然である。第２図は本発明の半導体装置
の第２の実施例を示す。第１の実施例と同一の部分は同
一の符号をつけ説明を省略する。本実施例においては第
２図に示すように、バイポーラ部のコレクタの高濃度Ｎ
ウェル領域106の部分をベースに接しないように形成す
る。すなわち、低濃度コレクタ領域のベース領域24の下
の部分は全てＮ型エピタキシャル層４となっている。本
実施例を用いると、コレクタであるＮ型エピタキシャル
層のジャンクション容量を第１の実施例より低減するこ
とができ、しかも第１の実施例と同様に寄生トランジス
タのパンチスルーを防ぎ、コレクタの抵抗を低減するこ
とができる。
第３図に本発明の第３の実施例を示す。本実施例にお
いては、同図に示すようにバイポーラトランジスタのＮ
型エピタキシャル層４の表面にフィールドN-領域40を形
成する。本実施例の半導体装置の製造方法を第１の実施
例の第１図を用いて説明する。
いては、同図に示すようにバイポーラトランジスタのＮ
型エピタキシャル層４の表面にフィールドN-領域40を形
成する。本実施例の半導体装置の製造方法を第１の実施
例の第１図を用いて説明する。
同図（ａ），（ｂ）の工程を行なった後、同図（ｃ）
に示すバイポーラトランジスタ形成領域へのＮウェル領
域６′形成を行なわず、同図（ｄ）に示すＰチャネルMO
Sトランジスタ領域へイオン注入法を用いて、フィール
ド反転防止用のイオン注入領域８を形成する際、同時に
バイポーラトランジスタ領域のベース形成部分および、
N+拡散層９を除いたＮ型エピタキシャル層４へイオン注
入を行ないフィールドN-領域40を形成する。この後、マ
スクを除去して第１の実施例と同様の工程を行なう。
に示すバイポーラトランジスタ形成領域へのＮウェル領
域６′形成を行なわず、同図（ｄ）に示すＰチャネルMO
Sトランジスタ領域へイオン注入法を用いて、フィール
ド反転防止用のイオン注入領域８を形成する際、同時に
バイポーラトランジスタ領域のベース形成部分および、
N+拡散層９を除いたＮ型エピタキシャル層４へイオン注
入を行ないフィールドN-領域40を形成する。この後、マ
スクを除去して第１の実施例と同様の工程を行なう。
本実施例を用いると、第２の実施例と同様にコレクタ
のジャンクション容量を低減することができる。また、
寄生トランジスタのパンチスルー耐圧を上げコレクタの
抵抗を減らすことができる。
のジャンクション容量を低減することができる。また、
寄生トランジスタのパンチスルー耐圧を上げコレクタの
抵抗を減らすことができる。
［発明の効果］ 本発明を用いると、コレクタ−エミッタ耐圧（ベース
開放）を低下させることなく、寄生バイポーラトランジ
スタのパンチスルーを防止した半導体装置を得ることが
できる。
開放）を低下させることなく、寄生バイポーラトランジ
スタのパンチスルーを防止した半導体装置を得ることが
できる。
第１図は本発明の第１の実施例の構成を得る工程図、第
２図は本発明の第２の実施例を示す半導体装置の断面
図、第３図は本発明の第３の実施例を示す半導体装置の
断面図、第４図は従来の半導体装置の構成を示す断面
図、第５図はコレクタ−エミッタ耐圧と不純物濃度の関
係を示す図である。 １……半導体基板,2……N+埋込み層， ３……P+埋め込み層,4……Ｎ型エピタキシャル層， ５……Ｐウェル領域,6……Ｎウェル領域， ６′……Ｎウェル領域,7……フィールド酸化膜， ８……イオン注入領域（PMOS）， ８′……イオン注入領域（nMOS）， ９……N+型拡散層,10……ダミーゲート酸化膜， 11,12……チャネルイオン注入領域， 13……ゲート酸化膜,14……多結晶シリコン層， 15……N-型ソース領域， 16……N-型ドレイン領域， 17……ソース領域,18……ドレイン領域， 19……外部ベース領域,20……SiO2層， 21……N+型ソース領域， 22……N+型ドレイン領域， 23……後酸化膜,24……ベース領域， 25……CVD−SiO2膜， 26,27,33,34,35……コンタクトホール， 28……多結晶シリコン層,29……多結晶シリコン層， 30……エミッタ領域,31……高抵抗素子， 32……層間膜,36,37,38……アルミニウム配線。
２図は本発明の第２の実施例を示す半導体装置の断面
図、第３図は本発明の第３の実施例を示す半導体装置の
断面図、第４図は従来の半導体装置の構成を示す断面
図、第５図はコレクタ−エミッタ耐圧と不純物濃度の関
係を示す図である。 １……半導体基板,2……N+埋込み層， ３……P+埋め込み層,4……Ｎ型エピタキシャル層， ５……Ｐウェル領域,6……Ｎウェル領域， ６′……Ｎウェル領域,7……フィールド酸化膜， ８……イオン注入領域（PMOS）， ８′……イオン注入領域（nMOS）， ９……N+型拡散層,10……ダミーゲート酸化膜， 11,12……チャネルイオン注入領域， 13……ゲート酸化膜,14……多結晶シリコン層， 15……N-型ソース領域， 16……N-型ドレイン領域， 17……ソース領域,18……ドレイン領域， 19……外部ベース領域,20……SiO2層， 21……N+型ソース領域， 22……N+型ドレイン領域， 23……後酸化膜,24……ベース領域， 25……CVD−SiO2膜， 26,27,33,34,35……コンタクトホール， 28……多結晶シリコン層,29……多結晶シリコン層， 30……エミッタ領域,31……高抵抗素子， 32……層間膜,36,37,38……アルミニウム配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−34671（ＪＰ，Ａ) 特開 昭57−34360（ＪＰ，Ａ) 特開 昭63−240058（ＪＰ，Ａ) 特開 平１−112763（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板と、 この半導体基板表面に形成された第１導電型のコレクタ
領域と、 このコレクタ領域内の前記半導体基板表面に形成された
第２導電型のベース領域と、 このベース領域内の前記半導体基板表面に形成された第
１導電型のエミッタ領域と、 前記コレクタ領域と隣接し且つ半導体基板表面に形成さ
れた第２導電型領域と、 前記コレクタ領域内の前記ベース領域と前記第２導電型
領域との間の半導体基板の表面近傍領域に形成された第
１導電型の不純物層とを有する半導体装置において、 前記不純物層の不純物濃度は前記表面近傍領域下部のコ
レクタ領域の不純物濃度より高く、且つ前記不純物層の
前記ベース領域と接する境界領域の前記半導体基板表面
からの深さが前記不純物層の前記半導体基板表面から最
も深い部分までの深さより浅いことを特徴とする半導体
装置。 - 【請求項２】半導体基板と、 この半導体基板表面に設けられた第１導電型のコレクタ
領域と、 このコレクタ領域内の前記半導体基板表面に設けられた
第２導電型のベース領域と、 このベース領域内の前記半導体基板表面に設けられた第
１導電型のエミッタ領域と、 前記コレクタ領域と隣接し且つ半導体基板表面に形成さ
れた第２導電型領域と、 前記コレクタ領域内の前記ベース領域と前記第２導電型
領域との間の半導体基板の表面近傍領域に形成され、こ
の表面近傍領域下部のコレクタ領域より不純物濃度が高
く且つイオン注入された不純物を拡散させることにより
前記ベース領域に接するように形成した第１導電型の不
純物層と を有することを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121569A JP2575876B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体装置 |
| EP90109125A EP0398247B1 (en) | 1989-05-17 | 1990-05-15 | Semidonductor device and method of manufacturing the same |
| DE69031717T DE69031717T2 (de) | 1989-05-17 | 1990-05-15 | Halbleitervorrichtung und Verfahren zu seiner Herstellung |
| KR1019900007075A KR930008022B1 (ko) | 1989-05-17 | 1990-05-17 | 반도체장치 |
| US07/799,000 US5227654A (en) | 1989-05-17 | 1991-12-02 | Semiconductor device with improved collector structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121569A JP2575876B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303035A JPH02303035A (ja) | 1990-12-17 |
| JP2575876B2 true JP2575876B2 (ja) | 1997-01-29 |
Family
ID=14814480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121569A Expired - Lifetime JP2575876B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0398247B1 (ja) |
| JP (1) | JP2575876B2 (ja) |
| KR (1) | KR930008022B1 (ja) |
| DE (1) | DE69031717T2 (ja) |
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|---|---|---|---|---|
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| US5700324A (en) * | 1994-11-22 | 1997-12-23 | Samsung Electro-Mechanics Co., Ltd. | Manufacturing apparatus of composite filter |
| US6352887B1 (en) * | 1998-03-26 | 2002-03-05 | Texas Instruments Incorporated | Merged bipolar and CMOS circuit and method |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1237712A (en) * | 1968-08-30 | 1971-06-30 | Mullard Ltd | Semiconductor intergrated circuits |
| GB1280022A (en) * | 1968-08-30 | 1972-07-05 | Mullard Ltd | Improvements in and relating to semiconductor devices |
| JPS5234671A (en) * | 1975-07-31 | 1977-03-16 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| US4267557A (en) * | 1978-06-08 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
| JPS5734360A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| US4388634A (en) * | 1980-12-04 | 1983-06-14 | Rca Corporation | Transistor with improved second breakdown capability |
| EP0219641B1 (de) * | 1985-09-13 | 1991-01-09 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| JPH07101717B2 (ja) * | 1987-03-27 | 1995-11-01 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH01112763A (ja) * | 1987-10-27 | 1989-05-01 | Sharp Corp | 半導体装置 |
-
1989
- 1989-05-17 JP JP1121569A patent/JP2575876B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-15 EP EP90109125A patent/EP0398247B1/en not_active Expired - Lifetime
- 1990-05-15 DE DE69031717T patent/DE69031717T2/de not_active Expired - Fee Related
- 1990-05-17 KR KR1019900007075A patent/KR930008022B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| EP0398247A2 (en) | 1990-11-22 |
| EP0398247A3 (en) | 1992-04-29 |
| KR900019258A (ko) | 1990-12-24 |
| JPH02303035A (ja) | 1990-12-17 |
| DE69031717D1 (de) | 1998-01-02 |
| EP0398247B1 (en) | 1997-11-19 |
| KR930008022B1 (ko) | 1993-08-25 |
| DE69031717T2 (de) | 1998-04-09 |
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