JP2573319B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2573319B2 JP2573319B2 JP63170683A JP17068388A JP2573319B2 JP 2573319 B2 JP2573319 B2 JP 2573319B2 JP 63170683 A JP63170683 A JP 63170683A JP 17068388 A JP17068388 A JP 17068388A JP 2573319 B2 JP2573319 B2 JP 2573319B2
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- well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタとMOSトランジス
タの混載LSI（大規模集積回路）を構成する半導体装置
の製造方法に関する。
タの混載LSI（大規模集積回路）を構成する半導体装置
の製造方法に関する。
（従来の技術） 従来は、バイポーラ素子とMOS素子を同一半導体基板
上に形成する際には、Ｐ型シリコン基板上に選択的に埋
込みP+領域を形成し、その後Ｐ型エピタキシャル層を2.
0〜5.0μｍ形成し、バイポーラトランジスタとPMOSトラ
ンジスタを形成する領域にＮウエルを、NMOSトランジス
タ形成領域とバイポーラトランジスタの素子分離領域に
Ｐウエルを、イオン注入法とリソグラフィー法を用いて
選択的に不純物注入して形成し、1100℃以上の熱処理を
用いてウエル拡散を行なってウエルを形成し、その後MO
S、バイポーラ素子を通常の方法を用いて形成してい
る。
上に形成する際には、Ｐ型シリコン基板上に選択的に埋
込みP+領域を形成し、その後Ｐ型エピタキシャル層を2.
0〜5.0μｍ形成し、バイポーラトランジスタとPMOSトラ
ンジスタを形成する領域にＮウエルを、NMOSトランジス
タ形成領域とバイポーラトランジスタの素子分離領域に
Ｐウエルを、イオン注入法とリソグラフィー法を用いて
選択的に不純物注入して形成し、1100℃以上の熱処理を
用いてウエル拡散を行なってウエルを形成し、その後MO
S、バイポーラ素子を通常の方法を用いて形成してい
る。
第５図に従来技術により形成したバイポーラ、MOS混
載LSIの断面構造を示し、第６図にＮウエル部の濃度プ
ロファイル、第７図にＰウエル部の濃度プロファイルを
示す。第５図において61はＰ型基板、62は埋込みN+領
域、63,67はＮウエル、64は素子分離領域、65は埋込みN
+取り出し電極、66はＰウエル、68はゲート酸化膜、69
はゲート多結晶シリコン、70は層間絶縁膜、71はエミッ
タ多結晶シリコン、72はN+エミッタ、73は内部ベース、
74はフィールドP-、77はLDD構造のN-領域、78はN+領
域、79はP+領域、80は外部ベース、81はLDD形成用側
壁、82は層間絶縁膜、83はAl電極である。
載LSIの断面構造を示し、第６図にＮウエル部の濃度プ
ロファイル、第７図にＰウエル部の濃度プロファイルを
示す。第５図において61はＰ型基板、62は埋込みN+領
域、63,67はＮウエル、64は素子分離領域、65は埋込みN
+取り出し電極、66はＰウエル、68はゲート酸化膜、69
はゲート多結晶シリコン、70は層間絶縁膜、71はエミッ
タ多結晶シリコン、72はN+エミッタ、73は内部ベース、
74はフィールドP-、77はLDD構造のN-領域、78はN+領
域、79はP+領域、80は外部ベース、81はLDD形成用側
壁、82は層間絶縁膜、83はAl電極である。
（発明が解決しようとする課題） 上記従来技術を用いると、MOSが微細化されるに従
い、例えばMOSのショートチャネル効果が生じるのを防
止するため、Ｎウエル67の濃度が増加し、同じＮウエル
63をバイポーラ素子に用いた場合、バイポーラ素子のコ
レクタ濃度が増大することになる。バイポーラ素子のコ
レクタ濃度が増大すると、バイポーラ素子の基本性能で
あるベース・コレクタ間の耐圧（BVCBD）とアーリー電
圧（VAF）が劣化する。
い、例えばMOSのショートチャネル効果が生じるのを防
止するため、Ｎウエル67の濃度が増加し、同じＮウエル
63をバイポーラ素子に用いた場合、バイポーラ素子のコ
レクタ濃度が増大することになる。バイポーラ素子のコ
レクタ濃度が増大すると、バイポーラ素子の基本性能で
あるベース・コレクタ間の耐圧（BVCBD）とアーリー電
圧（VAF）が劣化する。
又、従来技術では上記Ｐ型エピタキシャル層を用いる
事により、Ｎウエル63,67をMOS或いはバイポーラに必要
な濃度プロファイルにするためにウエル拡散が必要とな
るが、ウエル拡散を行うと、Ｎウエル63と67のパンチス
ルー対策用として埋込みP+領域84を形成したとしても、
上方への拡散が激しく起こり、MOSの特性に影響を与え
る。即ち、埋込みP-領域の濃度には限界が生じる。
事により、Ｎウエル63,67をMOS或いはバイポーラに必要
な濃度プロファイルにするためにウエル拡散が必要とな
るが、ウエル拡散を行うと、Ｎウエル63と67のパンチス
ルー対策用として埋込みP+領域84を形成したとしても、
上方への拡散が激しく起こり、MOSの特性に影響を与え
る。即ち、埋込みP-領域の濃度には限界が生じる。
またウエル拡散を行なってコレクタを形成した場合に
は、コレクタ濃度プロファイルが傾きをもつため、高電
流側でのバイポーラ特性が劣化しやすい。
は、コレクタ濃度プロファイルが傾きをもつため、高電
流側でのバイポーラ特性が劣化しやすい。
本発明は、高性能のバイポーラトランジスタと高性能
のMOSトランジスタを同時に混載し、かつソフトエラー
耐性に対しても強い半導体装置を実現する事を目的とす
る。
のMOSトランジスタを同時に混載し、かつソフトエラー
耐性に対しても強い半導体装置を実現する事を目的とす
る。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、バイポーラトランジスタとPMOSトランジス
タ及びNMOSトランジスタの混載LSIを構成する半導体装
置の製造方法において、基板にＰ型基板を用い、該基板
表面に、選択的に設けられた高濃度埋め込みＮ領域、こ
のＮ領域に隣接する高濃度埋め込みＰ領域を形成し、バ
イポーラトランジスタのコレクタとして必要な不純物濃
度となったＮ型エピタキシャル層を前記基板表面に形成
し、前記高濃度埋め込みＮ領域上で前記バイポーラトラ
ンジスタが形成される部分の前記エピタキシャル層はそ
のまま第１のウエル領域として、それ以外の前記各埋め
込み領域上の前記エピタキシャル層を、該エピタキシャ
ル層にイオン注入することにより、前記各埋め込み領域
と対向する部分が互いに同導電型となるウエル領域と
し、前記高濃度埋め込みＰ領域上のＰウエル領域にはメ
モリセルに関与するＮチャネルMOSトランジスタを、前
記第１のウエル領域以外の第２のＮウエル領域には、PM
OSトランジスタをそれぞれ形成することを特徴とする半
導体装置の製造方法である。このようにして、高性能な
MOSトランジスタとバイポーラトランジスタを同時に実
現でき、かつソフトエラーに対して強いデバイスが実現
できるものである。
タ及びNMOSトランジスタの混載LSIを構成する半導体装
置の製造方法において、基板にＰ型基板を用い、該基板
表面に、選択的に設けられた高濃度埋め込みＮ領域、こ
のＮ領域に隣接する高濃度埋め込みＰ領域を形成し、バ
イポーラトランジスタのコレクタとして必要な不純物濃
度となったＮ型エピタキシャル層を前記基板表面に形成
し、前記高濃度埋め込みＮ領域上で前記バイポーラトラ
ンジスタが形成される部分の前記エピタキシャル層はそ
のまま第１のウエル領域として、それ以外の前記各埋め
込み領域上の前記エピタキシャル層を、該エピタキシャ
ル層にイオン注入することにより、前記各埋め込み領域
と対向する部分が互いに同導電型となるウエル領域と
し、前記高濃度埋め込みＰ領域上のＰウエル領域にはメ
モリセルに関与するＮチャネルMOSトランジスタを、前
記第１のウエル領域以外の第２のＮウエル領域には、PM
OSトランジスタをそれぞれ形成することを特徴とする半
導体装置の製造方法である。このようにして、高性能な
MOSトランジスタとバイポーラトランジスタを同時に実
現でき、かつソフトエラーに対して強いデバイスが実現
できるものである。
（実施例） 第１図（ａ）ないし第１図（ｊ）は本発明の実施例を
工程順に示す断面図である。
工程順に示す断面図である。
まず、Ｐ型で（100）結晶面のシリコン半導体基板10
上に絶縁膜11を堆積し、写真蝕刻法により埋込みコレク
タ領域の形成予定位置のみの絶縁膜11を選択的に除去し
て開口部12を形成する。続いてこの開口部12からSb（ア
ンチモン）の気相拡散もしくはAs（ヒ素）またはSbのイ
オン注入によりN+型の埋込みコレクタ層13を形成する
（第１図（ａ））。
上に絶縁膜11を堆積し、写真蝕刻法により埋込みコレク
タ領域の形成予定位置のみの絶縁膜11を選択的に除去し
て開口部12を形成する。続いてこの開口部12からSb（ア
ンチモン）の気相拡散もしくはAs（ヒ素）またはSbのイ
オン注入によりN+型の埋込みコレクタ層13を形成する
（第１図（ａ））。
次に、上記絶縁膜11を全面除去した後、写真蝕刻法を
用いて埋込みN+領域13以外に埋込みP+領域16′をＢのイ
オン注入により形成する。この時Ｂのイオン注入条件は
例えば100KeV、ドーズ量1.5×1013cm-2とした（第１図
（ｂ））。この時、埋込みコレクタ領域と埋込みP+領域
16′はセルファライン法を用いて形成しても良い。この
後、エピタキシャル成長法により基板10上に不純物とし
てＰ（リン）を１×1016cm-3程度含むＮ型エピタキシャ
ル層14を形成する。このときの成長温度は例えば1130℃
であり、層14の厚みは1.2μｍである（第１図（ｃ）。
用いて埋込みN+領域13以外に埋込みP+領域16′をＢのイ
オン注入により形成する。この時Ｂのイオン注入条件は
例えば100KeV、ドーズ量1.5×1013cm-2とした（第１図
（ｂ））。この時、埋込みコレクタ領域と埋込みP+領域
16′はセルファライン法を用いて形成しても良い。この
後、エピタキシャル成長法により基板10上に不純物とし
てＰ（リン）を１×1016cm-3程度含むＮ型エピタキシャ
ル層14を形成する。このときの成長温度は例えば1130℃
であり、層14の厚みは1.2μｍである（第１図（ｃ）。
次に、写真蝕刻法を用いてイオン注入用のマスク（図
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域にＰイオンを160KeVの加速
エネルギー、５×1012／cm2のドーズ量でイオン注入す
ることによりＮウエル領域15を選択的に形成し、続いて
別なイオン注入用のマスクを用いてＢイオンを100KeVの
加速エネルギー、６×1012／cm2のドーズ量でイオン注
入することによりＰウエル領域16を選択的に形成する
（第１図（ｄ））。なお、この工程では始めにＰウエル
領域16を、次にＮウエル領域15を形成するようにしても
よい。
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域にＰイオンを160KeVの加速
エネルギー、５×1012／cm2のドーズ量でイオン注入す
ることによりＮウエル領域15を選択的に形成し、続いて
別なイオン注入用のマスクを用いてＢイオンを100KeVの
加速エネルギー、６×1012／cm2のドーズ量でイオン注
入することによりＰウエル領域16を選択的に形成する
（第１図（ｄ））。なお、この工程では始めにＰウエル
領域16を、次にＮウエル領域15を形成するようにしても
よい。
続いて、MOSトランジスタどうし及びMOSトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ちフィールド反転防止用の
イオン注入領域18を自己整合的に形成する。続いて全面
に膜厚が150Å程度のダミーゲート酸化膜19を熱酸化法
により形成する。この後、上記ダミーゲート酸化膜19を
通して上記Ｎウエル領域15、Ｐウエル領域16それぞれの
表面にＰチャネルMOSトランジスタ、ＮチャネルMOSトラ
ンジスタの閾値合わせ込み用及びパンチスルー防止用の
チャネルイオン注入領域20,21を形成する。上記Ｎウエ
ル領域15側のチャネルイオン注入領域20は、Ｂイオンを
20KeVの加速エネルギー、３×1012／cm2のドーズ量のイ
オン注入、Ｐイオンを240KeVの加速エネルギー、２×10
12／cm2のドーズ量のイオン注入からなる２回のイオン
注入により形成する。Ｐウエル領域16側のチャネルイオ
ン注入領域21は、Ｂイオンを20KeVの加速エネルギー、
４×1012／cm2のドーズ量でイオン注入することにより
形成する。さらに、上記Ｎ型エピタキシャル層14にＰイ
オンを320KeVの加速エネルギー、１×1016／cm2のドー
ズ量でイオン注入することにより、上記埋込みコレクタ
層13に接続されたテープ（DeeP）N+イオン注入領域22を
形成する（第１図（ｅ））。
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ちフィールド反転防止用の
イオン注入領域18を自己整合的に形成する。続いて全面
に膜厚が150Å程度のダミーゲート酸化膜19を熱酸化法
により形成する。この後、上記ダミーゲート酸化膜19を
通して上記Ｎウエル領域15、Ｐウエル領域16それぞれの
表面にＰチャネルMOSトランジスタ、ＮチャネルMOSトラ
ンジスタの閾値合わせ込み用及びパンチスルー防止用の
チャネルイオン注入領域20,21を形成する。上記Ｎウエ
ル領域15側のチャネルイオン注入領域20は、Ｂイオンを
20KeVの加速エネルギー、３×1012／cm2のドーズ量のイ
オン注入、Ｐイオンを240KeVの加速エネルギー、２×10
12／cm2のドーズ量のイオン注入からなる２回のイオン
注入により形成する。Ｐウエル領域16側のチャネルイオ
ン注入領域21は、Ｂイオンを20KeVの加速エネルギー、
４×1012／cm2のドーズ量でイオン注入することにより
形成する。さらに、上記Ｎ型エピタキシャル層14にＰイ
オンを320KeVの加速エネルギー、１×1016／cm2のドー
ズ量でイオン注入することにより、上記埋込みコレクタ
層13に接続されたテープ（DeeP）N+イオン注入領域22を
形成する（第１図（ｅ））。
次に、上記ダミーゲート酸化膜19を全面剥離した後、
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第１図（ｆ））。
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第１図（ｆ））。
次に、写真蝕刻法を用いて上記多結晶シリコン層24及
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて前記フィールド酸化膜17と写真
蝕刻法と上記ゲート電極をマスクにしてBF2 +イオンを50
KeVの加速エネルギー、５×1015／cm2のドーズ量でイオ
ン注入を行ない、Ｎウエル領域15の表面にP+型のソース
領域25及びドレイン領域26を形成する。このとき、同時
に前記埋込みコレクタ層13上のＮ型エピタキシャル層14
にもイオン注入を行なって、バイポーラトランジスタの
外部ベース領域27を形成する。次に、前記フィールド酸
化膜17と上記ゲート電極をマスクにP+イオンを60KeVの
加速エネルギー、４×1013／cm2のドーズ量でイオン注
入を行ない、Ｐウエル領域16の表面にN-型のソース領域
28及びドレイン領域29を形成する（第１図（ｇ））。
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて前記フィールド酸化膜17と写真
蝕刻法と上記ゲート電極をマスクにしてBF2 +イオンを50
KeVの加速エネルギー、５×1015／cm2のドーズ量でイオ
ン注入を行ない、Ｎウエル領域15の表面にP+型のソース
領域25及びドレイン領域26を形成する。このとき、同時
に前記埋込みコレクタ層13上のＮ型エピタキシャル層14
にもイオン注入を行なって、バイポーラトランジスタの
外部ベース領域27を形成する。次に、前記フィールド酸
化膜17と上記ゲート電極をマスクにP+イオンを60KeVの
加速エネルギー、４×1013／cm2のドーズ量でイオン注
入を行ない、Ｐウエル領域16の表面にN-型のソース領域
28及びドレイン領域29を形成する（第１図（ｇ））。
次に、全面にCVD-SiO2膜30を2000Åの厚みに堆積し、
続いてRIE（反応性イオンエッチング法）等の異方性エ
ッチング技術によりこのCVD-SiO2膜30を前記ゲート電極
の側面にのみ残す。そして、上記Ｐウエル領域16のみが
露出するような図示しないマスクを形成した後、Asイオ
ンを50KeVの加速エネルギー、５×1015／cm2のドーズ量
でイオン注入を行なって、Ｐウエル領域16の表面にN+型
のソース領域31及びドレイン領域32を形成する。すなわ
ち、このＰウエル領域16にはいわゆるLDD構造のＮチャ
ネルMOSトランジスタが形成されることになる。続いて9
00℃、O2雰囲気中で30分間の酸化を行なうことにより後
酸化膜33を形成する。さらに続いてフォトレジスト等に
よりＰウエル領域15及びＮウエル領域16の表面を覆った
後、BF2 +イオンを30KeVの加速エネルギー、５×1013／c
m2のドーズ量でイオン注入を行ない、前記埋込みコレク
タ層13上のＮ型エピタキシャル層14にＰ型の内部ベース
領域34を形成する（第１図（ｈ））。
続いてRIE（反応性イオンエッチング法）等の異方性エ
ッチング技術によりこのCVD-SiO2膜30を前記ゲート電極
の側面にのみ残す。そして、上記Ｐウエル領域16のみが
露出するような図示しないマスクを形成した後、Asイオ
ンを50KeVの加速エネルギー、５×1015／cm2のドーズ量
でイオン注入を行なって、Ｐウエル領域16の表面にN+型
のソース領域31及びドレイン領域32を形成する。すなわ
ち、このＰウエル領域16にはいわゆるLDD構造のＮチャ
ネルMOSトランジスタが形成されることになる。続いて9
00℃、O2雰囲気中で30分間の酸化を行なうことにより後
酸化膜33を形成する。さらに続いてフォトレジスト等に
よりＰウエル領域15及びＮウエル領域16の表面を覆った
後、BF2 +イオンを30KeVの加速エネルギー、５×1013／c
m2のドーズ量でイオン注入を行ない、前記埋込みコレク
タ層13上のＮ型エピタキシャル層14にＰ型の内部ベース
領域34を形成する（第１図（ｈ））。
次に、全面に層間絶縁膜としてのCVD-SiO2膜35を2000
Åの厚みに堆積し、続いてこのCVD-SiO2膜35に対し、前
記内部ベース領域34の表面に通じるコンタクトホール36
及び前記ＮチャネルMOSトランジスタ側のN+型ドレイン
領域32の表面に通じるコンタクトホール37をそれぞれ開
口する。この後、多結晶シリコン層を2000Åの厚さに堆
積し、さらにパターニングを行なってエミッタ電極と高
抵抗素子及び配線領域とすべき位置にのみ多結晶シリコ
ン層38,39として残す。次に上記多結晶シリコン層39の
一部分をフォトレジスト等のマスク40で覆った後、上記
多結晶シリコン層38,39に対してAsイオンを50KeVの加速
エネルギー、５×1015／cm2のドーズ量でイオン注入を
行ない、前記内部ベース領域34内にＮ型のエミッタ領域
41を形成すると同時に多結晶シリコン層38を低抵抗化し
てバイポーラトランジスタのエミッタ電極を形成する。
また同時に、多結晶シリコン層39を一部除いて低抵抗化
してＮチャネルMOSトランジスタのドレイン配線と高抵
抗素子42を形成する（第１図（ｉ））。上記イオン注入
工程の後に、950℃ないし1100℃の温度で５秒間ないし
１分間熱処理を行なういわゆるラピッドアニールを行な
うことにより、さらに良好なコンタクト特性を得ること
ができる。
Åの厚みに堆積し、続いてこのCVD-SiO2膜35に対し、前
記内部ベース領域34の表面に通じるコンタクトホール36
及び前記ＮチャネルMOSトランジスタ側のN+型ドレイン
領域32の表面に通じるコンタクトホール37をそれぞれ開
口する。この後、多結晶シリコン層を2000Åの厚さに堆
積し、さらにパターニングを行なってエミッタ電極と高
抵抗素子及び配線領域とすべき位置にのみ多結晶シリコ
ン層38,39として残す。次に上記多結晶シリコン層39の
一部分をフォトレジスト等のマスク40で覆った後、上記
多結晶シリコン層38,39に対してAsイオンを50KeVの加速
エネルギー、５×1015／cm2のドーズ量でイオン注入を
行ない、前記内部ベース領域34内にＮ型のエミッタ領域
41を形成すると同時に多結晶シリコン層38を低抵抗化し
てバイポーラトランジスタのエミッタ電極を形成する。
また同時に、多結晶シリコン層39を一部除いて低抵抗化
してＮチャネルMOSトランジスタのドレイン配線と高抵
抗素子42を形成する（第１図（ｉ））。上記イオン注入
工程の後に、950℃ないし1100℃の温度で５秒間ないし
１分間熱処理を行なういわゆるラピッドアニールを行な
うことにより、さらに良好なコンタクト特性を得ること
ができる。
続いて、全面にCVD-SiO2膜とBPSG膜とからなる層間絶
縁膜43を堆積して表面の平坦化を行なった後、この層間
絶縁膜43に対して前記エミッタ電極としての多結晶シリ
コン層38の表面に通じるコンタクトホール44及び前記ド
レイン配線としての多結晶シリコン層39の表面に通じる
コンタクトホール45をそれぞれ開口すると共に、層間絶
縁膜43及びその下部のCVD-SiO2膜35に対してＰチャネル
MOSトランジスタのソース領域25の表面に通じるコンタ
クトホール46を開口する。次に全面に配線用のアルミニ
ウムを真空蒸着法等により堆積し、さらにこれをパター
ニングしてアルミニウム配線47,48,49を形成することに
完成する（第１図（ｊ））。
縁膜43を堆積して表面の平坦化を行なった後、この層間
絶縁膜43に対して前記エミッタ電極としての多結晶シリ
コン層38の表面に通じるコンタクトホール44及び前記ド
レイン配線としての多結晶シリコン層39の表面に通じる
コンタクトホール45をそれぞれ開口すると共に、層間絶
縁膜43及びその下部のCVD-SiO2膜35に対してＰチャネル
MOSトランジスタのソース領域25の表面に通じるコンタ
クトホール46を開口する。次に全面に配線用のアルミニ
ウムを真空蒸着法等により堆積し、さらにこれをパター
ニングしてアルミニウム配線47,48,49を形成することに
完成する（第１図（ｊ））。
なお、このようにして製造された半導体装置におい
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
本実施例では、ＮチャネルMOSをLDD構造,PチャネルMO
Sを通常構造としたが、それぞれの素子のサイズによりM
OSについては最適な構造を用いれば良い。第２図にこの
構造でのＮウエル不純物分布、第３図にＰウエルの不純
物分布、第４図にバイポーラ部のＮウエル不純物分布を
示す。
Sを通常構造としたが、それぞれの素子のサイズによりM
OSについては最適な構造を用いれば良い。第２図にこの
構造でのＮウエル不純物分布、第３図にＰウエルの不純
物分布、第４図にバイポーラ部のＮウエル不純物分布を
示す。
上記のようにした場合の利点は次の如くである。即ち
従来技術では、0.8μ以下のゲート長を持つバイポーラ
・CMOS構造では、バイポーラ素子のhfe（電流増幅率）
＝100のとき、BVCBO（コレクタ、ベース間耐圧）＝15V,
BVCEO（エミッタ、コレクタ間耐圧）＝5V,VAF（アーリ
ー電圧）＝10V,IC（コレクタ電流）＝10mAの時fT（遮断
周波数）＝1GHzしか達成できない。これはコレクタ層63
の濃度が高く、また濃度プロファイルに傾きが生じる等
の理由による。しかし上記本発明により、同じくhfe＝1
00のとき、BVCBO＝41V,BVCEO＝13V,VAF＝51V,IC＝10mA
の時fT＝3GHzが達成できる。これはコレクタ層14がエピ
タキシャル層のままで濃度が低く、また濃度プロファイ
ルの傾きがない等の理由による。またMOSトランジスタ
を構成するウエル16はイオン注入で形成され、その後の
熱処理が低温かつ短時間でウエル拡散を生じないように
しているから、高性能のMOSトランジスタが得られる。
また埋込みP+層16′の濃度を高くできるから、メモリLS
Iのようにソフトエラーがきびしいデバイスを形成する
際、ソフトカラー耐性の強いデバイスを実現できる。
従来技術では、0.8μ以下のゲート長を持つバイポーラ
・CMOS構造では、バイポーラ素子のhfe（電流増幅率）
＝100のとき、BVCBO（コレクタ、ベース間耐圧）＝15V,
BVCEO（エミッタ、コレクタ間耐圧）＝5V,VAF（アーリ
ー電圧）＝10V,IC（コレクタ電流）＝10mAの時fT（遮断
周波数）＝1GHzしか達成できない。これはコレクタ層63
の濃度が高く、また濃度プロファイルに傾きが生じる等
の理由による。しかし上記本発明により、同じくhfe＝1
00のとき、BVCBO＝41V,BVCEO＝13V,VAF＝51V,IC＝10mA
の時fT＝3GHzが達成できる。これはコレクタ層14がエピ
タキシャル層のままで濃度が低く、また濃度プロファイ
ルの傾きがない等の理由による。またMOSトランジスタ
を構成するウエル16はイオン注入で形成され、その後の
熱処理が低温かつ短時間でウエル拡散を生じないように
しているから、高性能のMOSトランジスタが得られる。
また埋込みP+層16′の濃度を高くできるから、メモリLS
Iのようにソフトエラーがきびしいデバイスを形成する
際、ソフトカラー耐性の強いデバイスを実現できる。
本発明にあっては、バイポーラトランジスタ形成のた
めのエピタキシャル層（第１のＮウエル）形成の際に、
該エピタキシャル層中のＮ型不純物濃度を５×1015cm-3
〜２×1016cm-3の範囲に設定するのが実用範囲である。
また上記エピタキシャル層形成後、PMOS領域にＮウエ
ル,NMOS領域にＰウエルを形成するためのイオン注入を
行なうが、これら各ウエルの濃度を上記第１のＮウエル
より高くする。具体的には２×1016cm-3〜２×1017cm-3
の範囲に設定するのが望ましい。またメモリLSIのよう
にソフトエラーがきびしいデバイスを形成する際には、
埋込みP+領域16′の濃度を１×1016cm-3〜５×1017cm-3
に設定し、上記エピタキシャル層の厚みを1.0μｍ〜1.8
μｍに設定し、該エピタキシャル層形成後の熱処理を、
1050℃以上では10分間以上の熱処理を行なわないように
して、ウエル拡散が行なわれないようにする。
めのエピタキシャル層（第１のＮウエル）形成の際に、
該エピタキシャル層中のＮ型不純物濃度を５×1015cm-3
〜２×1016cm-3の範囲に設定するのが実用範囲である。
また上記エピタキシャル層形成後、PMOS領域にＮウエ
ル,NMOS領域にＰウエルを形成するためのイオン注入を
行なうが、これら各ウエルの濃度を上記第１のＮウエル
より高くする。具体的には２×1016cm-3〜２×1017cm-3
の範囲に設定するのが望ましい。またメモリLSIのよう
にソフトエラーがきびしいデバイスを形成する際には、
埋込みP+領域16′の濃度を１×1016cm-3〜５×1017cm-3
に設定し、上記エピタキシャル層の厚みを1.0μｍ〜1.8
μｍに設定し、該エピタキシャル層形成後の熱処理を、
1050℃以上では10分間以上の熱処理を行なわないように
して、ウエル拡散が行なわれないようにする。
［発明の効果］ 以上説明した如く本発明によれば、高性能のバイポー
ラトランジスタと高性能のMOSトランジスタを混載し、
かつソフトエラー耐性の強い半導体装置が得られるもの
である。
ラトランジスタと高性能のMOSトランジスタを混載し、
かつソフトエラー耐性の強い半導体装置が得られるもの
である。
第１図は本発明の一実施例の構成を得る工程図、第２図
ないし第４図は同構成による不純物濃度分布図、第５図
は従来装置の断面図、第６図，第７図はその不純物濃度
分布図である。 10……シリコン半導体基板、11……絶縁膜、12……開口
部、13……埋込みコレクタ層、14……Ｎ型エピタキシャ
ル層、15……Ｎウエル領域、16……Ｐウエル領域、16′
……埋込みP+領域、17……フィールド酸化膜、18……イ
オン注入領域、19……ダミーゲート酸化膜、20,21……
チャネルイオン注入領域、22……N+型イオン注入領域、
23……ゲート酸化膜、24……多結晶シリコン層、25……
P+型のソース領域、26……P+型のドレイン領域、27……
外部ベース領域、28……N-型のソース領域、29……N-型
のドレイン領域、30……CVD-SiO2膜、31……N+型のソー
ス領域、32……N+型のドレイン領域、33……後酸化膜、
34……内部ベース領域、35……CVD-SiO2膜、36,37,44,4
5,46……コンタクトホール、38,39……多結晶シリコン
層、40……マスク、41……エミッタ領域、42……高抵抗
素子、43……層間絶縁膜、47,48,49……アルミニウム配
線。
ないし第４図は同構成による不純物濃度分布図、第５図
は従来装置の断面図、第６図，第７図はその不純物濃度
分布図である。 10……シリコン半導体基板、11……絶縁膜、12……開口
部、13……埋込みコレクタ層、14……Ｎ型エピタキシャ
ル層、15……Ｎウエル領域、16……Ｐウエル領域、16′
……埋込みP+領域、17……フィールド酸化膜、18……イ
オン注入領域、19……ダミーゲート酸化膜、20,21……
チャネルイオン注入領域、22……N+型イオン注入領域、
23……ゲート酸化膜、24……多結晶シリコン層、25……
P+型のソース領域、26……P+型のドレイン領域、27……
外部ベース領域、28……N-型のソース領域、29……N-型
のドレイン領域、30……CVD-SiO2膜、31……N+型のソー
ス領域、32……N+型のドレイン領域、33……後酸化膜、
34……内部ベース領域、35……CVD-SiO2膜、36,37,44,4
5,46……コンタクトホール、38,39……多結晶シリコン
層、40……マスク、41……エミッタ領域、42……高抵抗
素子、43……層間絶縁膜、47,48,49……アルミニウム配
線。
Claims (2)
- 【請求項１】半導体基板上に、不純物濃度が５×1015cm
-3〜２×1016cm-3の範囲に設定され、かつ、不純物プロ
ファイルが一定であるエピタキシャル層を形成する工程
と、 イオン注入法を用いて、前記エピタキシャル層中に、前
記エピタキシャル層の不純物濃度よりも高い不純物濃度
を有するウェル領域を形成する工程と、 前記エピタキシャル層をコレクタとするバイポーラトラ
ンジスタを形成すると共に、前記ウェル領域にMOSトラ
ンジスタを形成する工程と を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の表面領域に、不純物濃度が１
×1016cm-3〜５×1017cm-3の範囲に設定された埋込み領
域を形成する工程と、 前記半導体基板上に、不純物濃度が５×1015cm-3〜２×
1016cm-3の範囲に設定され、かつ、不純物プロファイル
が一定であるエピタキシャル層を形成する工程と、 イオン注入法を用いて、前記埋込み領域上のエピタキシ
ャル層中に、前記エピタキシャル層の不純物濃度よりも
高い不純物濃度を有するウェル領域を形成する工程と、 前記エピタキシャル層をコレクタとするバイポーラトラ
ンジスタを形成すると共に、前記ウェル領域にメモリセ
ルを構成するMOSトランジスタを形成する工程と を具備することを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170683A JP2573319B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
| US07/343,302 US5093707A (en) | 1988-04-27 | 1989-04-26 | Semiconductor device with bipolar and cmos transistors |
| EP89107639A EP0339637B1 (en) | 1988-04-27 | 1989-04-27 | LSI semiconductor device |
| KR1019890005546A KR920005511B1 (ko) | 1988-04-27 | 1989-04-27 | 반도체장치와 그 제조방법 |
| DE68929131T DE68929131T2 (de) | 1988-04-27 | 1989-04-27 | LSI-Halbleiteranordnung |
| DE68929415T DE68929415T2 (de) | 1988-04-27 | 1989-04-27 | Verfahren zur Herstellung eines BiCMOS-Halbleiterbauteils mit vergrabener Schicht |
| EP96105283A EP0723295B1 (en) | 1988-04-27 | 1989-04-27 | Method of making a BICMOS semiconductor device with buried layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170683A JP2573319B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221648A JPH0221648A (ja) | 1990-01-24 |
| JP2573319B2 true JP2573319B2 (ja) | 1997-01-22 |
Family
ID=15909459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170683A Expired - Lifetime JP2573319B2 (ja) | 1988-04-27 | 1988-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573319B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
| KR100295637B1 (ko) * | 1997-12-29 | 2001-10-24 | 김영환 | 반도체웨이퍼의구조및반도체칩의제조방법 |
| JP4753075B2 (ja) * | 2006-02-16 | 2011-08-17 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171757A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPS6154660A (ja) * | 1984-08-27 | 1986-03-18 | Toshiba Corp | 半導体集積回路装置 |
-
1988
- 1988-07-08 JP JP63170683A patent/JP2573319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221648A (ja) | 1990-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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