JPS6153762A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6153762A JPS6153762A JP59174962A JP17496284A JPS6153762A JP S6153762 A JPS6153762 A JP S6153762A JP 59174962 A JP59174962 A JP 59174962A JP 17496284 A JP17496284 A JP 17496284A JP S6153762 A JPS6153762 A JP S6153762A
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- Japan
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- diffused
- bipolar transistor
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- Pending
Links
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Classifications
-
- H01L27/0623—
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはバイポー
ラトランジスタとMOS電界効果1、ランジスタとが同
一の半導体基体に形成されるBi−CMOS型半導体集
積回路′!A置に適用して特に有効な技術に関するもの
である。
ラトランジスタとMOS電界効果1、ランジスタとが同
一の半導体基体に形成されるBi−CMOS型半導体集
積回路′!A置に適用して特に有効な技術に関するもの
である。
〔1x景技術〕
バイポーラトランジスタとMOS’R界効果トランジス
タとが同一の半導体基体に形成される半導体集積回路’
A置としては、例えば特開昭55−165669号公報
に記載されている。同公報に記載された半導体集積回路
装置は、p型半導体基板に同じ導電型のp型半心体エピ
タキシャルmを形成してなる半導体基体を用い、この半
導体基体にバイポーラトランジスタとMOS’?S界効
果1〜ランジスタを形成する。
タとが同一の半導体基体に形成される半導体集積回路’
A置としては、例えば特開昭55−165669号公報
に記載されている。同公報に記載された半導体集積回路
装置は、p型半導体基板に同じ導電型のp型半心体エピ
タキシャルmを形成してなる半導体基体を用い、この半
導体基体にバイポーラトランジスタとMOS’?S界効
果1〜ランジスタを形成する。
しかしかかる技術においては、各素子形成領域間をそれ
ぞれ分tilt層によって電気的に分離する構成である
ため、その分離用拡散層の広がりによって、高度の微、
1.+ll化が困芝である、という問題点が生ずるとい
うことが本発明者によって明らかとされた。
ぞれ分tilt層によって電気的に分離する構成である
ため、その分離用拡散層の広がりによって、高度の微、
1.+ll化が困芝である、という問題点が生ずるとい
うことが本発明者によって明らかとされた。
そのほか、各素子形成領域の間にランチアップの原因と
なる寄生サイリスタが形成されやすい、というような問
題が生ずることも本発明者によって明らかとされた。
なる寄生サイリスタが形成されやすい、というような問
題が生ずることも本発明者によって明らかとされた。
この発明の目的は、分離用の拡散層を特に設けずとも、
バイポーラトランジスタ同士あるいはバイポーラトラン
ジスタとMOS電界効果トランジスタ間の電気的な分離
を確保することができ、これにより高度の微細化と製造
工程の簡略化が達成できるようにした半導体集積回路装
置技術を提供するものである。
バイポーラトランジスタ同士あるいはバイポーラトラン
ジスタとMOS電界効果トランジスタ間の電気的な分離
を確保することができ、これにより高度の微細化と製造
工程の簡略化が達成できるようにした半導体集積回路装
置技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、第18電型の半導体基板と半導体エピタキシ
ャル層からなる半導体基体を用い、この半導体基板に第
2導電型の埋込層とウェルを形成して、そのウェルにバ
イポーラトランジスタを形成するとともに、そのウェル
を埋込層に連続させることにより、バイポーラトランジ
スタ同士あるいはバイポーラトランジスタとMOs電界
効果トランジスタ間の分離を上記基板と上記エピタキシ
ャル層によってなさしめるようにし、これにより分離用
の拡散層を不要にして、高度の微細化と製造工程の簡略
化を可能にする、という目的を達成するものである。
ャル層からなる半導体基体を用い、この半導体基板に第
2導電型の埋込層とウェルを形成して、そのウェルにバ
イポーラトランジスタを形成するとともに、そのウェル
を埋込層に連続させることにより、バイポーラトランジ
スタ同士あるいはバイポーラトランジスタとMOs電界
効果トランジスタ間の分離を上記基板と上記エピタキシ
ャル層によってなさしめるようにし、これにより分離用
の拡散層を不要にして、高度の微細化と製造工程の簡略
化を可能にする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する6 なお、図面において同一符号は同一あるいは相当部分を
示す。
説明する6 なお、図面において同一符号は同一あるいは相当部分を
示す。
第1図はこの発明による半導体集積回路装置の要部にお
ける一実施例を示す。
ける一実施例を示す。
同図に示す半導体集積回路装置は、先ず、第1導゛こ型
半4括仮としてのP−型シリコン半導体基Fi、Hに第
1導電型半導体エピタキシャル層としてのP−型シリコ
ンエピタキシャル層4を形成してなる半導体鋸板を用い
る。
半4括仮としてのP−型シリコン半導体基Fi、Hに第
1導電型半導体エピタキシャル層としてのP−型シリコ
ンエピタキシャル層4を形成してなる半導体鋸板を用い
る。
次に上記載板1と上記エピタキシャル層4の間には複数
のn十型埋込層21,22がそれぞれ島状に拡散・形成
されている。また、エピタキシャル層4には複数のn型
ウェル51,52がそれぞれ表面から島状に拡散・形成
されている。そして、各n型ウェル51,52はそれぞ
れ対応する位置のn十型埋込層21,22と互いに連続
させられている。
のn十型埋込層21,22がそれぞれ島状に拡散・形成
されている。また、エピタキシャル層4には複数のn型
ウェル51,52がそれぞれ表面から島状に拡散・形成
されている。そして、各n型ウェル51,52はそれぞ
れ対応する位置のn十型埋込層21,22と互いに連続
させられている。
埋込層21とウェル51が形成された領域alには、P
型ベース拡散層71.n+型エミソク拡散層80、n十
型コレクタ集電用拡散層81、多結晶シリコン′l¥!
極61およびアルミニウムffi 1191.92など
がそれぞれ形成されることによって、npn型バイポー
ラトランジスタQlが形成されている。
型ベース拡散層71.n+型エミソク拡散層80、n十
型コレクタ集電用拡散層81、多結晶シリコン′l¥!
極61およびアルミニウムffi 1191.92など
がそれぞれ形成されることによって、npn型バイポー
ラトランジスタQlが形成されている。
また、埋込層22とウェル52が形成された領域a3に
は、p型ソース・ドレイン拡散層72゜72、多結晶シ
リコンゲート62J3よびアルミニウム化1194.9
4などがそれぞれ形成されることによって、Pチャンネ
ルM OS 電界効果トランジスタM2が形成されてい
る。
は、p型ソース・ドレイン拡散層72゜72、多結晶シ
リコンゲート62J3よびアルミニウム化1194.9
4などがそれぞれ形成されることによって、Pチャンネ
ルM OS 電界効果トランジスタM2が形成されてい
る。
さらに、領域a1とa3の間のエピタキシャルm4の部
分には、n十型ソース・ドレイン拡散m82.82、多
結晶シリコンゲー1−62およびアルミニウム電極93
.93などがそれぞれ形成されることによって、nチャ
ンネルMOS電界効果1〜ランジスタM1が形成されて
いる。
分には、n十型ソース・ドレイン拡散m82.82、多
結晶シリコンゲー1−62およびアルミニウム電極93
.93などがそれぞれ形成されることによって、nチャ
ンネルMOS電界効果1〜ランジスタM1が形成されて
いる。
なお、3はエピタキシャル層4の表面を酸化してなるシ
リコン酸化膜を、31はHLD膜(高温低圧下で形成さ
れるシリコン酸化膜)をそれぞれ示す。
リコン酸化膜を、31はHLD膜(高温低圧下で形成さ
れるシリコン酸化膜)をそれぞれ示す。
さて、以上のように溝成された半導体集積回路装置では
、例えば領域a1と83の間は、P−型シリコン半導体
基板1とP−型シリコンエピタキシャル層4によって互
いに逆バイアスされ、これにより電気的な分離が行なわ
れている。つまり、P−型シリコン半導体基板1とp−
型シリコンエピタキシャル包4があたかも分離用拡散層
として機能し、これにより特別に分離用拡散層を形成せ
ずとも、面領域a1とa3・間の電気的な分離状態を確
保することができる。この結果、高度のVfi細化と製
造工程の簡略化がはかれるようになる。また、上記バイ
ポーラ1〜ランジスタQ1を多数形成するような場合は
、上記埋込r21と上記ウェル51をそれぞれ互いに連
続させた状態で島状に形成するだけでもって、バイポー
ラトランジスタ同士の電気的な分望を皿単に行なうこと
ができる。
、例えば領域a1と83の間は、P−型シリコン半導体
基板1とP−型シリコンエピタキシャル層4によって互
いに逆バイアスされ、これにより電気的な分離が行なわ
れている。つまり、P−型シリコン半導体基板1とp−
型シリコンエピタキシャル包4があたかも分離用拡散層
として機能し、これにより特別に分離用拡散層を形成せ
ずとも、面領域a1とa3・間の電気的な分離状態を確
保することができる。この結果、高度のVfi細化と製
造工程の簡略化がはかれるようになる。また、上記バイ
ポーラ1〜ランジスタQ1を多数形成するような場合は
、上記埋込r21と上記ウェル51をそれぞれ互いに連
続させた状態で島状に形成するだけでもって、バイポー
ラトランジスタ同士の電気的な分望を皿単に行なうこと
ができる。
また、領域a1におけるウェル51はバイポーラトラン
ジスタQ1のコレクタ領域をなすが、このウェル51が
その下のn生型埋込層21と連続することにより、その
コレクタ領域に寄生する等価直列抵抗が大幅に低減させ
られ、これによりそのバイポーラトランジスタQ1の特
性を向上させることができる。またバイポーラトランジ
スタQ1はグラフ1−ベースとなっており、ベース広が
り抵抗r b b’ の低減また高打化が達成できる。
ジスタQ1のコレクタ領域をなすが、このウェル51が
その下のn生型埋込層21と連続することにより、その
コレクタ領域に寄生する等価直列抵抗が大幅に低減させ
られ、これによりそのバイポーラトランジスタQ1の特
性を向上させることができる。またバイポーラトランジ
スタQ1はグラフ1−ベースとなっており、ベース広が
り抵抗r b b’ の低減また高打化が達成できる。
さらに、上述した実施例では、PチャンネルM○S電界
効果トランジスタM2が形成される領域a3などにおい
て、ウェル52を埋込層22に連続させることにより、
npnp接合による寄生サイリスタが形成されずらくな
り、これによりラッチアップなどが確実に防止されるよ
うになるという効果も併せて得ることができるようにな
る。
効果トランジスタM2が形成される領域a3などにおい
て、ウェル52を埋込層22に連続させることにより、
npnp接合による寄生サイリスタが形成されずらくな
り、これによりラッチアップなどが確実に防止されるよ
うになるという効果も併せて得ることができるようにな
る。
次に、上述した実施例の半導体集積回路装置の製造工程
の一例を、その主要な工程順に示V。
の一例を、その主要な工程順に示V。
先ず、第2図に示すように、P−型シリコン、+I/。
導体基板1の所定部分にn十型埋込層2+、22を形成
するための不純物を、酸化膜3をマスフレ;して、選択
的に打込む。
するための不純物を、酸化膜3をマスフレ;して、選択
的に打込む。
次に、第3図示すように、P−型シリコン半導体基板1
上にP−型シリコンエピタキシャル層4を形成する。こ
の段階にて、第2図において打込んだ不純物が上下刃向
に拡散してn十型埋込層21.22が形成される。
上にP−型シリコンエピタキシャル層4を形成する。こ
の段階にて、第2図において打込んだ不純物が上下刃向
に拡散してn十型埋込層21.22が形成される。
この後、第11図に示すように、n生型埋込層21.2
2の上にそれぞれn型ウェル51,52を拡散・形成し
、さらに所定部分に多結晶シリコン電極61および多結
晶シリコンゲー1−62゜62をそれぞれパターニング
形成する。なお、多結晶シリコン電+JiA61の部分
の酸化膜3には′工極取出用の開孔をあらかじめ形成す
る。また、多結晶シリコンゲート62,62の下にはそ
れぞれ薄いゲート酸化膜を前もって形成する。
2の上にそれぞれn型ウェル51,52を拡散・形成し
、さらに所定部分に多結晶シリコン電極61および多結
晶シリコンゲー1−62゜62をそれぞれパターニング
形成する。なお、多結晶シリコン電+JiA61の部分
の酸化膜3には′工極取出用の開孔をあらかじめ形成す
る。また、多結晶シリコンゲート62,62の下にはそ
れぞれ薄いゲート酸化膜を前もって形成する。
さらに、第5図に示すように、ウェル51゜52が形成
された部分にて、多結晶シリコン電極61および多結晶
シリコンゲー;〜62.62をそれぞれマスクの一部と
してボロンをイオン打込、アニールすることにより、P
型グラフ1−ベース拡散m71およびp型ソース・ドレ
イン拡散層72゜72を自己整合により形成する。
された部分にて、多結晶シリコン電極61および多結晶
シリコンゲー;〜62.62をそれぞれマスクの一部と
してボロンをイオン打込、アニールすることにより、P
型グラフ1−ベース拡散m71およびp型ソース・ドレ
イン拡散層72゜72を自己整合により形成する。
続いて、第6図に示すように例えばリン(p)をインプ
ラ、アニールしてn十型エミッタ拡散届80、n生型コ
レクタ集電用拡散層31.n+型ソース・ドレイン拡散
層82.82を同時に拡散形成する。
ラ、アニールしてn十型エミッタ拡散届80、n生型コ
レクタ集電用拡散層31.n+型ソース・ドレイン拡散
層82.82を同時に拡散形成する。
そして、第7図に示すように、アルミニウム化(仮91
,92,93,93.9/1.94をそれぞれ所定の部
分にパターニング形成することにより、npn型バイポ
ーラトランジスタQ1、nチャンネルMOS電界効果ト
ランジスタM1およびPチャンネルMOS電界逆果トラ
ンジスタM2がそれぞれ形成される。
,92,93,93.9/1.94をそれぞれ所定の部
分にパターニング形成することにより、npn型バイポ
ーラトランジスタQ1、nチャンネルMOS電界効果ト
ランジスタM1およびPチャンネルMOS電界逆果トラ
ンジスタM2がそれぞれ形成される。
以上のようにして、第1図に示した゛1丘心棒集積回路
装置が比較的簡単な工程でもつで形成される。
装置が比較的簡単な工程でもつで形成される。
(1)第1芯電型の半導体基板と半導体エピタキシャル
層からなる半心体暴体を用い、この半導体基体に第2導
電型の埋込層とウェルを形成しで、そのウェルにバイポ
ーラトランジスタを形成するとともに、そのウェルを埋
込層に連続させることにより、バイポーラ1〜ランジス
タ同士あるいはバイボーラトランジスタとMOS電界効
果)−ランジスタ間の分画を上記基板と上記エピタキシ
ャル層によ−〕でなさしめるようにすることができ、こ
れにより分皿用の拡散層を不要にして、高度の微細化と
製造工程の簡略化が可能になる、という効果が得られる
。
層からなる半心体暴体を用い、この半導体基体に第2導
電型の埋込層とウェルを形成しで、そのウェルにバイポ
ーラトランジスタを形成するとともに、そのウェルを埋
込層に連続させることにより、バイポーラ1〜ランジス
タ同士あるいはバイボーラトランジスタとMOS電界効
果)−ランジスタ間の分画を上記基板と上記エピタキシ
ャル層によ−〕でなさしめるようにすることができ、こ
れにより分皿用の拡散層を不要にして、高度の微細化と
製造工程の簡略化が可能になる、という効果が得られる
。
(2)さらに、MOSffi界効果トランジスタが形成
されるウェルを埋込層に連続させることにより、ラッチ
アップの原因となる寄生サイリスタの形成を確実に防ぐ
ことができるようになる。という効果が得られる。
されるウェルを埋込層に連続させることにより、ラッチ
アップの原因となる寄生サイリスタの形成を確実に防ぐ
ことができるようになる。という効果が得られる。
(3)バイポーラトランジスタのベースをグラフ1−ベ
ースにてきr b b’ の低減、高fT化が可能とな
る。
ースにてきr b b’ の低減、高fT化が可能とな
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記P−型
シリコン半導体基板。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記P−型
シリコン半導体基板。
P−型シリコンエピタキシャルJ’L n生型埋込暦。
n型ウェルはそれぞれ、n−型シリコン半導体法板、n
−型シリコンエピタキシャルJiE7.p生型埋込J’
27.p型ウェルであってもよい。
−型シリコンエピタキシャルJiE7.p生型埋込J’
27.p型ウェルであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラトランジ
スタとMOS電界効果トランジスタとが形成されるBi
−CMOS型O3型半心路装置の技術に適用した場合に
ついて説明したが。
をその背景となった利用分野であるバイポーラトランジ
スタとMOS電界効果トランジスタとが形成されるBi
−CMOS型O3型半心路装置の技術に適用した場合に
ついて説明したが。
それに限定されるものではなく、例えば、ITLが形成
される半導体集積回路装置などにも適用できる。
される半導体集積回路装置などにも適用できる。
第1図はこの発明による半導体集積回路装置の要部にお
ける一実施例を示す断面図、 第2図から第7図までは第1図に示した半導体集積口j
!&装置の製造工程の一例を主要な工程順にρ 示す断面図である。 1・・・第1導電型半導体基板(p−型シリコン半導体
基板)、21.22・・・第2導電型埋込層(n+型埋
込層)、4・・・第1導電型半導体エピタキシャル層)
、51.52・・・第2原電型ウェル(n型ウェル)、
Ql・・・npn型バイポーラトランジスタ、Ml・・
・nチャンネルMOS電界効果トランジスタ、N2・・
PチャンネルMOS電界効果トランジスタ。
ける一実施例を示す断面図、 第2図から第7図までは第1図に示した半導体集積口j
!&装置の製造工程の一例を主要な工程順にρ 示す断面図である。 1・・・第1導電型半導体基板(p−型シリコン半導体
基板)、21.22・・・第2導電型埋込層(n+型埋
込層)、4・・・第1導電型半導体エピタキシャル層)
、51.52・・・第2原電型ウェル(n型ウェル)、
Ql・・・npn型バイポーラトランジスタ、Ml・・
・nチャンネルMOS電界効果トランジスタ、N2・・
PチャンネルMOS電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 1、バイポーラトランジスタとMOS電界効果トランジ
スタとが同一の半導体基体に形成された半導体集積回路
装置であって、第1導電型半導体基板上に第1導電型半
導体エピタキシャル層を形成してなる半導体基板を用い
、上記基板と上記エピタキシャル層の間に複数の第2導
電型埋込層をそれぞれ島状に形成する一方、上記エピタ
キシャル層に複数の第2導電型ウェルをそれぞれ島状に
形成し、各第2電型ウェルにバイポーラトランジスタあ
るいはMOS電界効果トランジスタをそれぞれ形成する
とともに、バイポーラトランジスタが形成された第2導
電型ウェルの下に上記埋込層を形成し、かつその第2導
電型ウェルとその埋込層を互いに連続させたことを特徴
とする半導体集積回路装置。 2、上記MOS電界効果トランジスタが形成された第2
導電型ウェルの下に上記埋込層を形成し、かつその第2
導電型ウェルとその埋込層を互いに連続させたことを特
徴とする特許請求の範囲第1項記載の半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59174962A JPS6153762A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59174962A JPS6153762A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6153762A true JPS6153762A (ja) | 1986-03-17 |
Family
ID=15987780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59174962A Pending JPS6153762A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6153762A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61220453A (ja) * | 1985-03-23 | 1986-09-30 | エステイーシー ピーエルシー | 集積回路及びその製造方法 |
JPH02271661A (ja) * | 1989-04-13 | 1990-11-06 | Toshiba Corp | 電荷転送デバイスを含む半導体装置の製造方法 |
JPH03114235A (ja) * | 1989-05-22 | 1991-05-15 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
JPH03276757A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
-
1984
- 1984-08-24 JP JP59174962A patent/JPS6153762A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61220453A (ja) * | 1985-03-23 | 1986-09-30 | エステイーシー ピーエルシー | 集積回路及びその製造方法 |
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