JPH01117055A - 相補型絶縁ゲート電界効果半導体装置 - Google Patents
相補型絶縁ゲート電界効果半導体装置Info
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- JPH01117055A JPH01117055A JP62275141A JP27514187A JPH01117055A JP H01117055 A JPH01117055 A JP H01117055A JP 62275141 A JP62275141 A JP 62275141A JP 27514187 A JP27514187 A JP 27514187A JP H01117055 A JPH01117055 A JP H01117055A
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- Pending
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型絶縁ゲート電界効果半導体装置に関する
。
。
一般にＣＭＯ８（相補型金属酸化物）半導体装置は第３
図に示す断面構造を有している。この図はｎウェル方式
のＣＭＯ８構造を示していて、ｐ型基板１１にｎウェル
１５を形成し、この上にフィールド反転防止層とＶＤＤ
のコンタクトとを兼ねたｎ＋＋散層１６．ｐ＋＋ソース
領域１４゜ｐ＋型トドレイン領域１３設けられ、ｐ＋＋
ソース領域１４とｐ＋型トドレイン領域１３の上には絶
縁層を介してゲート電極１９が設けられて９ＭＯ８構造
が構成されている。またｐ型基板１１の上にフィールド
反転防止層とＶＳＳのコンタクトとを兼ねたｐ＋＋散層
１２．ｎ“型ソース領域１８゜ｎ＋型トドレイン領域１
７が設けられ、ｎ十型ソ−ス領域１８とｎ＋型トドレイ
ン領域１７の上には絶縁層を介してゲート電極２０が設
けられて９ＭＯ８構造が構成されている。なおこれらの
９ＭＯ８構造およびｎ Ｍ ＯＳ構造の間にフィールド
酸化膜２１が設けられている。
図に示す断面構造を有している。この図はｎウェル方式
のＣＭＯ８構造を示していて、ｐ型基板１１にｎウェル
１５を形成し、この上にフィールド反転防止層とＶＤＤ
のコンタクトとを兼ねたｎ＋＋散層１６．ｐ＋＋ソース
領域１４゜ｐ＋型トドレイン領域１３設けられ、ｐ＋＋
ソース領域１４とｐ＋型トドレイン領域１３の上には絶
縁層を介してゲート電極１９が設けられて９ＭＯ８構造
が構成されている。またｐ型基板１１の上にフィールド
反転防止層とＶＳＳのコンタクトとを兼ねたｐ＋＋散層
１２．ｎ“型ソース領域１８゜ｎ＋型トドレイン領域１
７が設けられ、ｎ十型ソ−ス領域１８とｎ＋型トドレイ
ン領域１７の上には絶縁層を介してゲート電極２０が設
けられて９ＭＯ８構造が構成されている。なおこれらの
９ＭＯ８構造およびｎ Ｍ ＯＳ構造の間にフィールド
酸化膜２１が設けられている。
上記構成のＣＭＯＳ構造においては、第３図に点線で示
すように寄生の縦方向（パーティカル）ｐｎｐトランジ
スタＴ ｒ １と横方向（ラテラル）ｎｐｎトランジス
タＴ ｒ ２とが形成され、ｐｎｐｎ構造を形成したこ
ととなって、サージ電流、外来雑音１重粒子照射に遭遇
すると、半導体中に電流が生じでラッチアップ現象を引
起し、場合によっては過大電流が流れて回路や素子を破
損することが知られ、従来からこのラッチアップ現象を
防ぐ対策や、寄生トランジスタを排除する工夫が施され
ている。
すように寄生の縦方向（パーティカル）ｐｎｐトランジ
スタＴ ｒ １と横方向（ラテラル）ｎｐｎトランジス
タＴ ｒ ２とが形成され、ｐｎｐｎ構造を形成したこ
ととなって、サージ電流、外来雑音１重粒子照射に遭遇
すると、半導体中に電流が生じでラッチアップ現象を引
起し、場合によっては過大電流が流れて回路や素子を破
損することが知られ、従来からこのラッチアップ現象を
防ぐ対策や、寄生トランジスタを排除する工夫が施され
ている。
しかしながら、ラッチアップ現象を防ぐためには余分の
部品素子を付加する必要があり、レイアウト寸法が大き
くなり回路密度が低下するとか、寄生トランジスタを排
除するためにはトレンチ分離やＳＯＩ技術を用いたもの
があるが、歩留り。
部品素子を付加する必要があり、レイアウト寸法が大き
くなり回路密度が低下するとか、寄生トランジスタを排
除するためにはトレンチ分離やＳＯＩ技術を用いたもの
があるが、歩留り。
スループットの制限、コスト高等の問題点を有している
。
。
本発明の目的は、簡単な構成でラッチアップ現象を緩和
できる相補型絶縁ゲート電界効果半導体装置を提供する
ことにある。
できる相補型絶縁ゲート電界効果半導体装置を提供する
ことにある。
本発明の相補型絶縁ゲート電界効果半導体装置は、第２
導電型のウェルが形成された第１導電型半導体基板の前
記第２導電型のウェルに選択的に形成された第１導電型
のソース領域および第１導電型のドレイン領域を有する
第１のＭＩＳトランジスタと、前記第１導電型半導体基
板に選択的に形成された第２導電型のソース領域および
第２導電型のドレイン領域を有する第２のＭＩＳトラン
ジスタとで構成される相補型絶縁ゲート電界効果半導体
装置において、前記第１のＭＩＳトランジスタのソース
領域の直下に、このソース領域の導電率より小さな導電
率の領域と、前記第２のＭＩＳトランジスタのソース領
域の直下に、このソース領域の導電率より小さい導電率
の領域とが設けられて構成される。
導電型のウェルが形成された第１導電型半導体基板の前
記第２導電型のウェルに選択的に形成された第１導電型
のソース領域および第１導電型のドレイン領域を有する
第１のＭＩＳトランジスタと、前記第１導電型半導体基
板に選択的に形成された第２導電型のソース領域および
第２導電型のドレイン領域を有する第２のＭＩＳトラン
ジスタとで構成される相補型絶縁ゲート電界効果半導体
装置において、前記第１のＭＩＳトランジスタのソース
領域の直下に、このソース領域の導電率より小さな導電
率の領域と、前記第２のＭＩＳトランジスタのソース領
域の直下に、このソース領域の導電率より小さい導電率
の領域とが設けられて構成される。
第４図は第３図の従来例の寄生トランジスタ回路の等価
回路図で、この図からラッチアップ現象を防ぐためには
次の３点があげられる。イ）トランジスタＴｒ１．Ｔｒ
２をオンさせにくくするために抵抗Ｒ，，Ｒｓ、の抵抗
値を小さくする。口）トランジスタＴｒ１ 、Ｔｒ２を
オンしても、それを流れる電流を制限するために抵抗Ｒ
ｓ 、 ｗｗ、の抵抗値を大きくする。ハ）トランジス
タＴｒｌ 。
回路図で、この図からラッチアップ現象を防ぐためには
次の３点があげられる。イ）トランジスタＴｒ１．Ｔｒ
２をオンさせにくくするために抵抗Ｒ，，Ｒｓ、の抵抗
値を小さくする。口）トランジスタＴｒ１ 、Ｔｒ２を
オンしても、それを流れる電流を制限するために抵抗Ｒ
ｓ 、 ｗｗ、の抵抗値を大きくする。ハ）トランジス
タＴｒｌ 。
Ｔｒ２自身の電流増幅率（ｈｐｇ）を小さくする。
第５図は本発明における寄生トランジスタ回路の等価回
路図で、第１および第２Ｍｌ５トランジスタのソースの
直下に導電率の小さい領域を形成することで第５図のよ
うに抵抗Ｒ１，Ｒ２が追加されたこととなり、上記イ）
の抵抗Ｒｗ 、 Ｒｓｌの抵抗値を小さくする効果、口
）の電流を制限する効果およびエミッタ注入効率の低下
、口）のトランジスタＴｒｌ、Ｔｒ２のバイアスを逆バ
イアスにして実質的にｈＰＥを小さくする効果が得られ
る。
路図で、第１および第２Ｍｌ５トランジスタのソースの
直下に導電率の小さい領域を形成することで第５図のよ
うに抵抗Ｒ１，Ｒ２が追加されたこととなり、上記イ）
の抵抗Ｒｗ 、 Ｒｓｌの抵抗値を小さくする効果、口
）の電流を制限する効果およびエミッタ注入効率の低下
、口）のトランジスタＴｒｌ、Ｔｒ２のバイアスを逆バ
イアスにして実質的にｈＰＥを小さくする効果が得られ
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。この実施例はｎウェル１５（不純物濃度〜
１０１６ｃｍ−３）が形成されたｐ型基板１１（不純物
濃度〜１０１５ｃｍ−３）において、ｎウェル１５の内
に選択的に形成されたｐ＋＋ソース領域１４およびｐ＋
型トドレイン領域１３いずれも不純物濃度〜１０”ｃｍ
−３）を有する第１のＭＯＳトランジスタ（ｐ−ｃｈＴ
ｒ）を含むＣＭＯＳ半導体装置で、図において第３図と
同じ符号のものは同じものを示している。
面図である。この実施例はｎウェル１５（不純物濃度〜
１０１６ｃｍ−３）が形成されたｐ型基板１１（不純物
濃度〜１０１５ｃｍ−３）において、ｎウェル１５の内
に選択的に形成されたｐ＋＋ソース領域１４およびｐ＋
型トドレイン領域１３いずれも不純物濃度〜１０”ｃｍ
−３）を有する第１のＭＯＳトランジスタ（ｐ−ｃｈＴ
ｒ）を含むＣＭＯＳ半導体装置で、図において第３図と
同じ符号のものは同じものを示している。
またこの実施例では、第１のＭＯＳトランジスタ（ｐ
−ｃ ｈ Ｔ ｒ ）のソース領域１４の直下に導電率
の小さなｐ−型領域２２と、第１のＭＯＳトランジスタ
と相補を構成する第２のＭＯＳトランジスタ（Ｈ−ｃｈ
Ｔｒ）のソース領域１８の直下に６一 導電率の小さなｎ−型領域２３が設けられている。ｎ−
型領域２３はｐ＋梨型ソース域１４形成時のイオン注入
より高エネルギーで、低ドーズ量のイオン注入で形成で
きる。なおこのイオン注入はボロン以外に酸素や窒素を
用いることもできる。同様に、ｐ−型領域２２はｎ＋型
ソース領域１８形成時のイオン注入より高エネルギー、
低ドーズ量のイオン注入で形成できる。このイオン注入
は砒素、燐などが用いられる。このｐ−型領域２２は、
寄生トランジスタ回路の等価回路である第５図において
、抵抗Ｒ１を追加したことになり、同様にｎ−型領域２
３は第５図の抵抗Ｒ２を追加したことになり、ラッチア
ップ現象を防止又は緩和することができる。これらのｐ
−およびｎ−型の領域は従来のソースの直下に形成する
ので回路密度の低下をもたらすことがなく、イオン注入
により簡単に形成できるので歩留りの低下も問題になら
ない。
−ｃ ｈ Ｔ ｒ ）のソース領域１４の直下に導電率
の小さなｐ−型領域２２と、第１のＭＯＳトランジスタ
と相補を構成する第２のＭＯＳトランジスタ（Ｈ−ｃｈ
Ｔｒ）のソース領域１８の直下に６一 導電率の小さなｎ−型領域２３が設けられている。ｎ−
型領域２３はｐ＋梨型ソース域１４形成時のイオン注入
より高エネルギーで、低ドーズ量のイオン注入で形成で
きる。なおこのイオン注入はボロン以外に酸素や窒素を
用いることもできる。同様に、ｐ−型領域２２はｎ＋型
ソース領域１８形成時のイオン注入より高エネルギー、
低ドーズ量のイオン注入で形成できる。このイオン注入
は砒素、燐などが用いられる。このｐ−型領域２２は、
寄生トランジスタ回路の等価回路である第５図において
、抵抗Ｒ１を追加したことになり、同様にｎ−型領域２
３は第５図の抵抗Ｒ２を追加したことになり、ラッチア
ップ現象を防止又は緩和することができる。これらのｐ
−およびｎ−型の領域は従来のソースの直下に形成する
ので回路密度の低下をもたらすことがなく、イオン注入
により簡単に形成できるので歩留りの低下も問題になら
ない。
第２図は本発明の第２の実施例を示す半導体チップの断
面図である。この実施例は第１の実施例のｎウェル方式
のＣＭＯＳトランジスタの例に対して、ｐウェル方式の
ＣＭＯＳトランジスタの例である。
面図である。この実施例は第１の実施例のｎウェル方式
のＣＭＯＳトランジスタの例に対して、ｐウェル方式の
ＣＭＯＳトランジスタの例である。
ｐウェル３２（不純物濃度〜１０１６ｃＩｎ−３）が形
成されたｎ型基板く不純物濃度〜１０１５ｃＩＩ＋−３
）において、第１のＭＯＳトランジスタ（ｐ −ｃ ｈ
Ｔ ｒ ）のソースおよび第２のＭＯＳトランジスタ
（ｎ −ｃ ｈ Ｔ ｒ ）のソースの直下にそれぞれ
ｐ−型領域３３．ｎ−型領域３４を形成している。それ
ぞれの形成方法等は、第１の実施例に準じて行なわれる
。
成されたｎ型基板く不純物濃度〜１０１５ｃＩＩ＋−３
）において、第１のＭＯＳトランジスタ（ｐ −ｃ ｈ
Ｔ ｒ ）のソースおよび第２のＭＯＳトランジスタ
（ｎ −ｃ ｈ Ｔ ｒ ）のソースの直下にそれぞれ
ｐ−型領域３３．ｎ−型領域３４を形成している。それ
ぞれの形成方法等は、第１の実施例に準じて行なわれる
。
以上説明したように本発明は、トランジスタのソース領
域の直下に、それより導電率の小さな領域を設けた構造
にすることにより、回路密度の低下や歩留りの低下を伴
うことなくラッチアップ現象を防止、または緩和できる
相補型絶縁ゲート電界効果半導体装置を提供できる効果
がある。
域の直下に、それより導電率の小さな領域を設けた構造
にすることにより、回路密度の低下や歩留りの低下を伴
うことなくラッチアップ現象を防止、または緩和できる
相補型絶縁ゲート電界効果半導体装置を提供できる効果
がある。
第１図および第２図はそれぞれ本発明の第１および第２
の実施例を示す半導体チップの断面図、第３図は相補型
絶縁ゲート電界効果半導体装置の従来例を示すチップの
断面図、第４図は第３図の従来例のラッチアップ現象を
説明するための等価回路図、第５図は本発明のラッチア
ップ現象防止策を説明するための等価回路図である。 １１・・・ｐ型基板、１２・・・ｐ＋＋散層、１３・・
・ｐ＋型トドレイン領域１４・・・ｐ＋＋ソース領域、
１５・・・ｎウェル、１６・・・ｎ＋＋散層、１７・・
・ｎ＋型トドレイン領域１８・・・ｎ＋＋ソース領域、
１９゜２０・・・ゲート電極、２１・・・フィールド酸
化膜、２２．３３・・・ｐ−型領域、２３．３４・・・
ｎ−型領域、３１・・・ｎ型基板、３２・・・ｐウェル
。
の実施例を示す半導体チップの断面図、第３図は相補型
絶縁ゲート電界効果半導体装置の従来例を示すチップの
断面図、第４図は第３図の従来例のラッチアップ現象を
説明するための等価回路図、第５図は本発明のラッチア
ップ現象防止策を説明するための等価回路図である。 １１・・・ｐ型基板、１２・・・ｐ＋＋散層、１３・・
・ｐ＋型トドレイン領域１４・・・ｐ＋＋ソース領域、
１５・・・ｎウェル、１６・・・ｎ＋＋散層、１７・・
・ｎ＋型トドレイン領域１８・・・ｎ＋＋ソース領域、
１９゜２０・・・ゲート電極、２１・・・フィールド酸
化膜、２２．３３・・・ｐ−型領域、２３．３４・・・
ｎ−型領域、３１・・・ｎ型基板、３２・・・ｐウェル
。
Claims (1)
- 第２導電型のウェルが形成された第１導電型半導体基
板の前記第２導電型のウェルに選択的に形成された第１
導電型のソース領域および第１導電型のドレイン領域を
有する第１のＭＩＳトランジスタと、前記第１導電型半
導体基板に選択的に形成された第２導電型のソース領域
および第２導電型のドレイン領域を有する第２のＭＩＳ
トランジスタとで構成される相補型絶縁ゲート電界効果
半導体装置において、前記第１のＭＩＳトランジスタの
ソース領域の直下に、このソース領域の導電率より小さ
な導電率の領域と、前記第２のＭＩＳトランジスタのソ
ース領域の直下に、このソース領域の導電率より小さい
導電率の領域とが設けられていることを特徴とする相補
型絶縁ゲート電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275141A JPH01117055A (ja) | 1987-10-29 | 1987-10-29 | 相補型絶縁ゲート電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275141A JPH01117055A (ja) | 1987-10-29 | 1987-10-29 | 相補型絶縁ゲート電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117055A true JPH01117055A (ja) | 1989-05-09 |
Family
ID=17551260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275141A Pending JPH01117055A (ja) | 1987-10-29 | 1987-10-29 | 相補型絶縁ゲート電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235369A (ja) * | 1989-03-09 | 1990-09-18 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-10-29 JP JP62275141A patent/JPH01117055A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235369A (ja) * | 1989-03-09 | 1990-09-18 | Fujitsu Ltd | 半導体装置 |
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