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JP2021044497A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】本発明の実施形態は、歩留まりが向上した半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、第１面と第１面の反対側にある第２面を有し、第２面側には配線回路を含む回路基板が設けられ、第１面から第２面に向かってビアホールを有する半導体基板のビアホール内と第１面側に被覆性が良い第１絶縁膜を成膜する工程と、ビアホール内と第１面側に被覆性の悪い第２絶縁膜を成膜する工程と、ビアホールの底部の第１絶縁膜、又は、ビアホール内の底部の第１絶縁膜及びビアホール内の底部の第２絶縁膜を異方性エッチングにより除去する工程と、を含む。【選択図】 図２

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置のＴＳＶ(Through Silicon Via)を形成するに際し、ＴＳＶと半導体基板を絶縁するための絶縁膜の形成において、Ｓｉ成分にオルトケイ酸テトラエチルを用いた二酸化シリコン被膜を形成することが知られている。
国際公開２０１７／２１７１３２号
本発明の実施形態は、絶縁膜の膜厚制御性に優れた半導体装置の製造方法を提供する。
実施形態の半導体装置の製造方法は、第１面と第１面の反対側にある第２面を有し、第２面側には配線回路を含む回路基板が設けられ、第１面から第２面に向かってビアホールを有する半導体基板のビアホール内と第１面側に被覆性が良い第１絶縁膜を成膜する工程と、ビアホール内と第１面側に被覆性の悪い第２絶縁膜を成膜する工程と、ビアホールの底部の第１絶縁膜、又は、ビアホール内の底部の第１絶縁膜及びビアホール内の底部の第２絶縁膜を異方性エッチングにより除去する工程と、を含む。
実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置のフローチャート。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率や厚さの変化などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
（第１実施形態）
第１実施形態は、半導体装置の製造方法に関する。図１に半導体装置１００の断面図を示す。図２に第１実施形態の半導体装置１００の製造方法のフローチャートを示す。図３から図６に半導体装置１００の工程断面図を示す。半導体装置１００は、より具体的には、ＮＡＮＤフラッシュメモリチップ等の記憶装置である。
図１の断面図には、半導体装置１００の一部の領域の要部を示す。半導体装置１００は、図１の半導体装置１００は、記憶装置の一例である。半導体装置１００は、実施形態の半導体装置１００の製造方法で製造されたものである。半導体装置１００は、半導体基板１０、第１絶縁膜１（第２絶縁膜２）、ＴＳＶ１１、バンプ１２及び半導体層３０を含む。以下、半導体装置１００の構成について説明するが、半導体装置１００に含まれる半導体層３０の構成に限定されず、半導体装置１００の製造方法が実施可能である。図１においては、第１絶縁膜１がビアホールＶＨの側壁及び半導体基板１０の第１面Ｆ１上に形成されているが、第１絶縁膜１に変えて、第２絶縁膜２を用いることもできるし、ビアホールＶＨの側壁及び半導体基板１０の第１面Ｆ１上に第１絶縁膜１及び第２絶縁膜２が両方とも形成されている形態も実施形態に含まれる。
半導体基板１０は、第１面Ｆ１と第２面Ｆ２を有し、第１面Ｆ１から第２面Ｆ２に向かって、ビアホールＶＨが設けられている。ビアホールＶＨ内には、第１絶縁膜１及びＴＳＶ１１が設けられている。第１面Ｆ１側には、第１絶縁膜１が形成されている。ＴＳＶ１１は、ビアホールＶＨを貫通する貫通電極である。
半導体基板１０は、例えば、シリコン基板（シリコンウエハ）である。半導体基板１０上（図１の半導体基板の下側）には、図示しない半導体素子が形成されている。半導体素子は、例えばメモリセルアレイを含み、半導体層３０の絶縁膜３２中に位置している。
第１絶縁膜１は、ビアホールＶＨの側壁と直接的に接していて、第１絶縁膜１によってビアホールＶＨ側壁の半導体基板１０とＴＳＶ１１が絶縁されていること好ましい。同様に、第１絶縁膜１は、半導体基板１０の第１面Ｆ１と直接的に接していて、第１絶縁膜１によって半導体基板１０の第１面とＴＳＶ１１が絶縁されていることが好ましい。
ＴＳＶ１１は、半導体層３０に含まれる配線回路３１と直接的に接していることが好ましい。ＴＳＶ１１と配線回路３１は電気的に接続している。ＴＳＶ１１は、配線回路３１を介して、半導体素子と電気的に接続している。
半導体層３０は、例えば、図１の断面図に示すように、半導体基板１０側から絶縁膜３２、絶縁膜３３、接着層３５及び支持基板３６が積層した構造を有する。絶縁膜３２及び絶縁膜３３によって、配線回路３１及び図示しない半導体素子が被覆されている。接着層３５の内部から絶縁膜３２（配線回路３１）にわたってバンプ３４が設けられており、バンプ３４は、配線回路３１と直接的で電気的に接した構造を採用することができる、接着層３５は、絶縁膜３３と支持基板３６を接着している。ＴＳＶ１１及びバンプ１２の形成後に接着層３５を支持基板３６と共に除去したものを半導体装置１００と扱うことも実施形態に含まれる。
配線回路３１と半導体基板１との間には、ＳＴＩ(Shallow Trench Isolation)膜２０と呼ばれるシリコン酸化膜等の絶縁膜を設け、半導体層３０と半導体基板１間のリークを押さえることが好ましい。
次に、図２のフローチャート及び図３から図６までの工程断面図を参照して、半導体装置１００の製造方法について説明する。以下、ＴＳＶ１１を形成する工程について説明する。なお、半導体素子等を形成する工程等の説明は省略する。
図２のフローチャートに示すように半導体装置１００の製造方法は、ビアホールＶＨを形成する工程（Ｓ００）、第１絶縁膜１を成膜する工程（Ｓ０１）、第２絶縁膜２を成膜する工程（Ｓ０２）、ビアホールＶＨ底部の絶縁膜を異方性エッチングで除去する工程（Ｓ０３）とＴＳＶ１１を形成する工程（Ｓ０４）を有する。
ビアホールを形成する工程（Ｓ００）について、図３の工程断面図を参照して説明する。図３の工程断面図に示すように当該工程（Ｓ００）において、半導体基板１０の第１面Ｆ１側から第２面Ｆ２側に向かって、半導体基板１０を貫通するビアホールが形成された部材（１０１）が得られている。ビアホールＶＨは、例えば、図示しないフォトレジストをマスクとして用い、ＲＩＥ(Reactive Ion Etching)法で形成される。ビアホールＶＨが形成されると半導体層３０の半導体基板１０側の表面のＳＴＩ膜２０が露出する。
ＮＡＮＤフラッシュメモリチップ等の薄型化の要求を満たす等の目的で半導体基板１０の厚さを薄くすることが求められている。半導体基板１０の厚さが薄くなると、ビアホールＶＨのアスペクト比（ビア深さ（半導体基板１０厚さ）／ビア径（ビアの外接円直径））が小さくなる。ビアホールＶＨのアスペクト比が大きいと、ビアホールＶＨの底部に成膜される絶縁膜が薄くなるため、後のエッチングで除去する絶縁膜の厚さが薄くなるため、半導体基板１０の第１面Ｆ１側に例えば５００ｎｍ以上の十分な厚さの絶縁膜を残すことが容易である。しかし、ビアホールＶＨのアスペクト比が小さくなると、被覆性の高い第１絶縁膜１だけを形成した場合、側壁及び第１面Ｆ１側に要求される厚さの第１絶縁膜１を形成すると、ビアホールＶＨの底部に厚い第１絶縁膜１が形成される。ビアホールＶＨの底部の厚い第１絶縁膜１を除去すると、ビアホールＶＨの側壁や第１面Ｆ１側の第１絶縁膜１も除去されてしまう。被覆性の低い第２絶縁膜２では、ビアホールＶＨの側壁の底部側に絶縁膜が十分に形成されない。従って、従来のビアホールＶＨ内の絶縁膜形成を採用すると、アスペクト比が小さいビアホールＶＨには要求される厚さの絶縁膜を形成することが困難である。そこで、アスペクト比が小さくても大きくてもエッチング後の絶縁膜厚さを制御し易い実施形態の製造方法を採用することが好ましい。
次に、第１絶縁膜１を成膜する工程（Ｓ０１）について説明する。図４の工程断面図に示すように当該工程（Ｓ０１）において、図３の部材１０１のビアホールＶＨ内と第１面Ｆ１側に被覆性が高い第１絶縁膜１が成膜された部材１０２が得られる。第１絶縁膜１は、被覆性が高いため、ビアホールＶＨの底部及び側壁の全面に形成され、また、半導体基板１０の第１面Ｆ１側の全面に形成されことが好ましい。
第１絶縁膜１は、プラズマＣＶＤ法で成膜することが好ましい。プラズマＣＶＤ法を採用することで、ビアホールＶＨの開口部の第１絶縁膜１が厚くなり（オーバーハングが大きくなる）、ビアホールＶＨの底部の第１絶縁膜１の厚さを抑えることができる。製造される半導体装置１００の第１面Ｆ１側に比較的厚い絶縁膜を残すために、プラズマＣＶＤ法を採用することが好ましい。ビアホールＶＨの底部の絶縁膜が厚くなると、ビアホールＶＨの底部の絶縁膜をエッチングで除去する際に、半導体基板１０の第１面Ｆ１側に形成された絶縁膜やビアホールＶＨの側壁の絶縁膜が薄くなってしまったり、除去されてしまったりし易い。
プラズマＣＶＤ法による第１絶縁膜１の成膜温度は２５０℃以下であることが好ましい。例えば、４００℃以上で第１絶縁膜１を成膜すると接着層３５が溶融してしまい、支持基板３６が剥離されやすくなる。また、温度が低すぎると第１絶縁膜１を成膜し難くなることから、１００℃以上が好ましく、１２０℃以上がより好ましい。
第１絶縁膜１を成膜する一回の処理で、１００μｍ以上１０００μｍ以下の第１絶縁膜１を成膜することが好ましい。成膜された厚さは、場所によって異なるため、実施形態では、第１面Ｆ１側の絶縁膜厚さを基準とする。第１絶縁膜１の厚さが薄すぎると、ビアホールＶＨの底部側の側壁の絶縁膜厚さが不十分になる可能性がある。第１絶縁膜１の厚さが厚すぎると、ビアホールＶＨの底部の絶縁膜厚さが厚すぎて、ビアホールＶＨの底部のエッチングが困難になったり、エッチング後の第１面Ｆ１側の絶縁膜厚さが不十分になったりする場合がある。
第１絶縁膜１は、反応性の低いケイ素化合物を含む雰囲気で成膜されたシリコン酸窒化膜であることが好ましい。より具体的には、第１絶縁膜１は、反応性の低いケイ素化合物としてオルトケイ酸テトラエチル（ＴＥＯＳ）ガス、酸素含有ガス及びＮＨ基含有ガスを含む雰囲気で成膜されることが好ましい。酸素含有ガスとしては、典型的には、ＮＯ２、Ｏ２及びＮＯ等からなる群より選ばれる１種以上のガスであることが好ましい。また、ＮＨ基含有ガスとしては、典型的には、ＮＨ３ガスを含み、さらに、任意にＮ２ガスを含むものが好ましい。
次に第２絶縁膜２を成膜する工程（Ｓ０２）について説明する。図５の工程断面図に示すように当該工程（Ｓ０２）において、図４の部材１０２のビアホールＶＨ内と第１面Ｆ１側に被覆性が低い第２絶縁膜２が形成された部材１０３が得られる。第２絶縁膜２は、第１面Ｆ１側（第１絶縁膜１上の第１面Ｆ１側）とビアホールＶＨ内の側壁と底部に成膜される。
第２絶縁膜２は、第１絶縁膜１と同様にプラズマＣＶＤ法で成膜されることが好ましい。第１絶縁膜１よりも第２絶縁膜２はオーバーハングが大きくなり、第２絶縁膜２だけを成膜すると、エッチング後の膜厚制御が難しい。エッチング後の第１面Ｆ１側、ビアホールＶＨの側壁の絶縁膜がそれぞれ要求された厚さの絶縁膜となるように適切な厚さの第１絶縁膜１と第２絶縁膜２を成膜することが好ましい。実施形態の製造方法では、被覆性の高い第１絶縁膜１と被覆性の低い第２絶縁膜２の両方を成膜することで、それぞれの特性を有効に利用している。第２絶縁膜２は、被覆性が低いため、第１絶縁膜１よりも第１面Ｆ１側に厚く、ビアホールＶＨの開口部分が狭まる様に、第１面Ｆ１側とビアホールＶＨの開口部に集中的に成膜されている。ビアホールＶＨの底部側に成膜されにくく、ビアホールＶＨの底部と底部側の側壁には、第２絶縁膜２が形成されていない部分が含まれる場合がある。
プラズマＣＶＤ法による第２絶縁膜２の成膜温度は２５０℃以下であることが好ましい。例えば、４００℃以上で第２絶縁膜２を成膜すると接着層３５が溶融してしまい、支持基板３６が剥離されやすくなる。また、温度が低すぎると第２絶縁膜２を成膜し難くなることから、１００℃以上が好ましく、１２０℃以上がより好ましい。
第２絶縁膜２を成膜する一回の処理で、１００μｍ以上１０００μｍ以下の第２絶縁膜２を成膜することができる。成膜された厚さは、場所によって異なるため、実施形態では、第１面Ｆ１側の絶縁膜厚さを基準とする。第２絶縁膜２をあまり厚く成膜するとビアホールＶＨの開口部付近の絶縁膜厚さが厚くなりすぎる場合や、ビアホールＶＨの開口部が塞がれてしまい、エッチングが困難になることがある。
第２絶縁膜２は、反応性の高いケイ素化合物を含む雰囲気で成膜されたシリコン酸窒化膜であることが好ましい。より具体的には、第１絶縁膜１は、反応性の高いケイ素化合物としてモノシラン（ＳｉＨ４）ガス、酸素含有ガス及びＮＨ基含有ガスを含む雰囲気で成膜されることが好ましい。酸素含有ガスとしては、典型的には、ＮＯ２、Ｏ２及びＮＯ等からなる群より選ばれる１種以上のガスであることが好ましい。また、ＮＨ基含有ガスとしては、典型的には、ＮＨ３ガスを含み、さらに、任意にＮ２ガスを含むものが好ましい。
第１絶縁膜１と第２絶縁膜２の成膜の切り替えは、反応性の低いケイ素化合物と反応性の高いケイ素化合物の供給量を変えることで行える。ガス濃度の変更という簡便な操作によって被覆性の異なる絶縁膜を作り分けることができるため、工程数の増加を抑えることができ、経済性の観点からも好ましい。
第１絶縁膜１を成膜した後に第２絶縁膜２を成膜していることから、第１絶縁膜１は半導体基板１０と接し、第２絶縁膜２は、第１絶縁膜１の半導体基板１０と接した面とは反対側の面と接している。つまり、第１絶縁膜１は半導体基板１０と直接的に接し、第２絶縁膜２は、第１絶縁膜１の半導体基板１０と直接的に接した面とは反対側の面と直接的に接している。
なお、第１絶縁膜１を成膜する工程（Ｓ０１）と第２絶縁膜２を成膜する工程（Ｓ０２）は、他の実施形態で説明するように第２絶縁膜２を成膜する工程（Ｓ０２）を第１絶縁膜１を成膜する工程（Ｓ０１）より先に行なってもよいし、第１絶縁膜１を成膜する工程（Ｓ０１）と第２絶縁膜２を成膜する工程（Ｓ０２）を交互に、第１絶縁膜１を成膜する工程（Ｓ０１）又は／及び第２絶縁膜２を成膜する工程（Ｓ０２）を複数回行なってもよい。
第１絶縁膜１を成膜してから第２絶縁膜２を成膜する場合、図５の部材１０３では、最も半導体基板１０側に位置する第１絶縁膜１の半導体基板１０を向く面（好ましくは全面）は、半導体基板１０の第１絶縁膜１を向く面と直接的に接していることが好ましい。また、最も半導体基板１０側に位置する第２絶縁膜２の半導体基板１０を向く面（好ましくは全面）は、第１絶縁膜１の第２絶縁膜２を向く面と直接的に接している、又は、最も半導体基板１０側に位置する第２絶縁膜２の半導体基板１０を向く面（好ましくは全面）の一部は、第１絶縁膜１の第２絶縁膜２を向く面と直接的に接し、残りは半導体基板１０の第２絶縁膜２を向く面と直接的に接していることが好ましい。
次に、ビアホールＶＨ底部の絶縁膜を異方性エッチングで除去する工程（Ｓ０３）について説明する。図６の工程断面図に示すように当該工程（Ｓ０３）において、図５の部材１０３のビアホールＶＨの底部の第１絶縁膜１及び第２絶縁膜２が除去された部材１０４が得られる。エッチングを行なって、ビアホールＶＨの底部の絶縁膜を除去する。図１の半導体装置１００の構成の場合は、半導体層３０の配線回路３１の半導体基板１０側に存在する絶縁膜（図１では、ＳＴＩ膜２０）もエッチングで除去することによって、半導体層３０の配線回路３１を露出させる。第１面Ｆ１に対して垂直方向からの異方性エッチングによって、ビアホールＶＨの側壁の絶縁膜も一部除去される。
例えば、第１絶縁膜１だけを成膜すると被覆性が高いためビアホールＶＨの底部にも第１面Ｆ１側に近い厚さの絶縁膜が成膜されるため、ビアホールＶＨの底部の絶縁膜を異方性エッチングで除去すると第１面Ｆ１側の第１絶縁膜１も除去されてしまう。被覆性の高い第１絶縁膜１と被覆性の低い第２絶縁膜２の両方を成膜することで、ビアホールＶＨの底部の絶縁膜の厚さを抑えつつ第１面Ｆ１側の絶縁膜の厚さを増やすことができる。ビアホールＶＨのアスペクト比が小さい場合では、アスペクト比が大きい場合よりもビアホールＶＨの底部に絶縁膜が形成されやすいが、被覆性の低い第２絶縁膜２はビアホールＶＨの底部に成膜されにくいため、図５の工程断面図に示すように、ビアホールＶＨの底部の絶縁膜の厚さを第１面Ｆ１側の絶縁膜の厚さよりも十分に薄くすることができる。
ビアホールＶＨのアスペクト比が大きい場合でも実施形態の製造方法によるエッチング後の絶縁膜の厚さの制御の容易性の利点は享受できるが、前述の通りビアホールＶＨのアスペクト比が小さい場合にその利点がより大きくなる。ビアホールＶＨのアスペクト比が２．８未満において、実施形態の製造方法による利点がより大きくなる。ビアホールＶＨのアスペクト比が２．０以下の場合において、実施形態の製造方法がより好ましく、ビアホールＶＨのアスペクト比が１．５以下の場合において、実施形態の製造方法がさらにより好ましい。
また、ビアホールＶＨのビア径が大きくなると、ビアホールＶＨの底部に絶縁膜が形成されやすくなる。上述の理由により、ビアホールＶＨのビア径が１０μｍ以上の場合において、実施形態の製造方法はより好ましい。
次に、ＴＳＶ１１を形成する工程（Ｓ０４）について説明する。当該工程（Ｓ０４）において、図６の部材１０４のビアホールＶＨの底部の露出した配線回路３１と接続し、半導体層３０を貫通するＴＳＶ１１及びＴＳＶ１１上のバンプ１２を形成して図１の半導体装置１００が得られる。ＴＳＶ１１やバンプ３４とその下地の間には、図示しないバリアメタルを形成してもよい。
第１実施形態の製造方法を採用することで、アスペクト比が小さい場合でも、第１面Ｆ１側に要求された厚さの絶縁膜を有する半導体装置１００を得ることができる。
（第２実施形態）
第２実施形態は、半導体装置の製造方法に関する。第２実施形態は、第１実施形態の半導体装置の製造方法の変形例である。第２実施形態においては、第２絶縁膜２を成膜してから第１絶縁膜１を成膜することが第１実施形態の半導体装置の製造方法と異なる。第１実施形態と第２実施形態において、共通する構成、製造方法については、その説明を省略する。なお、第２実施形態では、エッチング前のビアホールＶＨと配線回路３１の間には、ＳＴＩ膜２０ではなく、絶縁膜３２が位置している。
図１の半導体装置１００では、第１絶縁膜１がＴＳＶ１１と半導体基板１０を隔てる絶縁膜として設けられているが、第２実施形態では、先に第２絶縁膜２を形成しているため、半導体装置１００のＴＳＶ１１と半導体基板１０を隔てる絶縁膜は、第２絶縁膜２を主体とし、部分的に第１絶縁膜１が含まれる。
第２実施形態においては、第２絶縁膜２を成膜する工程（Ｓ０２）を行なった後に、第１絶縁膜１を成膜する工程（Ｓ０１）を行なっている。第２実施形態の半導体装置の製造方法を図７と図８の工程断面図を参照して説明する。第２実施形態において、絶縁膜の成膜の順番と厚さが異なるが、成膜の条件は第１実施形態と同様である。
図７の工程断面図に示すように当該工程（Ｓ０２）において、図３の部材１０１のビアホールＶＨ内と第１面Ｆ１側に被覆性が低い第２絶縁膜２が成膜された部材１０４が得られる。第２絶縁膜２は被覆性が低いため、ビアホールＶＨの側壁やビアホールＶＨの底部には、第２絶縁膜２が形成されにくく、第２絶縁膜２を成膜する工程（Ｓ０２）を行なった後に、ビアホールＶＨの側壁の第２絶縁膜２の厚さが薄い部分が含まれる場合や、ビアホールＶＨ内において、半導体基板１０の表面が露出している場合がある。
次に、第１絶縁膜１を第１面Ｆ１側から成膜する。図８の工程断面図に示すように当該工程（Ｓ０２）において、図７の部材１０５のビアホールＶＨ内と第１面Ｆ１側に被覆性が低い第１絶縁膜１が成膜された部材１０６が得られる。ビアホールＶＨ内において、第２絶縁膜２を成膜する工程（Ｓ０２）で第２絶縁膜２が成膜されていない部分があるときは、ビアホールＶＨの半導体基板１０上に第１絶縁膜１が成膜される。
第２絶縁膜２を成膜した後に第１絶縁膜１を成膜していることから、第１絶縁膜１の成膜後は、第２絶縁膜２は半導体基板１０と接し、第１絶縁膜１は、第２絶縁膜２の半導体基板１０と接した面とは反対側の面と接している。つまり、第２絶縁膜２は半導体基板１０と直接的に接し、第１絶縁膜１は、第２絶縁膜２の半導体基板１０と直接的に接した面とは反対側の面と直接的に接している。
第２実施形態では、図７の部材１０５で絶縁膜の厚さが不十分であった第１面Ｆ１側とビアホールＶＨの側壁（特に底部側の側壁）に第１絶縁膜１が成膜されることで、エッチング後に第１面Ｆ１側とビアホールＶＨの側壁に要求された厚さの絶縁膜を形成することができる。第１絶縁膜１と第２絶縁膜２の成膜の順番はどちらが先であっても、アスペクト比が小さい（ビア径が大きい）場合において、第１面Ｆ１側に要求された厚さの絶縁膜を有する半導体装置１００を得ることができる。
（第３実施形態）
第３実施形態は、半導体装置の製造方法に関する。第３実施形態は、第１実施形態の半導体装置の製造方法の変形例である。第３実施形態においては、第２絶縁膜２を成膜してからさらに第１絶縁膜１を成膜することが第１実施形態の半導体装置の製造方法と異なる。第３実施形態と第２実施形態において、共通する構成、製造方法については、その説明を省略する。
第３実施形態においては、第２絶縁膜２を成膜する工程（Ｓ０２）を行なった後に、再度、第１絶縁膜１を成膜する工程（Ｓ０１）を行なっている。第３実施形態の半導体装置の製造方法を図９の工程断面図を参照して説明する。第３実施形態において、絶縁膜の成膜の順番と厚さが異なるが、成膜の条件は第１実施形態と同様である。
図９の工程断面図に示すように、２回目の第１絶縁膜１を成膜する工程（Ｓ０１）において、第２絶縁膜２上にさらに第１絶縁膜１が形成された部材１０７が得られる。図９の部材１０７では、ビアホールＶＨ内と第１面Ｆ１側に３層の絶縁膜が形成されている。図９の部材１０７も第１実施形態と同様に異方性エッチングを行なうことによって、要求された厚さの絶縁膜を有する半導体装置１００を得ることができる。絶縁膜を３層以上積層することで、２層の積層では困難な絶縁膜の膜厚の制御が可能になる場合がある。第１絶縁膜１と第２絶縁膜２を成膜した後にさらに第１絶縁膜１を成膜することで、アスペクト比が小さい（ビア径が大きい）場合において、第１面Ｆ１側に要求された厚さの絶縁膜を有する半導体装置１００を得ることができる。
第３実施形態では、第１絶縁膜１と第２絶縁膜２が交互に、第１絶縁膜１を２層、第２絶縁膜２を１層成膜している。第３実施形態の変形例としては、それぞれ交互に第１絶縁膜１を２層以上、第２絶縁膜２を２層以上成膜する半導体装置の製造方法も含まれる。
（第４実施形態）
第４実施形態は、半導体装置の製造方法に関する。第４実施形態は、第２実施形態の半導体装置の製造方法の変形例である。第４実施形態においては、第１絶縁膜１を成膜してからさらに第２絶縁膜２を成膜することが第２実施形態の半導体装置の製造方法と異なる。第４実施形態と第２実施形態において、共通する構成、製造方法については、その説明を省略する。第４実施形態においては、半導体層３０の半導体基板１０の第２面側の表面の一部に配線回路３１が露出している。
第４実施形態においては、第１絶縁膜１を成膜する工程（Ｓ０１）を行なった後に、再度、第２絶縁膜２を成膜する工程（Ｓ０２）を行なっている。第４実施形態の半導体装置の製造方法を図１０の工程断面図を参照して説明する。第４実施形態において、絶縁膜の成膜の順番と厚さが異なるが、成膜の条件は第１実施形態と同様である。
図１０の工程断面図に示すように、２回目の第２絶縁膜２を成膜する工程（Ｓ０２）において、第１絶縁膜１上にさらに第２絶縁膜２が形成された部材１０８が得られる。図１０の部材１０８では、ビアホールＶＨ内と第１面Ｆ１側に３層の絶縁膜が形成されている。図１０の部材１０８も第２実施形態と同様に異方性エッチングを行なうことによって、要求された厚さの絶縁膜を有する半導体装置１００を得ることができる。絶縁膜を３層以上積層することで、２層の積層では困難な絶縁膜の膜厚の制御が可能になる場合がある。第２絶縁膜２と第１絶縁膜１を成膜した後にさらに第２絶縁膜２を成膜することで、アスペクト比が小さい（ビア径が大きい）場合において、第１面Ｆ１側に要求された厚さの絶縁膜を有する半導体装置１００を得ることができる。
第４実施形態では、第１絶縁膜１と第２絶縁膜２が交互に、第１絶縁膜１を１層、第２絶縁膜２を２層成膜している。第４実施形態の変形例としては、それぞれ交互に第１絶縁膜１を２層以上、第２絶縁膜２を２層以上成膜する半導体装置の製造方法も含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…第１絶縁膜、２…第２絶縁膜、１０…半導体基板、１１…ＴＳＶ、１２…バンプ、２０…ＳＴＩ膜、３０…半導体層、３１…配線回路、３２…絶縁膜、３３…絶縁膜、３４…バンプ、３５…接着層、３６…支持基板、Ｆ１…第１面、Ｆ２…第２面、ＶＨ…ビアホール

Claims (7)

  1. 第１面と前記第１面の反対側にある第２面を有し、前記第２面側には配線回路を含む回路基板が設けられ、前記第１面から第２面に向かってビアホールを有する半導体基板の前記ビアホール内と前記第１面側に被覆性が良い第１絶縁膜を成膜する工程と、
    前記ビアホール内と前記第１面側に被覆性の悪い第２絶縁膜を成膜する工程と、
    前記ビアホールの底部の前記第１絶縁膜、又は、前記ビアホール内の底部の第１絶縁膜及び前記ビアホール内の底部の第２絶縁膜を異方性エッチングにより除去する工程と、
    を含む半導体装置の製造方法。
  2. 前記第１絶縁膜は、２５０℃以下でプラズマＣＶＤ法により成膜され、
    前記第２絶縁膜は、２５０℃以下でプラズマＣＶＤ法により成膜される請求項１に記載の半導体装置の製造方法。
  3. 前記ビアホールのアスペクト比（ビアホール深さ／ビア径）は、２．８未満である請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ビアホールのビア径は、１０μｍ以上である請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１絶縁膜は、オルトケイ酸テトラエチルガス、酸素含有ガス及びＮＨ基含有ガスを含む雰囲気で成膜され、
    前記第２絶縁膜は、モノシランガス、酸素含有ガス及びＮＨ基含有ガスを含む雰囲気で成膜され、
    前記オルトケイ酸テトラエチルガスと前記モノシランガスの供給量を変えることによって、前記第１絶縁膜と前記第２絶縁膜の成膜を切り替える請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１絶縁膜は前記半導体基板と接し、前記第２絶縁膜は、前記第１絶縁膜の前記半導体基板と接した面とは反対側の面と接し、又は、
    前記第２絶縁膜は前記半導体基板と接し、前記第１絶縁膜は、前記第２絶縁膜の前記半導体基板と接した面とは反対側の面と接する請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１絶縁膜と第２絶縁膜は、交互に成膜され、
    前記第１絶縁膜又は／及び前記第２絶縁膜は、２層以上成膜される請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
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