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TWI529939B - High frequency semiconductor device and its manufacturing method - Google Patents

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TWI529939B
TWI529939B TW101150661A TW101150661A TWI529939B TW I529939 B TWI529939 B TW I529939B TW 101150661 A TW101150661 A TW 101150661A TW 101150661 A TW101150661 A TW 101150661A TW I529939 B TWI529939 B TW I529939B
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TW
Taiwan
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layer
semiconductor device
frequency
semiconductor substrate
film
Prior art date
Application number
TW101150661A
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TW201334187A (zh
Inventor
Hiroki TSUNEMI
Hideo Yamagata
Kenji Nagai
Yuji Ibusuki
Original Assignee
Sony Corp
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Publication date
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Description

高頻半導體裝置及其製造方法
本揭示技術係關於包含具有所謂SOI(Silicon On Insulator：絕緣層上覆矽)型之元件結構之高頻電晶體之高頻半導體裝置及其製造方法。
本申請案係基於且主張2012年2月8日申請之日本國專利局日本專利申請案第2012-025422號之優先權的權利；該案之全部內容以引用之方式併入本文中。
高頻半導體已廣泛應用於例如行動電話或無線LAN(local area network，區域網路)等無線通訊機器之發送及接收，以及切換接收信號等高頻信號處理之用途。
高頻電晶體為實現高速動作，而要求其與基板之耦合電容(寄生電容)較小。
因此，先前，高頻電晶體多使用可容易地製作消耗電力少且複雜之電路之如GaAs般之化合物半導體FET(Field Effect Transistor：場效電晶體)。
然而，如GaAs般之化合物半導體系之元件因基板材料原因或難以大口徑化，材料費用較矽系之元件高。且，自要求無線通訊機器小型化及系統晶片整合之需求而言，迫切要求與由矽系元件所形成之周邊電路一體化形成。
例如，若以天線開關為例，於化合物半導體系FET上形成天線開關用之高頻電晶體之情形時，則期望於其他晶片形成作為周邊電路之RF開關控制用之 CMOS(Complementary Metal-Oxide-Semiconductor，互補金氧半導體)解碼器或IPD(Integrated Passive Device：整合式被動元件)等。一般，期望天線開關用之高頻電晶體與周邊電路組裝成模組，若兩者為不同晶片之構成，則會使製造成本增加。
因此，近年來，已在不斷開發使用可與用作周邊電路之矽系元件即CMOS解碼器電路混載之SOI(Silicon On Insulator，絕緣層上覆矽)基板之天線開關元件。
因SOI基板具有可減少寄生電容之優點，故可實現具有與化合物半導體元件相同之高性能之天線開關元件。
然而，會產生高頻電晶體自身發熱引起之電性特性降低。
該自身發熱係因通道區域之汲極端附近引起衝擊離子化而產生。特別地，形成於SOI基板上之高頻電晶體係藉由熱傳導係數比矽低2位數以上之材料、例如氧化矽而將支持基板與矽層分離。相對於矽之熱傳導係數為144[W/(m‧k)]，氧化矽之熱傳導係數為1.1[W/(m‧k)]，位數差別大。
因此，通道區域所產生之熱難以散逸至通道正下方之區域。因此，SOI型元件若與主體型元件(基板與通道區域之間不存在用於基板分離之氧化矽膜之結構之元件)相比，則元件自身會變為高溫而使電性特性下降。
關於MOS(Metal Oxide Semiconductor，金氧半導體)電晶體，已知有例如如下述專利文獻1所揭示之SOI型電晶體 之散熱結構。該散熱結構係於SOI基板之支持基板之電晶體之背面處形成貫通孔，自支持基板之背面遍及至貫通孔之內壁面及內底面而形成金屬製之熱傳導層。
關於雙極電晶體，已知有例如下述專利文獻2所揭示之具有SOI型電晶體之另一散熱結構之半導體裝置。
該半導體裝置中，於形成有基板分離絕緣層(第1絕緣層)之支持基板(第1半導體層)上，自基板分離絕緣層之側形成有第2半導體層(N型半導體層；具體而言，係N型矽層3(段落[0006]))與第2氧化膜4。而且，第2氧化膜4上形成有具有形成有元件之SOI型之基板分離結構之第3半導體層(N型磊晶層5)。
N型磊晶層5係於形成有電晶體之區域之周圍形成有元件分離絕緣膜。元件分離絕緣膜內形成有貫穿其厚度方向而到達N型矽層3之槽；該槽內埋入非摻雜多晶矽膜7a、7b，藉此形成散熱用溝槽14。
關於高頻失真特性之改善，已知有例如下述非專利文獻1所揭示之結構。
該揭示技術中，相對形成高頻開關元件之SOI基板，於上述元件之周邊形成有貫通至半導體基板101之溝槽，例如，利用離子植入技術打入氬而於半導體基板101上形成損傷層。
藉由以該損傷層捕獲施加高頻時半導體基板內所產生之載子而防止基板之電容變動。且，藉由以溝槽所示之貫通於半導體基板之電極固定基板之電位，可提高防止基板電 容變動之效果。
關於高頻失真特性之改善，已知有如下述非專利文獻2所示般使用多晶矽層之技術。
該技術係於半導體基板上使用設置有多晶矽層之SOI基板者。
因此，利用非摻雜之多晶矽而具有捕獲施加高頻時之產生於半導體基板內之載子之效果。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利3173147號公報
[專利文獻2]日本專利2500630號公報
[非專利文獻]
[非專利文獻1]A. Botula, et. al, "A Thin-film SOI 180 nm COMS RF Switch Technology", Silicon Monolithic, Integrated Circuits in RF Systems, 2009.
[非專利文獻2]Daniel. C. kerr, "Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer", Silicon Monolithic Integrated Circuits in RF Systems, 2008.
上述專利文獻1所揭示之技術中，因混載靠近貫通孔之底面之金屬製熱傳導層之電晶體與遠離該底面之電晶體，故相應貫通孔與電晶體之距離，電晶體間之散熱性能產生差異。
再者，若使散熱性能相同，則期望每電晶體地設置貫通 孔。該情形時，難以高密度地配置電晶體，且亦無法避免基板強度之降低。
上述專利文獻2所揭示之散熱結構中，因由N型矽層與非摻雜多晶矽膜形成散熱路徑，故對散熱起到一定效果。
然而，將該散熱結構之元件適用於高頻用途時，因支持基板之浮動，施加高頻時所產生之載子變化引起基板電容變動，致使高頻失真特性降低。
上述非專利文獻1所揭示之結構中，因捕獲施加高頻時半導體基板內所產生之載子之部分並非位於電晶體正下方，故難以完全地抑制載子變動。
通常，因高頻開關所使用之SOI基板之支持基板係使用電阻相當高者，故難以獲得固定基板電位之效果。
利用離子植入形成損傷層時，因載子捕獲能力會因熱歷程而產生變化，且步驟數亦增加，故製造成本增加。
上述非專利文獻2所揭示之結構中，因多晶矽之集束型之晶界較多，故無法解決膜應力引起之電晶體特性降低之不良。
因此，期望提供防止形成於SOI基板上之高頻電晶體之自身發熱引起之熱破壞、具有較佳之高頻失真特性之元件結構之高頻半導體裝置與用於實現該元件結構之高頻半導體裝置之製造方法。
本揭示技術之一實施形態之高頻半導體裝置係於半導體基板之一面上，自該一面之側依序形成有第1絕緣層、非摻雜之磊晶多晶矽層、第2絕緣層及半導體層；於介隔上 述第2絕緣層而面向上述非摻雜之磊晶多晶矽層之上述半導體層之位置形成有高頻電晶體。
根據該構成，於面向柱狀結晶狀之非摻雜之磊晶多晶矽層之位置形成有高頻電晶體。因該非摻雜之磊晶多晶矽層於磊晶成長期間成為柱狀結晶態，故即使其相對較厚，因膜應力較小，藉此，高頻電晶體之高頻特性並未降低。 且，因係非摻雜，故將高頻信號施加至高頻電晶體時將引發多晶矽層內產生載子，結果，藉由抑制基板電容之變動，高頻失真特性並未降低。
本揭示技術之一實施形態之高頻半導體裝置之製造方法係於半導體基板上，以第1絕緣層、經摻雜雜質而低電阻化之摻雜磊晶多晶矽層、柱狀結晶狀之非摻雜之磊晶多晶矽層、第2絕緣層及半導體層之順序積層。於上述半導體層上形成供形成通道區域之高頻電晶體。相對於摻雜磊晶多晶矽層而於上述半導體基板之多層配線層內形成用於連接接地電位之接觸電極層。
該製造方法中，因形成有柱狀結晶狀之非摻雜之磊晶多晶矽層，故其與上述本揭示技術之高頻半導體裝置同樣地，抑制高頻特性、特別抑制高頻失真特性之降低。
進而，於摻雜磊晶多晶矽層之半導體基板側形成摻雜磊晶多晶矽層，因其利用連接結構固定電位，故可進一步改善高頻特性。
又，因於製作所謂SOI基板時形成依賴於高頻特性改善之摻雜磊晶多晶矽層與非摻雜之磊晶多晶矽層，且其後僅 形成用於連接於接地電位之連接結構，故可容易地形成用於特性改善之構成。且，特性改善效果不會因熱歷程等而改變。
根據本揭示技術之一實施形態，可提供防止形成於SOI基板上之高頻電晶體之自身發熱引起之熱破壞、且具有較佳之高頻失真特性之元件結構之高頻半導體裝置與用於實現該元件結構之高頻半導體裝置之製造方法。
參照圖式說明本揭示技術之實施形態。
以下，按照以下順序進行說明。
1.第1實施形態：揭示SOI磊晶層之結構、散熱通道結構、接地連接結構與該等之製造方法的實施形態。
2.第2實施形態：揭示虛擬配線部的實施形態。
3.第3實施形態：於支持基板側設置有被動元件的實施形態。
4.第4實施形態：取代支持基板而設置有晶粒附著薄板之實施形態。
5.第5實施形態：顯示因上述第1至第4實施形態中存在支持基板故亦可無需半導體基板自身的實施形態。
6.顯示探討摻雜磊晶多晶矽層及第2絕緣層之厚度之適用範圍。
7.顯示適用例。
<1.第1實施形態>
圖1顯示本揭示技術之第1實施形態之高頻半導體裝置的 概略要部剖面圖。
圖1所圖解之高頻半導體基板裝置RFD1具有由接著劑23將半導體基板1貼合於支持基板16之基本基板結構。
半導體基板1之支持基板16側之面(第1面)上形成各種層或膜，於以其中之半導體層5a為中心之區域形成有高頻電晶體RFT。
首先，對積層於該半導體基板1之第1面(圖1之下表面)之層或元件(高頻電晶體)進行詳細說明。
[1.1磊晶成長層之結構]
自半導體基板1之第1面(下表面)側依序形成有第1絕緣層2、摻雜磊晶多晶矽層3a、柱狀結晶狀之非摻雜之磊晶多晶矽層3b及第2絕緣層4。
半導體基板1較佳為使用例如電阻率為500~2000 Ωcm之高電阻矽晶圓。但，矽晶圓之電阻率並非限定於此。
第1絕緣層2較佳為氧化矽膜，且期望其厚度為0.1~0.5 μm。另，亦可由較氧化矽膜介電係數較低之絕緣材料形成第1絕緣層2。
此處，「柱狀結晶狀之磊晶多晶矽層」係指例如以1000℃以上之溫度應用磊晶成長技術而形成之多晶矽層。形成「柱狀結晶狀之非摻雜之磊晶多晶矽層」時，期望以1000℃以上之溫度形成。
若以上述以外之方法，例如以600~650℃之溫度形成多晶矽層時，因存在大量集束型晶界，膜應力較大。因此，若堆積較厚之(數十微米以上)之多晶矽，則膜應力較大。 結果，有其經由較薄之第1絕緣層2而與元件之通道形成區域之應力相加致使元件特性下降之虞。
本揭示技術之特徵在於為防止該膜應力引起之特性降低，使第2絕緣層4之正上方(形成時則為正下方)之膜成為「柱狀結晶狀之非摻雜磊晶多晶矽層」(第1要件)。因此，「非摻雜」係為對高頻電晶體RFT之閘極或汲極等施加高頻信號時引發高頻信號變化引起之載子而抑制基板電容變化，防止高頻輸出之失真特性之降低。
若滿足該第1要件，則因本揭示技術對防止特性降低有一定效果，故無需如上述般地使符號(3a、3b)所示之「磊晶成長層」成為2層結構即可。
然而，若使第1絕緣層2與第2絕緣層4間之層僅為非摻雜之磊晶多晶矽層3b之單層膜，則為減少基板電容，期望使該單層膜相當厚。因此，無論為何種「非摻雜」，仍有膜應力某種程度地增加之虞。且，若自膜應力之角度而言，若薄化非摻雜之磊晶層，則基板電容增加。進而，期望如後述般地設置適宜用於使非摻雜層有效連接於接地電位之低電阻層。
因此，期望成為柱狀結晶之非摻雜之磊晶多晶矽層3b與摻雜磊晶多晶矽層3a之2層結構(第2要件)。
為藉由引發高頻信號變化所引起之載子而改善高頻失真特性，期望使柱狀結晶狀之非摻雜之磊晶多晶矽層3b位於靠近元件之側，故摻雜磊晶多晶矽層3a必然位於離元件較遠之側(靠近半導體基板1之側)。
此處，所謂「摻雜」係指「摻雜雜質」之意；雜質之導電型既可為N型亦可為P型。且，自連續進行磊晶成長之角度而言，亦期望雜質摻雜法為如下手法，即，藉由於磊晶成長之最初階段在成長中導入雜質，在成長期間停止雜質導入而形成非摻雜層。此處，期望摻雜磊晶多晶矽層3a亦以例如1000℃以上形成而成為柱狀結晶狀。
摻雜磊晶多晶矽層3a及非摻雜磊晶多晶矽層3b之所需厚度及導入雜質之種類或所需濃度將於後述。
第2絕緣層4以後述方式使非摻雜之磊晶多晶矽層3b之電位固定之情形時，即使其較薄仍不會使基板電容較大地變化。自提高散熱性之角度而言，反而如後述般期望使該第2絕緣層4較薄。且，因第2絕緣層4為介在於矽單結晶(半導體基板1)與多晶矽層之間之膜，故自不賦予膜應力之角度而言，亦較佳為使用較薄之氧化矽膜等。
如自上述揭示所明瞭般，因第1要件(存在柱狀結晶狀之非摻雜之磊晶多晶矽層3b)為極為需要之要件，第2要件(追加摻雜磊晶多晶矽層3a)雖非常需要，但為附加要件。
接著，說明電晶體結構、散熱結構(第3要件)及接地連接機構(第4要件)。另，第3要件與第4要件可分別單獨地或組合後附加於上述第1要件，亦可附加於上述第1及第2要件。
[1.2電晶體結構]
半導體層5a位於第2絕緣層4之下。半導體層5a係如後述般地例如藉由將新的半導體基板薄層化而形成。
半導體層5a其高頻電晶體RFT之形成區域以外(圖1中之幾乎所有區域)為元件分離(絕緣)層5b。
於元件分離層5b以外之半導體層5a之區域中，相互隔開而形成有2個源極汲極區域(S/D)7、8。源極汲極區域7、8之間之區域係高頻電晶體RFT之通道形成區域5c。高頻電晶體RFT之通道導電型為N型之情形時，對源極汲極區域7、8高濃度地導入N型雜質，對通道形成區域5c導入P型雜質。
於通道形成區域5c之下(形成時為上)積層有包含較薄之氧化矽膜等之閘極絕緣膜9與閘極電極6。
閘極電極6經由第1層間絕緣膜14a內之接點而連接於第1配線層14b中之閘極配線層12a。源極汲極區域7連接於第1配線層14b中之源極汲極電極12b。同樣地，源極汲極區域8連接於第1配線層14b中之源極汲極電極12c。
另，圖1所示之例中，雖於第1配線層14b之下方(形成時為上方)以第2層間絕緣膜14c、第2配線層14d及第3層間絕緣膜14e之順序積層，但本揭示技術並非限定於該構成。
再者，圖1僅顯示有1個為輸入輸出信號或輸入施加電壓而設之端子連接結構。高頻半導體裝置全體中設置有複數個此種端子連接結構(參照後述之圖30a及圖30b)。
圖1所圖解之端子連接結構例如具有將第1配線層14b中之配線層12e、與第2配線層14d中之配線層13以接觸插塞11連接之內部配線部。
自半導體基板1之背面(圖1之上表面)形成有到達配線層 12e之連接通道Va。自連接通道Va之內底面越過內壁面直至半導體基板1之背面(圖中為上表面)形成有導電性之連接膜20a。又，於半導體基板1之背面上之連接膜20a之部分形成有外部連接端子(此處為BGA端子22)。因此，BGA端子22經由連接膜20a而連接於內部配線部。
另，內部配線部直接或經由其他元件而連接於高頻電晶體RFT。
BGA端子22周圍及連接通道Va內由絕緣性保護膜，例如樹脂21包覆。
另一方面，設置有BGA端子22之側之相反側即第3層間絕緣膜14e之下方用接著劑23貼合有支持基板16。
自強度或材料成本之角度而言，期望支持基板16為玻璃等之基板。或，自對散熱略有助益之角度而言，期望支持基板16為熱導率較高之材料，例如氧化鋁陶瓷或氮化鋁等之基板。
圖1中顯示要部之高頻半導體裝置RFD1至少具有1個圖解之高頻電晶體RFT。但，使半導體層5a為矽製係為如後述之適用例之天線開關般地容易地與其他電路(周邊電路)一體形成，故，通常，使高頻電晶體以外之元件包含於該高頻半導體裝置RFD1中。
該高頻電晶體RFT相對柱狀結晶狀之非摻雜磊晶多晶矽層3b，介隔第2絕緣層4而形成於相向之位置。此處，[形成於相向之位置]係指高頻電晶體RFT之通道形成區域5c之正上方或正下方(圖1之情形為正上方)至少存在非摻雜之磊 晶多晶矽層3b。
[1.3散熱結構]
圖1所圖解之高頻半導體裝置RFD1係除連接通道Va之外亦至少具有1個其他形狀之通道(散熱通道Vb)。更詳細而言，散熱通道Vb，其之內壁面形成正錐狀。與此相對，上述連接通道Va，其之內壁面形成倒錐狀。該通道形狀之不同係為不使連接膜20於連接通道Va側因通道內壁面而與摻雜磊晶多晶矽層3a等電性短路而使絕緣膜19殘留，以避免該絕緣膜19殘留於散熱通道Vb之內壁面。
散熱通道Vb之內底面及內壁面上形成有作為「熱耦合構件」之熱耦合膜20b。因此，摻雜磊晶多晶矽層3a及非摻雜磊晶多晶矽層3b經由熱耦合膜20b而熱耦合於半導體基板1。圖1中以符號「Rt2」表示經由該熱耦合之散熱路徑。
另，作為主要散熱路徑，除此之外，亦存在由符號「Rt1」所表示之經由靠近發熱源即高頻電晶體RFT之第1絕緣層2而穿過半導體基板1之路徑。雖亦與第1絕緣層2之厚度有關，但多數情形時，靠近熱源則意味著利用散熱路徑Rt1之散熱效果較高。
作為其他路徑，亦存在自絕緣膜19、連接膜20a、BGA端子22向外延伸之散熱路徑，進而亦有散逸至多層配線層繼而延伸至支持基板16之散熱路徑，但該等散熱效果並不如圖1所示之2條散熱路徑般高。
因此，經由包含高熱傳導率之材料之熱耦合膜20b而對 半導體基板1良好導熱之散熱通道Vb可有效防止熱引起之高頻特性之降低。熱耦合構件(熱耦合膜20b)的熱導電率較第1絕緣層2的熱導電率高。藉此，可使圖1之散熱路徑Rt1未完全釋放之熱迂迴至散熱路徑Rt2。
另，如圖1所示，自提高散熱性能之點而言，自散熱通道Vb之內底部之熱耦合膜20b，藉由與閘極配線層12a同時形成之導電層、接點、第1配線層14b延長散熱路徑較為有效。高密度地配置有大量散熱元件之情形等中有半導體基板1之溫度變高之情形。作為該情形時之輔助散熱路徑，為使支持基板16側亦可更有效地散熱，期望使熱導電率高之導電性構件延伸至支持基板16之附近。為此，若空間允許，則期望利用該配線層之散熱路徑較圖1所圖示之第1配線層進一步延伸並亦利用第2配線層等。
[1.4接地連接結構]
圖1之第1配線層14b中，符號[12d]所示之結構係經由圖示之BGA端子22或未圖示之另一BGA端子自外部供給接地電位之配線層。以下，將該配線層記作接地配線層12d。
接地配線層12d經由接觸插塞10連接於摻雜磊晶多晶矽層3a。藉此，對高頻電晶體RFT施加高頻信號時，會使摻雜磊晶多晶矽層3a及非摻雜磊晶多晶矽層3b之電位保持穩定，藉此，有抑制基板電容變動之效果。
另一方面，期望半導體基板1亦固定在接地電位。該情形時，若熱耦合膜20b為導電性膜，例如由金屬膜形成，則散熱路徑Rt2亦作為接地電位固定路徑發揮作用，從而 進一步增強特性之穩定性。
如此，若除上述第1、第2要件外，再至少適用第3要件(散熱機構)及第4要件(接地連接結構)之一者，則會實現散熱與接地連接兩者。當然，雖期望適用第3、第4要件兩者，但即使僅適用其中一者，仍可實現散熱與接地連接。
藉此，獲得包含抑制高頻失真在內之有效防止高頻電晶體RFT之高頻特性降低之效果。
[1.5製造方法]
接著，用圖式，對與本揭示技術之第1實施形態有關之高頻半導體裝置之製造方法進行說明。圖2a至圖11b顯示第1實施形態之高頻半導體裝置之剖面圖。該等剖面圖係顯示與圖1之完成後之裝置剖面對應之製造期間之剖面圖者。
圖2a至圖2e顯示SOI(Silicon On Insulator：絕緣層上覆矽)基板之形成方法之一例(實施例)。
如圖2a所示，於半導體基板(例如電阻率為500~2000 Ωcm之高電阻矽晶圓)1上形成第1絕緣層2。第1絕緣層2較佳為氧化矽膜，期望其厚度為0.1~0.5 μm。期望為該厚度範圍之理由將於後述。
接著，如圖2b所示，例如以50~300 nm左右之厚度於第1絕緣層2上形成未圖示之非晶矽。雖非晶矽之形成係為其後良好地進行磊晶成長，但未必一定進行。
其後，利用磊晶成長法形成高濃度地摻雜雜質之磊晶多晶矽層3a，並連續地形成非摻雜之磊晶多晶矽層3b。
形成磊晶多晶矽層3a之溫度例如設為1000~1050℃，例 如使用二氯二氫矽(SiH2Cl2)而成膜。可選擇例如二硼烷(B2H6)或磷化氫(PH3)、三氫化砷(AsH3)之任一種作為摻雜原料。若雜質濃度在1×1017~1×1021[atoms/cm3]之範圍，則期望為1×1020[atoms/cm3]左右。高濃度地摻雜雜質之磊晶多晶矽層3a之膜厚期望大致為0.5~5.0 μm。
接著，連續成膜非摻雜之磊晶多晶矽層3b；非摻雜之磊晶多晶矽層仍以例如1000~1050℃、例如使用二氯二氫矽而進行。上述非摻雜之磊晶多晶矽層3b之膜厚較佳為45 μm以上，進而，期望為45~50 μm。期望為該厚度範圍之理由將於後述。
另，非摻雜之磊晶多晶矽層3b亦可經數次形成。且，其特徵在於，該2層之磊晶多晶矽層之中，至少非摻雜之磊晶多晶矽層3b之成長後之狀態為柱狀結晶，且為膜應力為2~5 Mpa左右之低應力膜(上述實施例中，2層皆為柱狀結晶狀)。為此，本揭示技術中，非常期望將厚度更厚而對膜應力有較大影響之「非摻雜」之層作為「柱狀結晶狀之磊晶多晶矽層」(第1要件)。
接著，如圖2c所示，另行準備半導體基板5，並於其基板面上形成第2絕緣層4。
其後，如圖2d所示，利用既知之基板貼合技術接合結束圖2b之步驟後之半導體基板1與結束圖2c之步驟後之半導體基板5。
於基板貼合後，利用既知之研磨技術，自貼合後之第2絕緣層4所在之側之面之相反側之背面，以成為所需之厚 度地研削研磨半導體基板5。
如圖2e所示，該研削、研磨後，成為適用本揭示技術之SOI基板。
接著，用圖3a及圖3b對於圖2e所示之SOI基板上形成元件之流程進行說明。
圖3a所示之步驟中，利用未圖示之抗蝕遮罩之圖案化，於半導體基板5上蝕刻形成FET(高頻電晶體RFT)等元件之部分以外之區域之矽。對蝕刻後之半導體基板5之部分埋入用於形成元件分離層5b之氧化矽膜。
其後，利用CMP進行表面平坦化。藉此，半導體基板5成為特定厚度之半導體層5a。接著，於半導體層5a上形成元件分離層5b，而其以外之半導體層區域成為用於形成元件之主動區域。
進而，於形成FET(高頻電晶體RFT)之附近開設到達高濃度層之接觸孔，以導電物填充所開設之接觸孔，並除去剩餘之導電物。藉此，如圖3a所示，形成自表面到達摻雜磊晶多晶矽層3a之接觸插塞10。
利用既知技術進行FET之形成。
首先，於半導體基板上成膜閘極絕緣膜9；接著，成膜成為閘極電極6之例如鎢多晶金屬矽化物。利用微影與乾蝕刻技術，以僅使所需之區域存在上述閘極電極地加工成膜之成為閘極電極6之鎢多晶金屬矽化物之膜與閘極絕緣膜9。閘極絕緣膜9亦可不必進行加工而殘存於閘極電極6周圍。
進行該微影與乾蝕刻時，亦使與閘極絕緣膜9與閘極電極6為相同結構之積層體殘存於連接有圖1之散熱通道Vb之預設位置。接著，例如利用使用未圖示之遮罩層之選擇性離子植入形成源極汲極區域7與源極汲極區域8。
接著，如圖3b所示，成膜絕緣層14之一部分(圖1所示之第1層間絕緣膜14a)，於第1層間絕緣膜14a上開設與源極汲極電極、閘極配線層及接地配線層對應之部分；對該開口填入鎢等導電膜，形成接觸插塞11。
進而，以第1配線層14b、絕緣層14之一部分即第2層間絕緣膜14c、第2配線層14d、絕緣層14之另一部分即第3層間絕緣膜14e之順序積層而形成(各層之符號參照圖1)。
另，第1配線層14b等配線層之形成，可使用利用微影與乾蝕刻技術加工導電膜之方法與利用所謂鑲嵌配線過程之方法之任一種。
再者，配線層及接觸插塞之形成，本例中雖顯示為2層結構之情形，但亦可根據需要而成為任意層。
用圖4a至圖11b，對形成連接通道Va及散熱通道Vb之方法進行說明。
如圖4a所示，利用接著劑23將絕緣性之支持基板16接合於用圖3b之步驟而形成之絕緣層14側。關於該接著劑之材料，為可接著支持基板者即可。
接著，圖4b所示，利用背面研磨(BGR)等既知之技術，薄層化半導體基板1。
接著，如圖5a所示，於經圖4b之薄層化後之半導體基板 1上形成抗蝕劑17，以開設配置散熱通道Vb之區域地圖案化抗蝕劑17。
接著，利用乾蝕刻進行散熱通道Vb之加工，且進行該蝕刻時，以使內壁面成為正錐狀地進行。
正錐狀之蝕刻例如按照如下之具體程序進行。
如圖5b所示，應用乾蝕刻技術加工半導體基板1。此時，以第1絕緣層2成為蝕刻終止層且加工面為正錐狀地進行蝕刻。
蝕刻時，為獲得正錐狀而重複進行稱作所謂Bosch(商標(公司)名)方式之2階段方式之蝕刻與Non Bosch方式即通常之1階段方式之蝕刻。2階段方式之蝕刻中，進行主要為促進加工之第1步驟與主要進行側壁保護之第2步驟。1階段方式之蝕刻為不具備上述第2步驟而僅有上述第1步驟之蝕刻。
2階段方式之蝕刻中，第1步驟(蝕刻步驟)中，使用例如六氟化硫(SF6)、氧(O2)之混合氣體，而於第2步驟(側壁保護層之沈澱步驟)則使用八氟環丁烷(C4F8)。
再者，1階段方式之蝕刻使用六氟化硫(SF6)、氧(O2)之混合氣體。
藉由併用此種2階段方式與1階段方式之蝕刻法，加工後之孔之側面如圖5b所示地成為正錐狀。上述氣體系之蝕刻中，若氧化矽(第1絕緣層2)露出，則不對氧化矽進行蝕刻，第1絕緣層2作為蝕刻終止層發揮作用。
接著，如圖6a所示，切換為第1絕緣層2之蝕刻條件，進 行蝕刻加工。
該蝕刻加工中使用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)、氬(Ar)等之混合氣體。若該蝕刻所使用之混合氣體為既知之絕緣膜加工時所使用之氟系氣體，則亦可為上述氣體以外之氣體。
該絕緣層之蝕刻條件中，於摻雜磊晶多晶矽層3a露出之階段則停止蝕刻，摻雜磊晶多晶矽層3a作為蝕刻終止層發揮作用。
接著，如圖6b所示，以第2絕緣層4為終止層蝕刻加工磊晶多晶矽層(3a、3b)之加工。
此時之蝕刻係與上述半導體基板1之蝕刻之成為正錐狀之情形同樣地，併用2階段方式之蝕刻與1階段方式之蝕刻。
2階段方式之蝕刻中，第1步驟(蝕刻步驟)中使用例如六氟化硫(SF6)、氧(O2)之混合氣體，而於第2步驟(側壁保護層之沈澱步驟)使用八氟環丁烷(C4F8)。
再者，1階段方式之蝕刻使用六氟化硫(SF6)、氧(O2)之混合氣體。
藉由併用此種2階段方式與1階段方式之蝕刻法，加工後之孔之側面如圖6b所示地成為正錐狀。上述氣體系之蝕刻中，若氧化矽(第2絕緣層4)露出，則不對氧化矽進行蝕刻，第2絕緣層4作為蝕刻終止層發揮功能。
其後，剝離抗蝕劑17。
接著，用圖7a至圖9b，對連接通道Va之加工進行說明。
以連接通道Va成為倒錐狀地利用乾蝕刻進行加工。
首先，如圖7a所示，形成耐乾蝕刻性強之乾膜抗蝕劑18，圖案化開設該連接通道Va之部分。此時，散熱通道Vb之開口被乾膜抗蝕劑18遮蓋。
接著，如圖7b所示，以第1絕緣層2為終止層蝕刻加工半導體基板1。
該蝕刻中，進行第1步驟(蝕刻步驟)中使用例如六氟化硫(SF6)、氧(O2)之混合氣體而第2步驟(沈澱步驟)中使用八氟環丁烷(C4F8)之2階段方式之蝕刻。藉此，如圖7b所示，半導體基板1之孔側面成為倒錐狀。
接著，如圖8a所示，以磊晶多晶矽層(3a、3b)為終止層蝕刻加工第1絕緣層2。
該蝕刻加工中使用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)、氬(Ar)等之混合氣體。
另，若該蝕刻所使用之混合氣體為既知之絕緣膜加工時所使用之氟系氣體，則亦可為上述氣體以外之氣體。
接著，如圖8b所示，以第2絕緣層4為終止膜蝕刻加工磊晶多晶矽層(3a、3b)。
該蝕刻中，以第1步驟(蝕刻步驟)中使用例如六氟化硫(SF6)、氧(O2)之混合氣體而第2步驟(沈澱步驟)中使用八氟環丁烷(C4F8)之2階段方式進行蝕刻，以成為倒錐狀地進行加工。
接著，如圖9a所示，以構成第1配線層之配線層12e為終止層而蝕刻加工第2絕緣層4、元件分離層5b及絕緣層 14(更精確而言為第1層間絕緣膜14a)。
該蝕刻條件下，使用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)、氬(Ar)等之混合氣體進行
該蝕刻所使用之混合氣體為既知之絕緣膜加工時所使用之氟系氣體，則亦可為上述氣體以外之氣體。且，上述氣體係所蝕刻之絕緣膜為氧化矽之情形，所使用之氣體可根據絕緣膜之種類而適當變更。
其後，剝離加工連接通道Va時所使用之乾膜抗蝕劑18。
用圖10a至圖11b說明相對連接通道Va而形成連接膜20a且與此同時於散熱通道Vb形成熱耦合膜20b之步驟。
首先，如圖10a所示，形成絕緣膜19。絕緣膜19藉由電漿CVD而成膜。
接著，如圖10b所示，對圖10a中成膜之絕緣膜19進行全面回蝕。以四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)、氬(Ar)之混合氣體、各向異性高之條件作為蝕刻條件。該各向異性蝕刻所使用之混合氣體只要為既知之絕緣膜加工時所使用之氟系氣體，則亦可為上述氣體以外之氣體。且，上述氣體係所蝕刻之絕緣膜為氧化矽之情形，所使用之氣體可根據絕緣膜之種類而適當變更。
另，此時應注意之點為，雖於連接通道Va之側壁上殘留絕緣膜19，然於散熱通道Vb之側壁上則會除去絕緣膜19。該絕緣膜19之殘存或除去係藉由預設之連接通道Va及散熱通道Vb之高寬比與側面形狀(錐角)之設定而進行2個通道之形成，進而將絕緣膜19之膜厚與蝕刻條件最佳化而達 成。絕緣膜19之側壁及Via底之成膜量亦藉由絕緣膜19之膜厚與蝕刻條件而調整。
進而，關於散熱通道Vb，於進行絕緣膜19之全面回蝕時，以進行蝕刻直到與閘極電極6同時形成之多晶矽閘極製之接地電極露出為止之方式(圖10b)調整蝕刻條件。
接著，雖圖11a中並未圖示，但進行籽晶金屬之形成與露出欲配線之部分之電鍍遮罩層之圖案化。若於該狀態下進行電鍍，則於連接通道Va中如圖11a所示般地形成連接膜20a，於散熱通道Vb中如圖示般地形成熱耦合膜20b。 另，只要為於倒錐與正錐兩者之通道內壁面上良好地形成導電膜(20a、20b)之技術，則亦可採用電鍍法以外之技術。藉由電鍍形成配線層後，除去電鍍遮罩層與位於其下之籽晶金屬層。
其後，如圖11b所示，全面地塗佈樹脂21，如圖1所示，藉由於所需部位形成BGA端子22，而完成該高頻半導體裝置RFD1。
該製造方法中，尤其藉由形成2條錐角不同之通道，可控制是否於通道內之壁面上殘存絕緣膜19。因此，即使為高寬比較高之通道，仍可藉由絕緣膜19之有無而容易地控制在通道內壁面側與磊晶多晶矽層(3a或3b)之電性連接或絕緣。
以下，對第2至第4實施形態予以敍述。
該等實施形態係以顯示上述第1實施形態之圖1之結構為基準而進行部分變更者。因此，在以下記述所使用之圖式 中，對於與圖1至圖11b相同之結構及製造方法附加相同之符號而省略或簡化說明。
<2.第2實施形態>
圖12顯示高頻半導體裝置RFD2中與圖1對應之本實施形態之要部剖面圖。
本實施形態之高頻半導體裝置RFD2(圖12)與第1實施形態之高頻半導體裝置RFD1(圖1)不同之點為追加並搭載有散熱金屬。
此處所述之散熱金屬亦稱作「虛擬配線部」。「虛擬配線部」與如圖1所示之第2配線層14d般直接或經由其他元件而間接電性連接於高頻電晶體RFT之配線層不同。「虛擬配線層」其自身為非連接於電路或用作元件配線之其他導電構件之導電層。另，「虛擬配線部」亦可為單一之配線層，亦可為複數個配線層。且，若包含連接複數個配線層間之接點，而該結構體並未連接於電路或用作元件配線之其他導電構件，則該結構體屬於「虛擬配線部」之概念範疇。
上述第1實施形態中所說明之圖3b之形成多層配線時，於位於高頻電晶體RFT之上方之第1配線層(閘極電極6等)之進而上方形成作為「結構體之虛擬配線部」。
具體而言，如圖12所示，於形成圖1之第2配線層(例如配線層13)時形成散熱金屬12f。且，於第3層間絕緣膜14e(參照圖1)上，以與形成接觸插塞11(參照圖1)時之相同之技術形成接觸插塞24。
進而，於形成第3配線層25a(參照圖1)時形成連接於接觸插塞24之散熱金屬25b。
由該散熱金屬12f、接觸插塞24及散熱金屬25b所形成之結構體成為「虛擬配線部」。
雖接觸插塞24未必必須設置，但為有效地進行熱傳送，期望經由接觸插塞25連接散熱金屬12f與25b。
根據元件種類或散熱量大小，成為散熱金屬之配線層之形成與接觸插塞之形成可為任意層。期望散熱金屬12f、25b為並未電性連接於裝置之外部或內部之元件之結構。
如圖13a所示，有串聯地配置複數段FET(高頻電晶體RFT或其單位電晶體)之情形。如圖13b所示，該情形中，期望以各高頻電晶體或其單位電晶體地分離2個以上之散熱金屬間。
圖14係對2個FET、FET地各設置散熱金屬HM1與HM2之情形時之示意性剖面圖。
圖14中，由配線金屬CM1連接一FET之源極與另一FET之汲極。配線金屬CM2與CM3係分別連接有2個FET之其他源極與其他汲極之配線層。配線金屬CM1、CM2及CM3係與圖1之閘極電極6或源極汲極電極12b、12c同樣地，形成為第1配線層14b。
圖14中，符號C1表示經由圖1之第2層間絕緣膜14c之電容、符號C2表示配線金屬間電容、符號C3表示配線金屬間電容。
再者，符號L表示散熱金屬間距離、符號D表示相當於 圖1之第2層間絕緣膜14c之膜厚之距離。
圖15顯示以圖14之結構為前提而試計算附加散熱金屬產生之增加電容值C、距離L與D之關係之結果。
圖15中，分別以圖表之左縱軸表示增加電容值C、以右縱軸表示相當於第2層間絕緣膜之膜厚之距離(以下，稱作配線間距離D)、以橫軸表示散熱金屬間距離。
由散熱金屬間之距離L與連接於散熱金屬與FET之配線間距離D決定寄生電容。該等之距離較佳為：L=0.5~1.0 μm、D=0.75~1.0 μm。另，圖15中以斜線矩形區域表示該較佳之範圍。
關於該區域，散熱金屬間之距離L之上限(1.0 μm)取決於若該距離過大則散熱金屬之面積變小而使散熱性能降低之因素等。且，散熱金屬間之距離L之下限(0.5 μm)取決於電容元件C需為5 fF以下之因素。
同樣地，配線間距離D之下限(0.75 μm)取決於電容元件C需為5 fF以下之因素。另一方面，上限(1.0 μm)取決於裝置加熱溫度之容許上限值(120℃)決定。
自以上驗算結果可知，存在可於不增加致使裝置特性降低之要因即寄生電容之情形時實現散熱特性之提高之範圍。
因此，對第1實施形態所示之結構追加「虛擬配線部」之本實施形態可顯示為有效。
<3.第3實施形態>
上述第1實施形態中，支持基板16為玻璃等之基板，但 並未記述是否形成有元件。
本實施形態中顯示亦可於支持基板16側形成元件(主要為被動元件)之情形。
[3.1剖面結構]
圖16顯示本實施形態之高頻半導體裝置RFD3之與圖1對應之與本實施形態有關之要部剖面圖。
圖16中，接著劑之層(219、220)與支持基板16之間形成有佔據較大面積之被動元件群即用於形成電阻元件201、電容器202、電感器203之多層配線結構。
[3.2製造方法]
以下，用圖17a至圖20c，說明包含電阻元件201、電容器202、電感器203之形成技術之製造方法。該製造方法中，形成高頻電晶體RFT側之半導體基板1之方法係以圖2a至圖3b所揭示說明之方法為基準。詳細說明形成該基板時同時或事先於支持基板16上形成被動元件之技術；因自其後之基板貼合及各種通道或BGA端子22等之形成技術係以第1實施形態為基準，故簡化說明。
首先，利用電漿CVD(chemical vapor deposition，化學氣相沈積)法，於包含玻璃基板或高電阻矽基板之支持基板16上成膜氧化矽膜200，其後，成膜成為電阻體之TaN(鉭氮化物)膜201a(圖17a)，藉由加工其而形成電阻元件201(圖17b)。利用乾蝕刻或濕蝕刻，以圖案化後之抗蝕劑(未圖示)為遮罩層，以與電阻元件之形狀對應地加工TaN膜201a。其後，利用電漿CVD法，於覆蓋形成之電阻 元件201之全域成膜氧化矽膜205。
接著，成膜包含Ti(鈦)/TiN(氮化鈦)之複合膜之金屬膜206。於金屬膜206之上成膜包含氧化Ta(鉭)膜或氮氧化矽膜等之介電膜207。且，於介電膜207之上成膜包含Ti/TiN之複合膜之金屬膜208(圖17c)。
於金屬膜208上，形成與電容器之圖案對應而圖案化後之抗蝕劑，以其為遮罩層進行乾蝕刻。此時，已除去電容器部分以外之金屬膜208、介電膜207及金屬膜206，形成電容器202(圖17d)。
形成上述電容器202後，利用電漿CVD法成膜氧化矽膜209(圖18a)，因電阻元件與電容器各開設連接其配線層之部分，故形成使氧化矽膜209之一部分開口之抗蝕劑(未圖示)。
藉由各向同性之乾蝕刻或濕蝕刻除去露出於抗蝕劑之開口部之氧化矽膜209而使其開口，並使底層之金屬膜208或電阻元件201之一部分露出(圖18b)。
其後，使用感光性之BCB(苯并環丁烯樹脂)等成膜第1層之絕緣層210，並進行基板表面(第1層之絕緣層210之表面)之平滑化。對該第1層之絕緣層210而形成未圖示之抗蝕劑，藉由曝光顯影其而圖案化，藉由以該抗蝕劑為遮罩之蝕刻，獲得配線連接部之開口。
上述第1層之絕緣層210除BCB外亦可為感光性聚醯亞胺等。
接著，首先，利用PVD(Physical vapor deposition：物理 氣體沈積)法於第1層之絕緣層210上成膜Ti膜，以該Ti膜為電極，利用電解電鍍法成膜包含銅(Cu)等之成為第2層之配線層之膜212a(圖18c)。
於該Ti/Cu之導電膜(成為第1層之導電膜之膜212a)之上形成抗蝕劑(未圖示)而圖案化，藉由以其為遮罩層之乾蝕刻或濕蝕刻形成第1層之配線層212(圖18d)。
與自上述第1層之配線層210之成膜至第1層之配線層212之形成同樣地，反覆進行絕緣膜與配線層之形成，從而形成第2層之絕緣層213及第2層之配線層214。形成該第2配線層之配線層時，藉由使其圖案之一部分成為漩渦狀之圖案，形成電感器203(圖19a)。
接著，與自上述第1層之絕緣層210至第1層之配線層212之形成同樣地，利用電解電鍍法成膜第3層之絕緣層215與Cu等之金屬層(第3層之配線層216)(圖19b)。
其後，使用晶圓刨工217切削金屬膜(第3層之配線層216)及第3層之絕緣層215，使形成於支持基板16上之多層膜之表面平坦化。
又，於電性連接於設置於支持基板16附近之下層側上之電阻元件201及電容器202以及設置於上層側上之電感器203之第2層之配線層214之上形成連接電極218(圖20a)。
於形成連接電極218之支持基板之上表面(埋入連接電極218之絕緣層)上塗佈感光性之屏蔽接著劑219(絕緣性之接著劑)。藉由選擇性地曝光顯影屏蔽接著劑219之一部分區域，於屏蔽接著劑219上形成連接電極218上之開口(圖 20b)。
在屏蔽接著劑219之開口部塗佈包含導電性填充材料之導電性接著樹脂220(圖20c)。
對支持基板16，藉由上述感光性之屏蔽接著劑219及導電性接著樹脂220接著上述第1實施形態中形成有高頻電晶體RFT等之半導體基板1。另，代替圖1之接著劑23，本實施形態中使用屏蔽接著劑219與導電性接著樹脂220。介隔屏蔽接著劑219與導電性接著樹脂220，第3層配線層216電性連接於半導體基板1側之第3配線層即配線層221(圖21)。
半導體基板1與支持基板16之接合及連接電極218與配線層221之連接亦可為圖22所示之形態。
該方法係於支持基板16之連接電極上形成包含Cu與Sn之合金之微接頭226，於半導體基板1之配線層221之下方設置包含Cu之連接電極222，進而，形成包含Cu與Sn之合金之微接頭224。且，微接頭226及微接頭224之周圍配置包含BCB之樹脂。利用混合法予以連接。
再者，圖23顯示另一種方法。
圖23所示之方法係於半導體基板1之配線層221之下方設置包含Cu之連接電極222，由支持基板16之連接電極218與Cu-Cu焊接實現連接之方法。此時，設置於半導體基板1上之連接電極222之周圍形成包含氧化矽膜等之絕緣膜。
無論以何種方法連接，其後皆係與第1實施形態同樣地，薄層化半導體基板1(參照圖4b)，形成各種通道(Va、Vb)(參照圖5a至圖9b)。其後，經由形成連接膜20a及熱耦 合膜20b(圖10a至圖11b)，形成圖16所示之BGA端子22，從而實現該高頻半導體裝置。
第3實施形態中，藉由於支持基板16之側積層較FET專有面積通常較大之被動元件而縮小晶片面積。
再者，例如可由該多層配線結構之第2配線層等承受半導體基板1內之FET(高頻電晶體RFT)所產生之熱，並自熱傳導率較高之導電性之層或膜(221、220、218)傳遞至支持基板16內之多層配線結構內。
支持基板16內之多層配線結構多使用導電層厚較厚之電鍍層等，因係被動元件之配線層而形成較寬之線寬。因此，易於吸收傳達之熱，內部散熱效果亦較高。進而，因被動元件較FET則不易出現特性變動，意味著其較耐熱。且，支持基板16內之多層配線結構即使作為將熱有效地傳送至支持基板16側之熱媒體仍有效地發揮作用。
因此，半導體基板1內之FET產生之熱經多種散熱路徑而散逸，故熱所致之高頻特性下降不易較第1實施形態進一步降低。且，若組合第2實施形態之「虛擬配線部」與本實施形態之支持基板側之散熱、熱傳送結構，則可進一步有效地進行散熱。
<4.第4實施形態>
對第4實施形態之高頻半導體裝置RFD4，圖24a顯示其製造中之剖面圖；圖24b顯示其完成後之剖面圖。
圖24a係與第1實施形態之圖4a對應之步驟期間的圖。
圖4a中，由接著劑23將元件及已形成多層配線層之半導 體基板1貼合於支持基板16。
本實施形態之圖24a中，以符號400表示元件(高頻電晶體RFT)及多層配線之形成已結束之半導體基板1。以下，將該基板記作半導體基板1(400)。
本實施形態中，半導體基板1(400)並非為玻璃等無機材料之基板，且將以符號401所示之晶粒黏著薄膜401貼付於多層配線層之最表面。
其後，與圖4b同樣地，藉由自半導體基板1之背面進行研削、研磨，薄層化半導體基板1。但，本實施形態中，圖24b之最終結構中，因較薄之晶粒黏著薄膜401並未完全發揮確保全體之剛性之支持基板的作用，故期望使半導體基板1較第1實施形態厚。因此，所形成之連接通道Va及散熱通道Vb之高寬比變大。
圖1或圖24b等剖面圖中，於磊晶多晶矽層(3a、3b)之厚度方向之兩側配置有第1絕緣層2與第2絕緣層4之SOI基板之積層部分為特徵部分。因此，較其他部分而突出(放大)顯示該積層膜部分之厚度方向之尺寸。但，該積層膜部分全體僅為數十微米左右，且，介隔較薄之第2絕緣層4，磊晶多晶矽層(3a、3b)相對發熱之源即半導體層5a，以靠近其全域而配置。因此，主要散熱路徑不過係由圖1之符號Rt1、Rt2所示之路徑。
本實施形態中，若增厚半導體基板1，則作為熱吸收構件(散熱裝置)之半導體基板1之熱吸收能力增強，較佳。
雖第1實施形態等中亦可增厚半導體基板1自身，但若與 玻璃等之較厚之支持基板16併用，則因高頻半導體裝置之高度限制而不得不薄化半導體基板1。
即使於此種情形中，雖SOI基板厚度(於半導體基板1上積層各層2~4後之總體基板厚度)1在其他實施形態中為例如80~90 μm左右，但在本實施形態中，可增厚至200 μm左右，藉此而有散熱效率提高之優點。
<5.第5實施形態>
上述第1實施形態之特徵在於削薄半導體基板1並至少保留其一部分。
本實施形態中則顯示於削薄半導體基板1時，亦可連同第1絕緣層一同澈底除去之情形。圖25顯示完成後之剖面。
該實施形態中，因半導體裝置自身例如介隔矽內插器而與其他半導體裝置一同安裝時係經由散熱通道，通過接地端子而對矽內插器側散熱，故即使不存在半導體基板1仍可獲得所需之效果。
<6.摻雜磊晶多晶矽層3a及第2絕緣層4之厚度之適用範圍之探討>
圖26係該探討中作為前提之元件結構，其具有與圖1之半導體基板1側相同之結構。各部之詳細情形藉由附加與圖1相同之符號而省略其說明。
圖27b顯示進行該探討期間之模擬結果。圖27b之縱軸表示非摻雜磊晶多晶矽層3b(Poly2)之膜厚、橫軸表示第2絕緣層4(Box2層)之膜厚。以圓圈內之數值表示該圖表內之 元件溫度之區域劃分。
圖27a係顯示該模擬條件的圖。
設半導體基板1(SUB)、第1及第2絕緣層2、4(BOX1、2)之各熱傳導率分別為150[W/m‧K]、0.9[W/m‧K]。且，設摻雜磊晶多晶矽層3a與非摻雜磊晶多晶矽層3b之各熱傳導率為40[W/m‧K]。
厚度則設半導體基板1為30 μm、第1絕緣層2為0.1 μm、摻雜磊晶多晶矽層3a為5 μm。
進而，自熱源所在之通道形成區域5c之端間隔120 μm之晶片端面與自通道形成區域5c之下表面間隔80 μm之半導體基板1之背面成為元件之橫方向及高度方向之熱邊界面。
圖27b所示之模擬結果係於圖27a所示之條件下對非摻雜之磊晶多晶矽層3b之厚度與第2絕緣層4之厚度予以各種變更，藉由熱解析模擬求得當時之元件溫度分佈。
圖28係顯示探討2 GHz之高頻時之元件之插入損耗(插入損失)與各膜厚之關係之元件模擬結果的圖表。圖表之縱軸與橫軸之表示大致與圖24b相同。
高頻電晶體中，作為高頻失真特性之另一重要性能，舉出插入損耗。
插入損耗係若高頻電晶體之接通電阻與寄生電容之積增大則會惡化(增大)。
因此，期望考慮由非摻雜磊晶多晶矽層之厚度與第2絕緣層之厚度決定之電容值與本揭示技術中應改善之散熱特 性而設定第2絕緣層與非摻雜之磊晶多晶矽層之厚度。
圖28之元件模擬結果，自作為高頻電晶體而要求插入損耗為-0.04 dB以下之標準而言，決定非摻雜磊晶多晶矽層3b之膜厚下限為(45 μm)。且，自圖27b之溫度模擬與實測結果所設想之溫度規格標準即為80℃以下之角度而言，決定第2絕緣層4之膜厚上限為(0.5 μm)。第2絕緣層4之膜厚下限(0.1 μm)係由寄生電容之大小、成膜性或絕緣性方面決定。
自該等結果可知，自獲得良好之高頻特性與實用之元件溫度之角度而言，期望摻雜磊晶多晶矽層3a之厚度為45 μm以上、第2絕緣層4之膜厚為0.1 μm以上且0.5 μm以下。
若各膜厚在該所需之範圍內，則藉由在不出現自身發熱引起之電性特性惡化之情形時便具有磊晶多晶矽層之離子捕獲效果，可實現一種可改善高頻失真特性之高性能之高頻開關元件。
圖29係顯示假設與適用本揭示技術之前(一般SOI基板)同程度地出現自身發熱之情形時之可將輸入信號提高至何位之驗算結果的圖。
自該結果而言，適用本揭示技術前之輸入信號為0.7 W，但適用本揭示技術，可使輸入信號提高至1.3~1.4 W，較相關技術，可實現約2倍之功率處理。
<7.適用例>
圖30a及圖30b係對本適用例之高頻半導體裝置RFD5，其排列有其外部端子之面所觀察之全體的構成圖(圖30a)與 要部剖面圖(圖30b)。圖30b係沿圖30a之z1-z2的剖面圖。另，圖30b對與圖1相同之構成附加相同之符號，省略此處之說明。
圖30a及圖30b所圖解之高頻半導體裝置RFD5係於同一SOI基板上積層矽CMOS開關電晶體部301與作為其周邊電路而產生電壓之CMOS解碼器302。
其中，矽CMOS開關電晶體部301內之N型FET(圖30b之左側之FET)相當於藉由圖1所示之基板結構改善高頻特性後而施加有GHz帶之高頻信號之高頻電晶體RFT。另，未圖示之P型FET亦形成於形成於同一半導體基板1上之半導體層5a上；通道形成區域5c及2個源極汲極區域7、8分別導入有與N型FET相反之導電型之雜質。
再者，圖30b之右側之FET相當於CMOS解碼器302中之FET。
圖30a及圖30b係以顯示第1實施形態之圖1之結構為例而顯示適用例，但亦可適用第2至第5實施形態之特徵構成。
將較多功能集成於1個晶片上時，縮小包含電阻元件、電容器及電感器等之被動元件之晶片面積非常重要。為此，如第3實施形態般地於支持基板側之多層配線結構內形成該等被動元件較有效。
因周邊電路所處理之頻率較低且其為矽CMOS構成，故相關技術中，其形成於不同於化合物半導體晶片之另一矽晶片上。
上述第1至第5實施形態中所敍述之本揭示技術係於將處 理之頻率不同之高頻電路與周邊電路集積化於矽SOI基板上時會改善高頻電路之特性。因此，藉由適用本揭示技術，可容易地實現例如圖30a及圖30b所圖解之適用例般之高功能半導體裝置之單晶片化。為此，本揭示技術並非限定於[天線開關]、[CMOS解碼器]等功能，而係可廣泛適用於高頻半導體裝置。
若為本領域技術人員，則可根據設計需要或其他要因而想到各種修正、組合、次組合及變更；但，應理解為，該等亦包含於添加之申請專利範圍及其均等物之範圍內。
1‧‧‧半導體基板
2‧‧‧第1絕緣層
3a‧‧‧磊晶成長層
3b‧‧‧磊晶成長層
4‧‧‧第2絕緣層
5‧‧‧第3半導體層
5a‧‧‧半導體層
5b‧‧‧元件分離(絕緣)層
5c‧‧‧通道形成區域
6‧‧‧閘極電極
7‧‧‧源極汲極區域(S/D)
8‧‧‧源極汲極區域(S/D)
9‧‧‧閘極絕緣膜
10‧‧‧接觸插塞
11‧‧‧接觸插塞
12a‧‧‧閘極配線層
12b‧‧‧源極汲極電極
12c‧‧‧源極汲極電極
12d‧‧‧接地配線層
12e‧‧‧配線層
12f‧‧‧散熱金屬
13‧‧‧第2配線層
14‧‧‧散熱用溝槽
14a‧‧‧第1層間絕緣膜
14b‧‧‧第1配線層
14c‧‧‧第2層間絕緣膜
14d‧‧‧第2配線層
14e‧‧‧第3層間絕緣膜
16‧‧‧支持基板
17‧‧‧抗蝕劑
18‧‧‧乾膜抗蝕劑
19‧‧‧絕緣膜
20a‧‧‧連接膜
20b‧‧‧熱耦合膜
21‧‧‧樹脂
22‧‧‧BGA端子
23‧‧‧接著劑
24‧‧‧接觸插塞
25a‧‧‧第3配線層
25b‧‧‧散熱金屬
200‧‧‧氧化矽膜
201‧‧‧電阻元件
201a‧‧‧TaN膜
202‧‧‧電容器
203‧‧‧電感器
205‧‧‧氧化矽膜
206‧‧‧金屬膜
207‧‧‧介電膜
208‧‧‧金屬膜
209‧‧‧氧化矽膜
210‧‧‧第1層之絕緣層
212‧‧‧第1層之配線層
212a‧‧‧配線層之膜
213‧‧‧第2層之絕緣層
214‧‧‧第2層之配線層
218‧‧‧連接電極
219‧‧‧接著劑之層
220‧‧‧接著劑之層
221‧‧‧第3配線層
222‧‧‧Cu之連接電極
224‧‧‧微接頭
226‧‧‧微接頭
301‧‧‧矽CMOS開關電晶體
302‧‧‧CMOS解碼器
303‧‧‧經由實施例1之步驟所製作之元件基板
400‧‧‧半導體基板1
401‧‧‧晶粒黏著薄膜
FET‧‧‧化合物半導體
RFD1‧‧‧高頻半導體基板裝置
RFD2‧‧‧高頻半導體裝置
RFD3‧‧‧高頻半導體裝置
RFT‧‧‧高頻電晶體
Rt1‧‧‧散熱路徑
Rt2‧‧‧散熱路徑
Va‧‧‧連接通道
Vb‧‧‧散熱通道
圖1係顯示與第1實施形態有關之高頻半導體裝置的概略要部剖面圖。
圖2a係與第1實施形態有關之高頻半導體裝置之製造過程的剖面圖。
圖2b係與第1實施形態有關之高頻半導體裝置之製造過程的剖面圖。
圖2c係與第1實施形態有關之高頻半導體裝置之製造過程的剖面圖。
圖2d係與第1實施形態有關之高頻半導體裝置之製造過程的剖面圖。
圖2e係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖3a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖3b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖4a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖4b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖5a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖5b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖6a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖6b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖7a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖7b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖8a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖8b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖9a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖9b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖10a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖10b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖11a係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖11b係第1實施形態之高頻半導體裝置之製造過程的剖面圖。
圖12係第2實施形態之高頻半導體裝置的概略要部剖面圖。
圖13a係第2實施形態之高頻半導體裝置之散熱金屬之配置的說明圖。
圖13b係第2實施形態之高頻半導體裝置之散熱金屬之配置的說明圖。
圖14係第2實施形態之高頻半導體裝置之設置散熱金屬之情形時的示意性剖面圖。
圖15係顯示第2實施形態之高頻半導體裝置之檢討結果的圖。
圖16係顯示第3實施形態之高頻半導體裝置的概略要部剖面圖。
圖17a係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖17b係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖17c係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖17d係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖18a係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖18b係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖18c係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖18d係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖19a係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖19b係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖20a係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖20b係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖20c係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖21係第3實施形態之高頻半導體裝置之製造過程的剖面圖。
圖22係顯示第3實施形態之高頻半導體裝置之另一接合方法之製造過程的剖面圖。
圖23係顯示第3實施形態之高頻半導體裝置之另一接合方法之製造過程的剖面圖。
圖24a係顯示第4實施形態之高頻半導體裝置的概略要部剖面圖。
圖24b係顯示第4實施形態之高頻半導體裝置的概略要部剖面圖。
圖25係第5實施形態之高頻半導體裝置的概略要部剖面圖。
圖26係顯示成為與膜厚有關之探討之前提之元件結構的圖。
圖27a係顯示與膜厚有關之探討結果的圖。
圖27b係顯示與膜厚有關之探討結果的圖。
圖28係顯示與膜厚有關之探討結果的圖。
圖29係顯示與膜厚有關之探討結果的圖。
圖30a係顯示本揭示技術之適用例之平面的圖。
圖30b係顯示本揭示技術之適用例之剖面的圖。
1‧‧‧半導體基板
2‧‧‧第1絕緣層
3a‧‧‧磊晶成長層
3b‧‧‧磊晶成長層
4‧‧‧第2絕緣層
5a‧‧‧半導體層
5b‧‧‧元件分離(絕緣)層
5c‧‧‧通道形成區域
6‧‧‧閘極電極
7‧‧‧源極汲極區域(S/D)
8‧‧‧源極汲極區域(S/D)
9‧‧‧閘極絕緣膜
10‧‧‧接觸插塞
11‧‧‧接觸插塞
12a‧‧‧閘極配線層
12b‧‧‧源極汲極電極
12c‧‧‧源極汲極電極
12d‧‧‧接地配線層
12e‧‧‧配線層
13‧‧‧第2配線層
14a‧‧‧第1層間絕緣膜
14b‧‧‧第1配線層
14c‧‧‧第2層間絕緣膜
14d‧‧‧第2配線層
14e‧‧‧第3層間絕緣膜
16‧‧‧支持基板
19‧‧‧絕緣膜
20a‧‧‧連接膜
20b‧‧‧熱耦合膜
21‧‧‧樹脂
22‧‧‧BGA端子
23‧‧‧接著劑
RFD1‧‧‧高頻半導體基板裝置
RFT‧‧‧高頻電晶體
Rt1‧‧‧散熱路徑
Rt2‧‧‧散熱路徑
Va‧‧‧連接通道
Vb‧‧‧散熱通道

Claims (16)

  1. 一種高頻半導體裝置，其於半導體基板之一面上，自該一面之側依序形成有第1絕緣層、柱狀結晶狀之非摻雜之磊晶多晶矽層、第2絕緣層及半導體層；於介隔上述第2絕緣層而面向上述非摻雜之磊晶多晶矽層之上述半導體層之位置形成有高頻電晶體；介在於上述半導體基板與上述高頻電晶體之間、經摻雜雜質而低電阻化之摻雜磊晶多晶矽層係形成於上述第1絕緣層與上述柱狀結晶狀之磊晶多晶矽層之間；且該高頻半導體裝置具有用於將上述摻雜磊晶多晶矽層連接於接地電位之連接結構。
  2. 如請求項1之高頻半導體裝置，其中於上述半導體層之與上述第2絕緣層相反之側積層有第1層間絕緣膜與包含接地電極層之第1配線層；且上述接地電極層經由接觸插塞而電性連接於上述摻雜磊晶多晶矽層。
  3. 如請求項1之高頻半導體裝置，其中為使上述高頻電晶體所產生之熱通過上述半導體基板之多層配線層內而散逸傳熱，進而具有使用該多層配線層內第2層以下之配線層形成、且非連接於用作電路或元件的配線之其他導電構件的虛擬配線部。
  4. 如請求項1之高頻半導體裝置，其中於形成有多層配線層之上述半導體基板之面上貼合有絕緣性之支持基板；且 於上述支持基板上形成有被動元件。
  5. 如請求項1之高頻半導體裝置，其中上述高頻電晶體為天線開關元件。
  6. 一種高頻半導體裝置，其於半導體基板之一面上，自該一面之側依序形成有第1絕緣層、柱狀結晶狀之非摻雜之磊晶多晶矽層、第2絕緣層及半導體層；於介隔上述第2絕緣層而面向上述非摻雜之磊晶多晶矽層之上述半導體層之位置形成有高頻電晶體；其中上述柱狀結晶狀之非摻雜之磊晶多晶矽層之厚度為45μm以上，上述第2絕緣層之厚度為0.1μm以上且0.5μm以下。
  7. 一種高頻半導體裝置之製造方法，其係於半導體基板上，以第1絕緣層、經摻雜雜質而低電阻化之摻雜磊晶多晶矽層、柱狀結晶狀之非摻雜之磊晶多晶矽層、第2絕緣層及半導體層之順序積層；於上述半導體層上形成供形成通道區域之高頻電晶體；於上述半導體基板之多層配線層內形成經由接觸插塞而對該高頻電晶體連接之電極層；且形成用於使上述摻雜磊晶多晶矽層連接於接地電位之連接結構。
  8. 如請求項7之高頻半導體裝置之製造方法，其中將上述摻雜磊晶多晶矽層與上述柱狀結晶狀之非摻雜之磊晶多晶矽層中之至少非摻雜磊晶多晶矽層，以 1000℃以上之溫度利用磊晶成長技術形成。
  9. 如請求項7之高頻半導體裝置之製造方法，其中形成上述接地電位之接地結構時，事先形成自上述半導體層之上述通道區域以外之區域到達上述摻雜磊晶多晶矽層之第1接觸插塞；且於對上述高頻電晶體形成接觸插塞與電極層時，形成連接於上述第1接觸插塞上之第2接觸插塞與連接於該第2接觸插塞上之接地電極層。
  10. 如請求項8之高頻半導體裝置之製造方法，其中自形成有上述多層配線層之面之側將上述半導體基板與支持基板貼合；自貼合後之上述半導體基板之背面將該半導體基板薄層化；形成自薄層化後之上述半導體基板之背面到達上述摻雜磊晶多晶矽層之散熱孔；且於形成之上述散熱孔內之側壁，使熱傳導率較上述第1絕緣層更高之熱耦合構件接觸上述摻雜磊晶多晶矽層及上述柱狀結晶狀之非摻雜之磊晶多晶矽層與上述半導體基板而形成。
  11. 如請求項10之高頻半導體裝置之製造方法，其中以側壁成為正錐之方式形成上述散熱孔；以側壁成為倒錐之方式，形成自薄層化後之上述半導體基板之背面遍及上述多層配線層、用於將配線朝外部端子側引出之連接孔； 於上述散熱孔與上述連接孔之內部之側壁形成絕緣膜，以使該絕緣膜自正錐之上述散熱孔之側壁被除去而僅殘留在倒錐之上述連接孔之側壁之方式進行各向異性蝕刻；且同時形成設置於經除去上述絕緣膜之上述散熱孔之側壁之作為上述熱耦合構件之導電膜、與自上述連接孔之內底面通過殘留於側壁之上述絕緣膜上而到達上述半導體基板之背面側之連接膜。
  12. 如請求項8之高頻半導體裝置之製造方法，其中為使上述高頻電晶體所產生之熱通過上述多層配線層而散逸傳熱，於該多層配線層內形成非連接於作為電路或元件的配線之其他導電構件之虛擬配線部。
  13. 如請求項8之高頻半導體裝置製造方法，其中於上述半導體基板上形成上述高頻電晶體及多層配線層；於支持基板上形成包含被動元件之多層配線層；且以使上述半導體基板之多層配線層與上述支持基板之多層配線層電性連接之方式貼合上述半導體基板與上述支持基板。
  14. 如請求項8之高頻半導體裝置之製造方法，其中上述高頻半導體為天線開關元件。
  15. 如請求項8之高頻半導體裝置之製造方法，其中以使厚度成為45μm以上之方式使上述柱狀結晶狀之非摻雜之磊晶多晶矽層磊晶成長；且 以使厚度成為0.1μm以上且0.5μm以下之方式將上述第2絕緣層成膜。
  16. 一種高頻半導體裝置，其於半導體基板之一面上，自該一面之側依序形成有第1絕緣層、柱狀結晶狀之非摻雜之磊晶多晶矽層、第2絕緣層及半導體層；於介隔上述第2絕緣層而面向上述非摻雜之磊晶多晶矽層之上述半導體層之位置形成有高頻電晶體；且形成有自上述半導體基板通過上述第1絕緣層及上述摻雜磊晶多晶矽層而到達上述非摻雜之磊晶多晶矽層之散熱孔，於該散熱孔之內壁形成有熱傳導率較上述第1絕緣層高之熱耦合構件。
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