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JP2019102555A - 半導体装置 - Google Patents

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Abstract

【課題】マルチエピタキシャル成長による合わせズレの影響を減少できる半導体装置を提供する。【解決手段】トレンチゲート構造の縦型ＭＯＳＦＥＴは、エピタキシャル成長させたｎ-型ドリフト層２およびｐ型ベース層６を備える。ｎ-型ドリフト層２の内部には、ｎ型領域５、下側第２ｐ+型領域４ａおよび第１ｐ+型領域３が設けられる。下側第２ｐ+型領域４ａの一部は、トレンチ１８の深さと反対の方向に延在し、ｐ型ベース層６と接続されている。【選択図】図１

Description

この発明は、半導体装置に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面において有利である。
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ+型ベース領域を設け、さらに、トレンチ底に、トレンチと平行にストライプ状にｐ+型ベース領域を設ける技術が提案されている（例えば、下記特許文献１参照）。
図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ-型ドリフト層２、電流拡散領域であるｎ型領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ型領域５には、トレンチ１８の底面全体を覆うように第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｎ-型ドリフト層２に達しない深さで設けられている。また、ｎ型領域５には、隣り合うトレンチ１８間（メサ部）に、下側第２ｐ+型ベース領域４ａと上側第２ｐ+型ベース領域４ｂが選択的に設けられている。下側第２ｐ+型ベース領域４ａと第１ｐ+型ベース領域３は同時に形成されてもかまわない。上側第２ｐ+型ベース領域４ｂは、ｐ型ベース層６に接するように設けられている。符号７〜１２は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソース電極である。
第１ｐ+型領域３、下側第２ｐ+型ベース領域４ａおよび上側第２ｐ+型ベース領域４ｂは、例えば、以下のようにマルチエピタキシャル成長により形成される。まず、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、第１ｐ+型領域３、下側第２ｐ+型領域４ａを選択的に形成する。次に、下側ｎ型領域５ａ、下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。
図１３の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ+型領域３と下側第２ｐ+型領域４ａとｎ型領域５とのｐｎ接合がトレンチ１８よりも深い位置にある。このため、第１ｐ+型領域３、下側第２ｐ+型ベース領域４ａとｎ型領域５との境界に電界が集中し、トレンチ１８の底部の電界集中を緩和することが可能となる。
また、より電界集中の緩和を行うため、トレンチよりも深くまで形成されたｐ型ディープ層の先端を先細り形状となるようにする技術がある（例えば、下記特許文献２参照）。
特開２０１５−７２９９９号公報 特開２０１３−２１４６５８号公報
しかしながら、上記のようにマルチエピタキシャル成長により第１ｐ+型領域３、下側第２ｐ+型ベース領域４ａおよび上側第２ｐ+型ベース領域４ｂを形成する際に、エピタキシャル層による合わせズレの影響でこれらの形成位置がずれる場合がある。ここで、合わせズレとは、例えば、エピタキシャル層により第１ｐ+型領域３等の形成位置を示すマークがずれることである。図１４は、従来の炭化珪素半導体装置において第１ｐ+型領域がずれた場合を示す断面図である。図１４に示すように、第１ｐ+型領域３の形成位置がずれることにより、第１ｐ+型領域３がトレンチ１８の底面全体を覆うことができなくなっている。これにより、図１４の符号Ａで示す領域において、第１ｐ+型領域３とｎ型領域５とのｐｎ接合が形成されず、トレンチ１８の底部に電界が集中するという問題がある。
この問題を解決するため、第１ｐ+型領域３をトレンチ１８とセルフアラインで形成する方法がある。図１５は、セルフアラインで第１ｐ+型領域を形成した炭化珪素半導体装置の構造を示す断面図である。例えば、この第１ｐ+型領域３は、以下のように形成される。まず、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５に達するトレンチ１８を形成する。次に、トレンチ形成時のマスクを用いて、ｐ型不純物のイオン注入により、トレンチ１８の底に、第１ｐ+型領域３を選択的に形成する。
このように、第１ｐ+型領域３がトレンチ１８とセルフアラインで形成されるため、第１ｐ+型領域３はトレンチ１８の底に位置するようになり、トレンチ１８の底部の電界集中を緩和することが可能となる。
しかしながら、この構成においてもエピタキシャル層による合わせズレの影響で、下側第２ｐ+型ベース領域４ａおよび上側第２ｐ+型ベース領域４ｂの形成位置がずれる場合がある。図１６は、セルフアラインで第１ｐ+型領域を形成した炭化珪素半導体装置において第２ｐ+型領域がずれた場合を示す断面図である。図１６に示すように、下側第２ｐ+型ベース領域４ａおよび上側第２ｐ+型ベース領域４ｂの形成位置が左にずれる場合がある。これにより、図１６のＢで示す領域において、上側第２ｐ+型ベース領域４ｂとトレンチ１８との距離Ｘが、図１５の場合より狭くなる。このため、寄生抵抗が増加するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、マルチエピタキシャル成長による合わせズレの影響を減少できる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域が設けられる。また、前記第２半導体領域の一部は、前記トレンチの深さと反対の方向に延在し、前記第２半導体層と接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の一部は、前記トレンチの下部で、前記トレンチの幅と平行な方向に延在し、前記第２半導体領域は、互いに接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の幅は、前記トレンチの幅よりも狭いことを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域が設けられる。前記第１半導体層の前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体領域と接する第２導電型の第４半導体領域が設けられる。また、前記第４半導体領域の幅が、前記第２半導体領域の幅より狭い。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第４半導体領域と接する面の幅が、前記第１半導体層と接する面の幅より狭いことを特徴とする。
上述した発明によれば、上側第２ｐ+型領域（第２導電型の第２半導体領域）が間引いて部分的に設けられ、チャネルが形成される領域では、上側第２ｐ+型領域が設けられていない。これにより、マルチエピタキシャル成長による合わせズレが発生しても、チャネルが形成される領域では、上側第２ｐ+型領域とトレンチとの距離が狭くなることがなく、寄生抵抗が増加することがない。
本発明にかかる半導体装置によれば、マルチエピタキシャル成長による合わせズレの影響を減少できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す図３のＡ−Ａ’部分の断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図３のＢ−Ｂ’部分の断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置において第１ｐ+型領域がずれた場合を示す断面図である。 セルフアラインで第１ｐ+型領域を形成した炭化珪素半導体装置の構造を示す断面図である。 セルフアラインで第１ｐ+型領域を形成した炭化珪素半導体装置において第２ｐ+型領域がずれた場合を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図３のＡ−Ａ’部分の断面図である。また、図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図３のＢ−Ｂ’部分の断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図１〜図３には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（図１０、１２においても同様）。図１〜３に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ+型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向に一様に設けられている。
ｎ型領域５の内部には、第１ｐ+型領域３、下側第２ｐ+型領域４ａ、上側第２ｐ+型領域４ｂがそれぞれ選択的に設けられている。第１ｐ+型領域３は、後述するトレンチ１８の底面に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型ドリフト層２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ１８の底面付近に、第１ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層６よりも不純物濃度が高い。
また、第１ｐ+型領域３の幅は、トレンチ１８の幅以下である。このため、第１ｐ+型領域３は、セルフアライン、つまり、トレンチ１８を形成する際のマスクを使用することで形成することができる。このように、同じマスクで形成されるため、第１ｐ+型領域３とトレンチ１８は、形成される位置のずれ（合わせずれ）が生じることがなくなる。
実施の形態１では、上側第２ｐ+型領域４ｂは、間引いて部分的に設けられている。図２に示すように、上側第２ｐ+型領域４ｂは、下側第２ｐ+型領域４ａの一部を上側（トレンチ１８の深さと反対の方向）に延在し、ｐ型ベース層６と接続させた領域である。これにより、下側第２ｐ+型ベース領域４ａとｎ型領域５の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１２に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげることができる。
ここで、図１は、上側第２ｐ+型領域４ｂが設けられていない部分の断面図であり、図２は、上側第２ｐ+型領域４ｂが設けられている部分の断面図である。下側第２ｐ+型領域４ａは、ｎ-型ドリフト層２と離して、上側第２ｐ+型領域４ｂと接するように選択的に設けられている。下側第２ｐ+型領域４ａと上側第２ｐ+型領域４ｂの界面は、トレンチ１８の底面より、上側に設けられている。なお、上側とは、ソース電極１２側である。
また、上側第２ｐ+型領域４ｂが設けられている部分では、上側第２ｐ+型領域４ｂおよび下側第２ｐ+型領域４ａをトレンチ１８の幅方向（トレンチ１８と平行な方向）に延在させ、それぞれを接続するようにする。これにより、図２に示すように、上側第２ｐ+型領域４ｂが設けられている部分では、上側第２ｐ+型領域４ｂとトレンチ１８の側壁とが接するようになり、この領域ではチャネルが形成されず、オン状態でも電流が流れなくなる領域となる。
このように、上側第２ｐ+型領域４ｂが間引いて部分的に設けられ、チャネルが形成される領域には、上側第２ｐ+型領域４ｂは設けられていない。このため、下側第２ｐ+型領域４ａ、上側第２ｐ+型領域４ｂを形成する際に、マルチエピタキシャル成長による合わせズレが発生しても、チャネルが形成される領域では、上側第２ｐ+型領域４ｂが設けられていないため、上側第２ｐ+型領域４ｂとトレンチ１８との距離が狭くなることがなく、寄生抵抗が増加することがない。
また、ｐ型ベース層６の内部には、互いに接するようにｎ+型ソース領域７およびｐ+型コンタクト領域８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでもよいし、より深くてもよい。
トレンチ１８は、基体おもて面からｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ+型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。
（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図４〜９は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層２の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に記載される。
次に、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、下側第２ｐ+型領域４ａを選択的に形成する。例えば、下側第２ｐ+型領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５Ａ、図５Ｂに記載される。ここで、図５Ａは、図３のＡ−Ａ’部分の断面図であり、図５Ｂは、図３のＢ−Ｂ’部分の断面図である。
次に、下側ｎ型領域５ａ、下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと上側ｎ型領域５ｂを合わせて、ｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。例えば、上側第２ｐ+型領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ+型領域４ａと同程度となるように設定してもよい。ここまでの状態が図６Ａ、図６Ｂに記載される。ここで、図６Ａは、図３のＡ−Ａ’部分の断面図であり、図６Ｂは、図３のＢ−Ｂ’部分の断面図である。
次に、上側ｎ型領域５ｂおよび上側第２ｐ+型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。これ以降に形成される部分は、Ａ−Ａ’部分の断面、Ｂ−Ｂ’部分の断面のどちらにも共通の部分であるため、図３のＡ−Ａ’部分の断面図のみを記載する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ+型ソース領域７を選択的に形成する。例えば、ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ここまでの状態が図７に記載される。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ+型ソース領域７に接するようにｐ+型コンタクト領域８を選択的に形成する。例えば、ｐ+型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ+型ソース領域７とｐ+型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図８に記載される。
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５に達するトレンチ１８を形成する。次に、トレンチ形成時のマスクを用いて、ｐ型不純物のイオン注入により、トレンチ１８の底に、第１ｐ+型領域３を選択的に形成する。この際、第１ｐ+型領域３が下側ｎ型領域５ａに接しないように第１ｐ+型領域３を形成する。例えば、第１ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ+型領域４ａと同程度となるように設定してもよい。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図９に記載される。
次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させる。
次に、層間絶縁膜１１を覆うようにバリアメタルを形成してパターニングし、ｎ+型ソース領域７およびｐ+型コンタクト領域８を再度露出させる。次に、ｎ+型ソース領域７に接するように、ソース電極１２を形成する。ソース電極１２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極（不図示）のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１、図２に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、上側第２ｐ+型領域が間引かれて部分的に設けられ、チャネルが形成される領域では、上側第２ｐ+型領域が設けられていない。これにより、マルチエピタキシャル成長による合わせズレが発生しても、チャネルが形成される領域では、上側第２ｐ+型領域とトレンチとの距離が狭くなることがなく、寄生抵抗が増加することがない。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、上側第２ｐ+型領域４ｂが間引かれずに設けられている点である。
実施の形態２では、上側第２ｐ+型領域４ｂの幅は下側第２ｐ+型領域４ａより幅が狭くなっている。例えば、上側第２ｐ+型領域４ｂの端から下側第２ｐ+型領域４ａの端までの距離Ｚは、例えば、０．０５〜０．４μｍである。また、下側第２ｐ+型領域４ａの幅は、耐圧を保持するため、実施の形態１の幅と同程度である。
このように、上側第２ｐ+型領域４ｂの幅が狭くなっているため、マルチエピタキシャル成長による合わせズレが発生しても、チャネルが形成される領域での、上側第２ｐ+型領域４ｂとトレンチ１８との距離Ｘは、十分広いままになる。この場合、下側第２ｐ+型領域４ａとトレンチ１８との距離Ｘ’は狭くなるが、この領域は、チャネルが形成されないため、問題はない。
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１１は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、下側ｎ型領域５ａの表面層に、下側第２ｐ+型領域４ａを選択的に形成するまでの工程を順に行う（図４、図５Ａ参照）。この際、図５Ｂのような、トレンチ１８の幅方向に延在させた下側第２ｐ+型領域４ａは形成しない。
次に、下側ｎ型領域５ａ、下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。ここまでの状態が図１１に記載される。その後、実施の形態１と同様に、ｐ型ベース層６をエピタキシャル成長させる工程以降の工程を順に行う（図７〜図９参照）ことで、図１０に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、上側第２ｐ+型領域の幅が狭くなっている。これにより、マルチエピタキシャル成長による合わせズレが発生しても、上側第２ｐ+型領域とトレンチとの距離が十分広いままになり、寄生抵抗が増加することがない。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１２は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、下側第２ｐ+型領域４ａの上面（上側第２ｐ+型領域４ｂと接する面）の幅が、下面（ｎ型領域と接する面）の幅より狭いことである。このため、図１２に示すように、下側第２ｐ+型領域４ａの側面は、斜めになっている。
また、下側第２ｐ+型領域４ａの上面は、上側第２ｐ+型領域４ｂの下面（下側第２ｐ+型領域４ａと接する面）と同じ幅である。また、下側第２ｐ+型領域４ａの上面の端から、下側第２ｐ+型領域４ａの下面の端までの距離Ｚ’は、例えば、０．０５〜０．２μｍである。下側第２ｐ+型領域４ａの側面が斜めになっているため、距離Ｚ’は実施の形態２の距離Ｚより小さくてもよい。また、下側第２ｐ+型領域４ａの下面の幅は、耐圧を保持するため、実施の形態１の幅と同程度である。
このように、上側第２ｐ+型領域４ｂの幅が狭くなっているため、実施の形態２と同様に、マルチエピタキシャル成長による合わせズレが発生しても、チャネルが形成される領域での、上側第２ｐ+型領域４ｂとトレンチ１８との距離Ｘは、十分広いままになる。
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、下側ｎ型領域５ａをエピタキシャル成長させる工程を順に行う（図４参照）。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、下側第２ｐ+型領域４ａを選択的に形成する。この際、例えば、斜めイオン注入により、下側第２ｐ+型領域４ａの上面の幅を、下面の幅より狭く形成する。その後、実施の形態１と同様に、上側ｎ型領域５ｂをエピタキシャル成長させる工程以降の工程を順に行う（図６〜図９参照）ことで、図１２に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態３によれば、上側第２ｐ+型領域の幅が狭く、下側第２ｐ+型領域の上面の幅が下側第２ｐ+型領域の下面の幅より狭くなっている。これにより、マルチエピタキシャル成長による合わせズレが発生しても、上側第２ｐ+型領域とトレンチとの距離が十分広いままになり、寄生抵抗が増加することがない。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト層
３ 第１ｐ+型領域
４ 第２ｐ+型領域
４ａ 下側第２ｐ+型領域
４ｂ 上側第２ｐ+型領域
５ ｎ型領域
５ａ 下側ｎ型領域
５ｂ 上側ｎ型領域
６ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ+型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１８ トレンチ

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
    前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、
    を備え、
    前記第２半導体領域の一部は、前記トレンチの深さと反対の方向に延在し、前記第２半導体層と接続されていることを特徴とする半導体装置。
  2. 前記第２半導体領域の一部は、前記トレンチの下部で、前記トレンチの幅と平行な方向に延在し、前記第２半導体領域は、互いに接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体領域の幅は、前記トレンチの幅よりも狭いことを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
    前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、
    前記第１半導体層の前記半導体基板側に対して反対側の表面層に選択的に設けられ、前記第２半導体領域と接する第２導電型の第４半導体領域と、
    を備え、
    前記第４半導体領域の幅が、前記第２半導体領域の幅より狭いことを特徴とする半導体装置。
  5. 前記第２半導体領域は、前記第４半導体領域と接する面の幅が、前記第１半導体層と接する面の幅より狭いことを特徴とする請求項４に記載の半導体装置。
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