[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7293750B2 - 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 - Google Patents

超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7293750B2
JP7293750B2 JP2019047715A JP2019047715A JP7293750B2 JP 7293750 B2 JP7293750 B2 JP 7293750B2 JP 2019047715 A JP2019047715 A JP 2019047715A JP 2019047715 A JP2019047715 A JP 2019047715A JP 7293750 B2 JP7293750 B2 JP 7293750B2
Authority
JP
Japan
Prior art keywords
type
silicon carbide
parallel
column
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019047715A
Other languages
English (en)
Other versions
JP2020150182A (ja
Inventor
明将 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2019047715A priority Critical patent/JP7293750B2/ja
Priority to US16/773,276 priority patent/US20200295129A1/en
Publication of JP2020150182A publication Critical patent/JP2020150182A/ja
Application granted granted Critical
Publication of JP7293750B2 publication Critical patent/JP7293750B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/158—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Composite Materials (AREA)

Description

この発明は、超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法に関する。
従来の炭化珪素ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、エピタキシャル成長とイオン注入とを組み合わせることで、ゲート酸化膜と炭化珪素との高品質な界面を作り低抵抗を実現している。さらに、ゲート酸化膜に高電界が印加されないような構造とすることで高耐圧、高信頼性の半導体装置を実現している（例えば、下記特許文献１参照）。
例えば、低抵抗を実現するため、ゲート酸化膜と炭化珪素との高品質な界面を作り、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）部分の不純物濃度を高くすることで低抵抗を実現している。また、ゲート電極下に電界を緩和させるためのｐ型領域を形成することで高耐圧、高信頼性を実現している。また、コンタクト領域の下に深いｐ型領域を形成し、ドレイン電極に性能限界以上の高電圧が印加された時に発生するアバランシェ電流をゲート電極近傍に流れなくすることで、ゲート電極の負荷を小さくしている。また、コンタクト領域の下の深いｐ型領域により、内蔵ダイオードを動作させる時でも大電流がゲート電極近傍に流れなくすることで、ゲート電極の負荷を小さくし信頼性を向上させている。
ここで、通常のｎ型チャネル縦型ＭＯＳＦＥＴでは、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗を低減するためには、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。
しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている（例えば、下記特許文献２、３参照）。図８は、従来の超接合炭化珪素半導体装置の構造を示す斜視図である。
図８では、超接合炭化珪素半導体装置１５０として、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）を示す。図８に示すように、ＳＪ－ＭＯＳＦＥＴは、高不純物濃度のｎ+型炭化珪素半導体基板１０１にｎ-型ドリフト層１０２を成長させたウエハを材料とする。このウエハ表面からｎ-型ドリフト層１０２を貫きｎ+型炭化珪素半導体基板１０１に到達しないｐ型ピラー領域１０３が設けられている。図８では、ｐ型ピラー領域１０３はｎ+型炭化珪素半導体基板１０１に到達しないが、ｎ+型炭化珪素半導体基板１０１に到達してもよい。
また、ｎ-型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型ピラー領域１０３）とｎ型領域（ｐ型ピラー領域１０３に挟まれたｎ-型ドリフト層１０２の部分、以下ｎ型ピラー領域１０４と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ構造１２１と称する）を有している。並列ｐｎ構造１２１を構成するｐ型ピラー領域１０３およびｎ型ピラー領域１０４は、ｎ-型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ構造１２１では、ｐ型ピラー領域１０３およびｎ型ピラー領域１０４に含まれる不純物量を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
図８において、符号１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２、１１３および１１６は、それぞれｎ型高濃度領域、ｐ型ベース層、ｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、裏面電極およびトレンチを表している。
国際公開第２０１７／０６４９４９号 国際公開第２０１３／０１７９８２０号 特開２００９－１３０１０６号公報
超接合炭化珪素半導体装置の製造方法では、炭化珪素は不純物元素がほとんど拡散されないため、並列ｐｎ構造１２１をエピタキシャル成長とイオン注入とを組み合わせることで形成している。この際、ｎ+型炭化珪素半導体基板１０１は、安定したエピタキシャル成長のためにオフ角が設けられているため、ｎ+型炭化珪素半導体基板１０１上にエピタキシャル成長を行うとイオン注入の位置を示すアライメントマークの崩れが起こる場合がある。
このため、エピタキシャル成長とイオン注入を組み合わせて並列ｐｎ構造１２１を形成する場合、アライメントマークの崩れにより、並列ｐｎ構造１２１の構造にパターンずれが発生する場合がある。図９は、ｐ型ピラー領域がずれた従来の超接合炭化珪素半導体装置の構造を示す斜視図である。図９に示すように、ｐ型ピラー領域１０３にパターンずれが発生している。このパターンずれにより、領域Ａの部分でｎ型ピラー領域の幅が狭くなり、オン抵抗のばらつきなどの性能のばらつきが発生するという課題がある。
この発明は、上述した従来技術による問題点を解消するため、エピタキシャル成長とイオン注入を組み合わせて並列ｐｎ構造を形成しても、パターンずれの発生を抑えることができる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の表面上に、ストライプ状の第１導電型の下部第１カラムと、ストライプ状の第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造が設けられる。前記下部並列ｐｎ構造の表面上に、ストライプ状の第１導電型の上部第１カラムと、ストライプ状の第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造が設けられる。前記上部並列ｐｎ構造の表面上に、第２導電型の第２半導体層が設けられる。前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層および前記第１半導体領域を貫通して前記上部並列ｐｎ構造に達するトレンチが設けられる。前記トレンチ内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域に接触する第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記下部第１カラムおよび前記下部第２カラムのストライプ状に延びる第１方向は、前記上部第１カラムおよび前記上部第２カラムのストライプ状に延びる第２方向と交差する。前記トレンチは、ストライプ状の平面パターンを有し、前記上部第２カラムの下端は、前記トレンチの底部より前記第２電極側に設けられ、かつ前記トレンチのストライプ状に延びる方向に設けられる。
また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記トレンチは、ストライプ状の平面パターンを有し、前記上部第２カラムの下端は、前記トレンチの底部より前記第２電極側に設けられ、かつ前記トレンチのストライプ状に延びる方向と交差する方向に設けられることを特徴とする。
また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記上部並列ｐｎ構造または前記下部並列ｐｎ構造は、ストライプ状の第１導電型の第１カラムと、ストライプ状の第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された、複数段の並列ｐｎ構造から構成され、前記第１カラムおよび前記第２カラムのストライプ状に延びる第１方向は、前記第１カラムおよび前記第２カラムの下部に配置された前記第１カラムおよび前記第２カラムのストライプ状に延びる第２方向と交差することを特徴とする。
また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記ストライプ状に延びる第１方向は、前記ストライプ状に延びる第２方向と９０°で交差することを特徴とする。
また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記ストライプ状に延びる第１方向は、前記ストライプ状に延びる第２方向と６０°で交差することを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の表面上に、ストライプ状の第１導電型の下部第１カラムと、ストライプ状の第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造を形成する第２工程を行う。次に、前記下部並列ｐｎ構造の表面上に、ストライプ状の第１導電型の上部第１カラムと、ストライプ状の第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造を形成する第３工程を行う。次に、前記上部並列ｐｎ構造の表面上に、第２導電型の第２半導体層を形成する第４工程を行う。次に、前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程を行う。次に、前記第２半導体層および前記第１半導体領域を貫通して前記上部並列ｐｎ構造に達するトレンチを形成する第６工程を行う。次に、前記トレンチ内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第８工程を行う。次に、前記第２半導体層および前記第１半導体領域に接触する第１電極を形成する第９工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第６工程では、前記トレンチを、ストライプ状の平面パターンに形成する。前記第３工程では、前記下部第１カラムおよび前記下部第２カラムのストライプ状に延びる第１方向を、前記上部第１カラムおよび前記上部第２カラムのストライプ状に延びる第２方向と交差するように形成し、前記上部第２カラムの下端を、前記トレンチの底部より前記第２電極側に形成し、かつ前記トレンチのストライプ状に延びる方向に形成する。

上述した発明によれば、下部ｐ型ピラー領域と上部ｐ型ピラー領域とを交差して設けている。これにより、エピタキシャル成長とイオン注入を組み合わせて並列ｐｎ構造を形成する際に、パターンずれが発生しても、平面形状の構造に変化が起こらない。このため、電流経路にも変化が無く、パターンずれが発生してもオン抵抗の変動が無くなる。また、パターンずれによる影響が無くなり性能のばらつきを抑えることができる。さらに、パターンずれによって発生するオン抵抗の増加によって発生する不良品が無くなり製造コストを抑えることができる。
本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法によれば、エピタキシャル成長とイオン注入を組み合わせて並列ｐｎ構造を形成しても、パターンずれの発生を抑えることができるという効果を奏する。
実施の形態にかかる超接合炭化珪素半導体装置の構造を示す斜視図である。 実施の形態にかかる超接合炭化珪素半導体装置の活性領域とエッジ終端領域の構造を示す断面図である。 実施の形態にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる超接合炭化珪素半導体装置の他の並列ｐｎ構造を示す上面図である。 従来の超接合炭化珪素半導体装置の構造を示す斜視図である。 ｐ型ピラー領域がずれた従来の超接合炭化珪素半導体装置の構造を示す斜視図である。
以下に添付図面を参照して、この発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合はばらつきを含め近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態）
図１は、実施の形態にかかる超接合炭化珪素半導体装置の構造を示す斜視図である。図２は、実施の形態にかかる超接合炭化珪素半導体装置の活性領域とエッジ終端領域の構造を示す断面図である。
本発明にかかる超接合炭化珪素半導体装置について、ＳＪ－ＭＯＳＦＥＴ５０を例に説明する。図１に示すＳＪ－ＭＯＳＦＥＴ５０は、炭化珪素（ＳｉＣ）からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（後述するｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴである。図２に示すように、ＳＪ－ＭＯＳＦＥＴ５０は、活性領域２０と、活性領域２０の周囲を囲むエッジ終端領域３０とを備える。活性領域２０は、オン状態のときに電流が流れる領域である。エッジ終端領域３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。図１では、活性領域２０のみを示し、後述するソース電極パッド１４の記載を省略している。図１では、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図２の活性領域２０には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。
図１および図２に示すように、実施の形態にかかる超接合炭化珪素半導体装置のＳＪ－ＭＯＳＦＥＴ５０は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ-型ドリフト層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型ドリフト層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型ドリフト層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ型高濃度領域５（ｎ型高濃度領域５が設けられていない場合はｎ-型ドリフト層２、以下（２）と省略する）の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型ドリフト層２とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
図１および図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
ＳＪ－ＭＯＳＦＥＴ５０のｎ-型ドリフト層２およびｎ型高濃度領域５（２）内には、並列ｐｎ構造２１が設けられている。並列ｐｎ構造２１は、ｎ型ピラー領域４とｐ型ピラー領域３とが、ｎ+型炭化珪素基板１のおもて面に平行な面において交互に繰り返し配置されている。ｐ型ピラー領域３は、ｎ-型ドリフト層２の表面からｎ+型炭化珪素基板１の表面に達しないように設けられている。
実施の形態の並列ｐｎ構造２１は、下部並列ｐｎ構造と上部並列ｐｎ構造の２段で構成されている。下部並列ｐｎ構造は、下部ｐ型ピラー領域３ａと下部ｎ型ピラー領域４ａとからなり、上部並列ｐｎ構造は、上部ｐ型ピラー領域３ｂと上部ｎ型ピラー領域４ｂとからなる。また、ｐ型ピラー領域３は、下部ｐ型ピラー領域３ａと上部ｐ型ピラー領域３ｂとの２段で構成され、ｎ型ピラー領域４は、下部ｎ型ピラー領域４ａと上部ｎ型ピラー領域４ｂとの２段で構成される。
下部ｐ型ピラー領域３ａおよび上部ｐ型ピラー領域３ｂの平面形状は、例えば、ストライプ状であり、下部ｐ型ピラー領域３ａと上部ｐ型ピラー領域３ｂは、互いに交差している。下部ｎ型ピラー領域４ａおよび上部ｎ型ピラー領域４ｂについても同様に交差している。図１の例は、下部ｐ型ピラー領域３ａと上部ｐ型ピラー領域３ｂとは、９０°の角度で直交し、同様に下部ｎ型ピラー領域４ａと上部ｎ型ピラー領域４ｂとは、９０°の角度で直交している。このため、実施の形態の並列ｐｎ構造２１の平面形状は格子形状となっている。
このように、下部ｐ型ピラー領域３ａと上部ｐ型ピラー領域３ｂとを交差して設けることで、下部ｐ型ピラー領域３ａ上に上部ｐ型ピラー領域３ｂを形成する際にパターンずれが発生しても、平面形状の構造に変化が起こらなくなる。これにより、電流経路にも変化が無く、パターンずれが発生してもオン抵抗の変動が無くなる。このため、並列ｐｎ構造２１をエピタキシャル成長とイオン注入とを組み合わせて形成した場合のパターンずれによる影響が無くなり性能のばらつきを抑えることができる。さらに、パターンずれによって発生するオン抵抗の増加によって発生する不良品が無くなり製造コストを抑えることができる。
また、図１の例では、並列ｐｎ構造２１は２段（下部並列ｐｎ構造と上部並列ｐｎ構造）から形成されているが、３段以上の複数段となってもよい。また、下部ｐ型ピラー領域３ａと上部ｐ型ピラー領域３ｂ等の並列ｐｎ構造２１内のｐ型領域をｐ型ピラー領域と称する。例えば、ｐ型ピラー領域の高さを０．５μｍ程度にして、３段、４段程度で並列ｐｎ構造２１を構成することが好ましい。この際、上述したｐ型ピラー領域の下部に、ｐ型ピラー領域が形成されている場合、ｐ型ピラー領域と下部のｐ型ピラー領域とを交差するように形成する。このように、並列ｐｎ構造２１を多段に形成した場合でも、各段でパターンずれが発生しても電流経路に変化が無く、オン抵抗の変動が無くなる。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（２）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方から後述するソース電極１２側に突出している。また、トレンチ１６は、ｎ+型炭化珪素基板１のオフ角と平行に設けられていることが好ましい。オフ角と垂直であるとトレンチ１６の側面にずれが発生するためである。
上部ｐ型ピラー領域３ｂは、トレンチ１６の間にｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層、およびトレンチ１６の下に設けられている。トレンチ１６の下の上部ｐ型ピラー領域３ｂの幅は、トレンチ１６の幅よりも広い。
また、トレンチ１６の下に上部ｐ型ピラー領域３ｂを設けない形態としてもよい。この場合、トレンチ１６の下に上部ｐ型ピラー領域３ｂが無いためセルピッチを短くできる。また、トレンチ１６の底とｐ型領域が接触しないこととなるが、下部ｐ型ピラー領域３ａが設けられているため耐圧に問題はない。
また、図１および図２では、上部ｐ型ピラー領域３ｂは、トレンチ１６のストライプ状に延びる方向に設けられていたが、上部ｐ型ピラー領域３ｂをトレンチ１６のストライプ状に延びる方向と交差する方向に設けるようにしてもよい。このようにすることで、上部ｐ型ピラー領域３ｂが設けられる位置がずれた場合でもトレンチ１６の下に上部ｐ型ピラー領域３ｂが存在しないことを防止できる。
例えば、並列ｐｎ構造２１のチャージバランスとして、ｐ型ピラー領域３の幅とｐ型ピラー領域３の不純物濃度との積（不純物量）が、ｎ型ピラー領域４の幅とｎ型ピラー領域４の不純物濃度との積（不純物量）にほぼ等しくなっている。具体的に±５％以内にしている。このため、並列ｐｎ構造２１は、低オン抵抗と高耐圧特性との両方の特性が同時に得られる構造として知られている。
また、チャージバランスは段毎に設定してもよい。例えば、下部ｐ型ピラー領域３ａの幅と下部ｐ型ピラー領域３ａの不純物濃度との積が、下部ｐ型ピラー領域３ａと同じ深さのｎ型ピラー領域４の幅と、下部ｐ型ピラー領域３ａと同じ深さのｎ型ピラー領域４の不純物濃度との積にほぼ等しくなっている。この場合、段毎に不純物濃度を変えてもよい。例えば、上側（ベース電極１２側）から下側（ドレイン電極１３側）に行くほど段毎に不純物濃度が下がる形態にすることが好ましい。また、並列ｐｎ構造のピッチを段毎に変え、例えば、上側（ベース電極１２側）から下側（ドレイン電極１３側）に行くほど段毎にピッチを狭めて並列ｐｎ数を多くしていっても必ず段毎の各ピラー領域が接することができる。
図１のように、トレンチ１６の間の上部ｐ型ピラー領域３ｂより、トレンチ１６の下の上部ｐ型ピラー領域３ｂの幅が広い場合は、以下のようになる。上部ｐ型ピラー領域３ｂの幅と上部ｐ型ピラー領域３ｂの不純物濃度との積を、トレンチ１６の間の上部ｐ型ピラー領域３ｂの幅とトレンチ１６の間の上部ｐ型ピラー領域３ｂの不純物濃度との積と、トレンチ１６の下の上部ｐ型ピラー領域３ｂの幅とトレンチ１６の下の上部ｐ型ピラー領域３ｂの不純物濃度との積との和として計算する。
ｐ型ベース層６の表面層には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ++型コンタクト領域８が設けられてもよい。ｎ+型ソース領域７はトレンチ１６に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。なお、本明細書では、おもて面は、ｎ+型炭化珪素基板１の第１主面、例えば（０００１）面（Ｓｉ面）を示し、半導体層の表面上に設けられたとは、当該半導体層の表面より上に半導体領域／半導体層が設けられていることを示し、半導体層の表面層に設けられたとは、当該半導体層の内部に、当該半導体層の表面に露出する半導体領域／半導体層が設けられていることを示す。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。ｐ++型コンタクト領域８が設けられている場合は、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１２は、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ＡｌまたはＡｌＳｉからなるソース電極パッド１４（図１では不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するＴｉ及びＴｉＮからなるバリアメタル（不図示）が設けられていてもよい。
また、図２に示すように、エッジ終端領域３０は、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造が設けられている。エッジ終端領域３０では、全域にわたってｐ型ベース層６が除去され、炭化珪素基体のおもて面にエッジ終端領域３０を活性領域２０よりも低くした（ドレイン側に凹ませた）段差３１が形成され、段差３１の底面３１ａにｎ-型ドリフト層２が露出されている。また、エッジ終端領域３０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（ここでは２つ、内側からｐ-型、ｐ--型とし符号３２ａ，３２ｂを付す）を隣接して配置したＪＴＥ構造３２が設けられている。また、ＪＴＥ構造３２の外側（チップ端部側）に、チャネルストッパとして機能するｎ+型半導体領域３３が設けられている。
ｐ-型低濃度領域（以下、第１ＪＴＥ領域とする）３２ａおよびｐ--型低濃度領域（以下、第２ＪＴＥ領域とする）３２ｂは、それぞれ、ｎ-型ドリフト層２の、段差３１の底面３１ａに露出する部分に選択的に設けられている。第１ＪＴＥ領域３２ａは、段差３１に延在し、ｐ型ベース層６に設けられたｐ++型コンタクト領域８に接する。このＪＴＥ構造３２で耐圧構造が構成される。
また、エッジ終端領域３０には、例えばガードリングを構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される形態でもよい。耐圧とは、素子が誤動作や破壊を起こさないよう所定のリーク電流が流れる時の電圧である。また、エッジ終端領域３０にも並列ｐｎ構造が設けられる。並列ｐｎ構造は、エッジ終端領域３０の全領域に設けられてもよいし、図２のように、ｐ-型低濃度領域３２ａとｐ--型低濃度領域３２ｂとの境界に達しない位置までに設けられてもよい。
（実施の形態にかかる超接合炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる超接合炭化珪素半導体装置の製造方法について説明する。図３～図６は、実施の形態にかかる超接合炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ-型ドリフト層２を、エピタキシャル成長させる。次に、ｎ-型ドリフト層２の表面上に、窒素等のｎ型の不純物をドーピングしたｎ型エピタキシャル層を形成する。
次に、ｎ型エピタキシャル層の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、下部ｐ型ピラー領域３ａを形成する。この際、開口部をストライプ状とすることでストライプ状の下部ｐ型ピラー領域３ａを形成する。ｎ型エピタキシャル層の中で、下部ｐ型ピラー領域３ａに挟まれた領域が下部ｎ型ピラー領域４ａとなる。次に、イオン注入用マスクの一部を除去する。ここまでの状態が図３に示されている。
次に、下部ｐ型ピラー領域３ａと下部ｎ型ピラー領域４ａの表面上に、窒素等のｎ型の不純物をドーピングしたｎ型エピタキシャル層を形成する。次に、ここで形成したｎ型エピタキシャル層の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この際、イオン注入用マスクの開口部をストライプ状に形成して、奥行き方向を、下部ｐ型ピラー領域３ａを形成する際に用いたイオン注入用マスクの開口部の奥行き方向と交差するように形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、第１上部ｐ型ピラー領域３ｂ１を形成する。ｎ型エピタキシャル層の中で、第１上部ｐ型ピラー領域３ｂ１に挟まれた領域が第１上部ｎ型ピラー領域４ｂ１となる。
このようなイオン注入用マスクを用いて形成するため、下部ｐ型ピラー領域３ａおよび下部ｎ型ピラー領域４ａのストライプ状に延びる方向と、第１上部ｐ型ピラー領域３ｂ１と第１上部ｎ型ピラー領域４ｂ１のストライプ状に延びる方向と、が交差するように形成される。ここまでの状態が図４に示されている。
次に、第１上部ｐ型ピラー領域３ｂ１と第１上部ｎ型ピラー領域４ｂ１の表面上に、窒素等のｎ型の不純物をドーピングしたｎ型高濃度領域５（ｎ型高濃度領域を形成しない場合はｎ型エピタキシャル層、以下ｎ型エピタキシャル層と略する）を形成する。次に、ｎ型高濃度領域５（ｎ型エピタキシャル層）の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この際、イオン注入用マスクの開口部をストライプ状に形成して、奥行き方向を、第１上部ｐ型ピラー領域３ｂ１を形成する際に用いたイオン注入用マスクの開口部の奥行き方向と平行に形成する。また、トレンチ１６の下部となる第１上部ｐ型ピラー領域３ｂ１上に開口部を形成しないようにする。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、第２上部ｐ型ピラー領域３ｂ２を形成する。
ここで、ｎ型高濃度領域５（ｎ型エピタキシャル層）の中で、第２上部ｐ型ピラー領域３ｂ２に挟まれた領域が第２上部ｎ型ピラー領域４ｂ２となる。また、第１上部ｐ型ピラー領域３ｂ１と第２上部ｐ型ピラー領域３ｂ２とをあわせて上部ｐ型ピラー領域３ｂとなり、第１上部ｎ型ピラー領域４ｂ１と第２上部ｎ型ピラー領域４ｂ２とをあわせて上部ｎ型ピラー領域４ｂとなる。また、下部ｐ型ピラー領域３ａと上部ｐ型ピラー領域３ｂとをあわせて、ｐ型ピラー領域３となり、下部ｎ型ピラー領域４ａと上部ｎ型ピラー領域４ｂとをあわせてｎ型ピラー領域４となる。このようにして、ｐ型ピラー領域３とｎ型ピラー領域４とから構成される並列ｐｎ構造が形成される。次に、イオン注入用マスクの一部を除去する。ここまでの状態が図５に示されている。
ここまでの実施の形態では、ｎ型エピタキシャル層を形成し、ｐ型の不純物をイオン注入していたが、ｐ型エピタキシャル層を形成し、ｎ型の不純物をイオン注入することで並列ｐｎ構造を形成することも可能である。ｐ型の不純物をイオン注入した場合、活性化率が安定しないため、ｎ型の不純物をイオン注入して、並列ｐｎ構造を形成する方がより好ましい。
次に、ｐ型ピラー領域３ｂと上部ｎ型ピラー領域４ｂの表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層６を形成する。次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。
次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域３０におけるｐ型ベース層６の表面に例えば０．３μｍの深さで段差を形成し、エッジ終端領域３０において、ｐ型ベース層６の厚さを薄くして、ｎ-型ドリフト層２を露出させる。次に、エッジ終端領域３０の段差およびｎ-型ドリフト層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にｐ型の不純物をイオン注入し、段差およびｎ-型ドリフト層２の表面の一部にｐ-型低濃度領域３２ａおよびｐ--型低濃度領域３２ｂを形成する。次に、ｐ-型低濃度領域３２ａおよびｐ--型低濃度領域３２ｂの形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｎ-型ドリフト層２の表面の一部にｎ型の不純物をイオン注入し、ｎ+型半導体領域３３を形成する。次に、ｎ+型半導体領域３３の形成に用いたイオン注入用マスクを除去する。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、ｐ型ピラー領域３、ｎ+型ソース領域７、ｐ++型コンタクト領域８等の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成されたｐ型ピラー領域３に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図６に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、コンタクトホール内および層間絶縁膜１１上にソース電極１２となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１２を残し、ｎ+型ソース領域７およびｐ++型コンタクト領域８とソース電極１２とを接触させる。次に、コンタクトホール以外のソース電極１２を選択的に除去する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１２上および層間絶縁膜１１の上部に、ソース電極パッド１４となる電極パッドを堆積する。
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１３を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型炭化珪素半導体基板１とオーミック接合する裏面電極１３を形成する。以上のようにして、図１および図２に示す炭化珪素半導体装置が完成する。
ここで、図７は、実施の形態にかかる超接合炭化珪素半導体装置の他の並列ｐｎ構造を示す上面図である。図７に示すように並列ｐｎ構造２１を最下部ｐ型ピラー領域３ｃ、下部ｐ型ピラー領域３ａおよび上部ｐ型ピラー領域３ｂとからなる３段の構造にした形態である。並列ｐｎ構造２１は、ｎ+型炭化珪素基板１上に最下部ｐ型ピラー領域３ｃが設けられ、最下部ｐ型ピラー領域３ｃ上に下部ｐ型ピラー領域３ａが設けられ、下部ｐ型ピラー領域３ａ上に上部ｐ型ピラー領域３ｂが設けられている。
また、並列ｐｎ構造２１では、最下部ｐ型ピラー領域３ｃのストライプ状に延びる方向が下部ｐ型ピラー領域３ａのストライプ状に延びる方向と６０°で交差し、下部ｐ型ピラー領域３ａのストライプ状に延びる方向が上部ｐ型ピラー領域３ｂに延びるストライプ状の方向と６０°で交差している。ｎ+型炭化珪素半導体基板１として、６Ｈ－ＳｉＣ（六層周期六方晶の炭化珪素）を用いる場合、上面から見た場合、結晶は六角形の形状をしているため、結晶の方向と最下部ｐ型ピラー領域３ｃ、下部ｐ型ピラー領域３ａおよび上部ｐ型ピラー領域３ｂのストライプ状の方向とをあわせることができる。これにより、例えば、最下部ｐ型ピラー領域３ｃ、下部ｐ型ピラー領域３ａおよび上部ｐ型ピラー領域３ｂを形成する際に、それぞれの側面で注入されたイオンの広がりを同じにすることができる。このため、チャネリングを防止することができる。
図７の例では、３段の構造にした形態であるが、図１および図２のように２段の構造でも下部ｐ型ピラー領域３ａのストライプ状に延びる方向と上部ｐ型ピラー領域３ｂのストライプ状に延びる方向とを６０°交差させてもよい。また、４段以上の構造にした形態も可能である。この場合、ｐ型ピラー領域のストライプ状に延びる方向とこの上に形成されるｐ型ピラー領域のストライプ状に延びる方向とを６０°交差させる。
また、図７の上部ｐ型ピラー領域３ｂは、トレンチ１６のストライプ状に延びる方向に設けられてもよいし、上部ｐ型ピラー領域３ｂをトレンチ１６のストライプ状に延びる方向と交差する方向に設けるようにしてもよい。
以上、説明したように、実施の形態にかかる超接合炭化珪素半導体装置によれば、下部ｐ型ピラー領域と上部ｐ型ピラー領域とを交差して設けている。これにより、エピタキシャル成長とイオン注入を組み合わせて並列ｐｎ構造を形成する際に、パターンずれが発生しても、平面形状の構造に変化が起こらない。このため、電流経路にも変化が無く、パターンずれが発生してもオン抵抗の変動が無くなる。また、パターンずれによる影響が無くなり性能のばらつきを抑えることができる。さらに、パターンずれによって発生するオン抵抗の増加によって発生する不良品が無くなり製造コストを抑えることができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型ドリフト層
３、１０３ ｐ型ピラー領域
３ａ 下部ｐ型ピラー領域
３ｂ 上部ｐ型ピラー領域
３ｂ１ 第１上部ｐ型ピラー領域
３ｂ２ 第２上部ｐ型ピラー領域
３ｃ 最下部ｐ型ピラー領域
４、１０４ ｎ型ピラー領域
４ａ 下部ｎ型ピラー領域
４ｂ 上部ｎ型ピラー領域
４ｂ１ 第１上部ｎ型ピラー領域
４ｂ２ 第２上部ｎ型ピラー領域
５、１０５ ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４ ソース電極パッド
１６、１１６ トレンチ
２０ 活性領域
２１、１２１ 並列ｐｎ構造
３０ エッジ終端領域
３１ 段差
３２ ＪＴＥ構造
３２ａ ｐ-型低濃度領域
３２ｂ ｐ--型低濃度領域
３３ ｎ+型半導体領域
５０、１５０ 超接合炭化珪素半導体装置

Claims (5)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の表面上に設けられた、ストライプ状の第１導電型の下部第１カラムと、ストライプ状の第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造と、
    前記下部並列ｐｎ構造の表面上に設けられた、ストライプ状の第１導電型の上部第１カラムと、ストライプ状の第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造と、
    前記上部並列ｐｎ構造の表面上に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層および前記第１半導体領域を貫通して前記上部並列ｐｎ構造に達するトレンチと、
    前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域に接触する第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記下部第１カラムおよび前記下部第２カラムのストライプ状に延びる第１方向は、前記上部第１カラムおよび前記上部第２カラムのストライプ状に延びる第２方向と交差し、
    前記トレンチは、ストライプ状の平面パターンを有し、
    前記上部第２カラムの下端は、前記トレンチの底部より前記第２電極側に設けられ、かつ前記トレンチのストライプ状に延びる方向に設けられることを特徴とする超接合炭化珪素半導体装置。
  2. 前記上部並列ｐｎ構造または前記下部並列ｐｎ構造は、ストライプ状の第１導電型の第１カラムと、ストライプ状の第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された、複数段の並列ｐｎ構造から構成され、
    前記第１カラムおよび前記第２カラムのストライプ状に延びる第１方向は、前記第１カラムおよび前記第２カラムの下部に配置された前記第１カラムおよび前記第２カラムのストライプ状に延びる第２方向と交差することを特徴とする請求項１に記載の超接合炭化珪素半導体装置。
  3. 前記ストライプ状に延びる第１方向は、前記ストライプ状に延びる第２方向と９０°で交差することを特徴とする請求項１または２に記載の超接合炭化珪素半導体装置。
  4. 前記ストライプ状に延びる第１方向は、前記ストライプ状に延びる第２方向と６０°で交差することを特徴とする請求項１～３のいずれか一つに記載の超接合炭化珪素半導体装置。
  5. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の表面上に、ストライプ状の第１導電型の下部第１カラムと、ストライプ状の第２導電型の下部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された下部並列ｐｎ構造を形成する第２工程と、
    前記下部並列ｐｎ構造の表面上に、ストライプ状の第１導電型の上部第１カラムと、ストライプ状の第２導電型の上部第２カラムとが前記おもて面に平行な面において繰り返し交互に配置された上部並列ｐｎ構造を形成する第３工程と、
    前記上部並列ｐｎ構造の表面上に、第２導電型の第２半導体層を形成する第４工程と、
    前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程と、
    前記第２半導体層および前記第１半導体領域を貫通して前記上部並列ｐｎ構造に達するトレンチを形成する第６工程と、
    前記トレンチ内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
    前記ゲート電極上に層間絶縁膜を形成する第８工程と、
    前記第２半導体層および前記第１半導体領域に接触する第１電極を形成する第９工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第６工程では、前記トレンチを、ストライプ状の平面パターンに形成し、
    前記第３工程では、前記下部第１カラムおよび前記下部第２カラムのストライプ状に延びる第１方向を、前記上部第１カラムおよび前記上部第２カラムのストライプ状に延びる第２方向と交差するように形成し、前記上部第２カラムの下端を、前記トレンチの底部より前記第２電極側に形成し、かつ前記トレンチのストライプ状に延びる方向に形成することを特徴とする超接合炭化珪素半導体装置の製造方法。
JP2019047715A 2019-03-14 2019-03-14 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 Active JP7293750B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019047715A JP7293750B2 (ja) 2019-03-14 2019-03-14 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
US16/773,276 US20200295129A1 (en) 2019-03-14 2020-01-27 Superjunction silicon carbide semiconductor device and method of manufacturing superjunction silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019047715A JP7293750B2 (ja) 2019-03-14 2019-03-14 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020150182A JP2020150182A (ja) 2020-09-17
JP7293750B2 true JP7293750B2 (ja) 2023-06-20

Family

ID=72423886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019047715A Active JP7293750B2 (ja) 2019-03-14 2019-03-14 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20200295129A1 (ja)
JP (1) JP7293750B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7401416B2 (ja) * 2020-09-11 2023-12-19 株式会社東芝 半導体装置
JP7625833B2 (ja) * 2020-11-18 2025-02-04 富士電機株式会社 炭化珪素半導体装置
JP7543950B2 (ja) 2021-03-08 2024-09-03 富士電機株式会社 超接合炭化珪素半導体装置の製造方法
CN113345965B (zh) * 2021-08-05 2021-11-09 浙江大学杭州国际科创中心 一种具有电场屏蔽结构的沟槽栅mosfet器件
JP7651403B2 (ja) * 2021-08-05 2025-03-26 株式会社デンソー 電界効果トランジスタとその製造方法
TWI806414B (zh) * 2022-02-09 2023-06-21 鴻海精密工業股份有限公司 功率半導體元件
WO2024143385A1 (ja) * 2022-12-28 2024-07-04 ローム株式会社 ＳｉＣ半導体装置
WO2024143383A1 (ja) * 2022-12-28 2024-07-04 ローム株式会社 ＳｉＣ半導体装置
US20250113557A1 (en) * 2023-10-02 2025-04-03 Semiconductor Components Industries, Llc Semiconductor devices with orthogonal voltage blocking structures and methods of manufacturing semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083962A (ja) 1999-10-21 2002-03-22 Fuji Electric Co Ltd 半導体素子およびその製造方法
JP2007036213A (ja) 2005-06-20 2007-02-08 Toshiba Corp 半導体素子
JP2008311261A (ja) 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
JP2019016775A (ja) 2017-07-07 2019-01-31 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083962A (ja) 1999-10-21 2002-03-22 Fuji Electric Co Ltd 半導体素子およびその製造方法
JP2007036213A (ja) 2005-06-20 2007-02-08 Toshiba Corp 半導体素子
JP2008311261A (ja) 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
JP2019016775A (ja) 2017-07-07 2019-01-31 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2020150182A (ja) 2020-09-17
US20200295129A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
JP7293750B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10396194B2 (en) Semiconductor device and method of manufacturing thereof
JP5509908B2 (ja) 半導体装置およびその製造方法
US11437508B2 (en) Semiconductor device
US10439060B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7243094B2 (ja) 半導体装置
JP7537483B2 (ja) 半導体装置
JP7279394B2 (ja) 半導体装置および半導体装置の製造方法
US11322607B2 (en) Semiconductor device
JP7643621B2 (ja) 半導体装置
JP6345378B1 (ja) 半導体装置
JP7006280B2 (ja) 半導体装置
JP7505217B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
US20230246102A1 (en) Superjunction semiconductor device
JP2019021788A (ja) 半導体装置および半導体装置の製造方法
US20190165162A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP7056707B2 (ja) 半導体装置
US11430862B2 (en) Superjunction semiconductor device including parallel PN structures and method of manufacturing thereof
JP6972680B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7439417B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
US20240063269A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
WO2025057544A1 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230522

R150 Certificate of patent or registration of utility model

Ref document number: 7293750

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150