JP2019079853A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】メモリセルの動作特性が向上した半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、柱状部と、を備える。前記柱状部は、第１積層体及び第２積層体内にそれぞれ設けられた第１柱状部及び第２柱状部と、前記第１柱状部及び前記第２柱状部の間に設けられた連結部とを有する。前記連結部は、第１方向に交差する第２方向の厚さが前記連結部内の他の部分より広がっている部分であって、前記第１方向に関して第３電極層の上下面の間に一部が位置する第１部分を有する。【選択図】図１
Description
実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルを３次元的に配置した半導体記憶装置が提案されている。このような半導体記憶装置においては、基板上に複数の電極層を含む積層体が形成され、積層体を貫通するメモリホール内にチャネル及び電荷蓄積膜が形成される。積層体の積層数が増加すると、積層体及びメモリホールは段階的に形成され、積層体間のメモリホール内にチャネル及び電荷蓄積膜が形成され難いという問題がある。
実施形態の目的は、メモリセルの動作特性が向上した半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、基板と、積層体と、柱状部と、を備える。前記積層体は、前記基板上に設けられ、互いに離れて積層された複数の電極層を有する。前記柱状部は、前記積層体内に設けられ、前記複数の電極層が積層する第１方向に延びる半導体部と、前記積層体及び前記半導体部の間に設けられたメモリ膜と、を有する。前記複数の電極層は、複数の第１電極層及び複数の第２電極層と、前記複数の第１電極層及び前記複数の第２電極層の間に設けられた第３電極層とを有する。前記積層体は、前記基板上に位置し、前記複数の第１電極層を有する第１積層体と、前記第１積層体との間で前記第３電極層が位置し、前記複数の第２電極層を有する第２積層体とを有する。前記柱状部は、前記第１積層体及び前記第２積層体内にそれぞれ設けられた第１柱状部及び第２柱状部と、前記第１柱状部及び前記第２柱状部の間に設けられた連結部とを有する。前記連結部は、前記第１方向に交差する第２方向の厚さが前記連結部内の他の部分より広がっている部分であって、前記第１方向に関して前記第３電極層の上下面の間に一部が位置する第１部分を有する。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、半導体記憶装置１を示す断面図である。
図１に示すように、半導体記憶装置１には、基板１０が設けられている。基板１０は、半導体基板であって、単結晶シリコン等のシリコン（Ｓｉ）を含む。
なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
図１は、半導体記憶装置１を示す断面図である。
図１に示すように、半導体記憶装置１には、基板１０が設けられている。基板１０は、半導体基板であって、単結晶シリコン等のシリコン（Ｓｉ）を含む。
なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
半導体記憶装置１には、積層体１５と、柱状部ＣＬと、がさらに設けられている。積層体１５は、第１積層体１５ａと、絶縁層２２ａと、電極層２１と、絶縁層２２ｂと、第２積層体１５ｂと、を有する。
第１積層体１５ａは、基板１０上に設けられている。第１積層体１５ａは、複数の電極層１１と、複数の絶縁層１２と、を有する。なお、第１積層体１５ａにおいて、電極層１１の積層数は任意である。
例えば、第１積層体１５ａの複数の電極層１１は、ソース側選択ゲート及びワード線によって構成される。例えば、第１積層体１５ａの複数の電極層１１において、ソース側選択ゲートは、最下層の電極層１１に相当し、ワード線は、最下層の電極層１１を除いた電極層１１に相当する。例えば、第１積層体１５ａの複数の電極層１１において、最上層の電極層１１ａは、ダミー電極層であっても良い。
ここで、ダミー電極層とは、読出動作や書込動作では選択されない電極層であって、メモリセルに対する書込電圧や読出電圧が供給されない電極層に相当する。ダミー電極層は、電荷蓄積膜４２を介してチャネル５２を囲むトランジスタ（ダミーセル）のコントロールゲートとして機能する。ただし、このダミーセルにおける電荷蓄積膜４２にはデータの書き込みが行われず、ダミーセルはデータの記憶や保持を行うメモリセルとしては機能しない。
例えば、データ書き込み時、ダミー電極層には、書き込み対象でない非選択のメモリセルの電極層１１と同じ電位が与えられるが、ダミーセルにはデータが書き込まれない。また、データの読み出し時、ダミー電極層には、読み出し対象でない非選択のメモリセルの電極層１１と同じ電位が与えられるが、ダミーセルからはデータが読み出されない。
なお、ダミー電極層でない電極層１１は、読出動作や書込動作において選択される電極層１１に相当する。
なお、ダミー電極層でない電極層１１は、読出動作や書込動作において選択される電極層１１に相当する。
電極層１１は、導電材料を含み、例えば、タングステン（Ｗ）等の金属を含む。電極層１１には、例えばタングステンからなる本体部と、例えばチタン窒化物（ＴｉＮ）からなり、本体部の表面を覆うバリアメタル層とが設けられても良い。
絶縁層１２は、基板１０上、及び、電極層１１の間に設けられている。絶縁層１２は、例えば、シリコン酸化物（ＳｉＯ）を含む。
絶縁層１２は、基板１０上、及び、電極層１１の間に設けられている。絶縁層１２は、例えば、シリコン酸化物（ＳｉＯ）を含む。
絶縁層２２ａは、第１積層体１５ａ上に設けられている。例えば、絶縁層２２ａは、絶縁層１２と同じ材料、例えばシリコン酸化物を含む。例えば、絶縁層２２ａのＺ方向の厚さ（厚さＷ１）は、絶縁層１２の各々のＺ方向の厚さより厚い。
電極層２１は、絶縁層２２ａ上に設けられている。電極層２１は、ダミー電極層である。例えば、電極層２１は、電極層１１と同じ材料、例えばタングステンを含む。
絶縁層２２ｂは、電極層２１上に設けられている。例えば、絶縁層２２ｂは、絶縁層１２と同じ材料、例えばシリコン酸化物を含む。例えば、絶縁層２２ｂのＺ方向の厚さは、絶縁層１２の各々のＺ方向の厚さより厚い。
絶縁層２２ｂは、電極層２１上に設けられている。例えば、絶縁層２２ｂは、絶縁層１２と同じ材料、例えばシリコン酸化物を含む。例えば、絶縁層２２ｂのＺ方向の厚さは、絶縁層１２の各々のＺ方向の厚さより厚い。
第２積層体１５ｂは、絶縁層２２ｂ上に設けられている。第２積層体１５ｂは、複数の電極層１１と、複数の絶縁層１２と、を有する。例えば、第２積層体１５ｂの構成要素は、第１積層体１５ａの構成要素と同じである。第２積層体１５ｂにおいて、電極層１１及び絶縁層１２は、Ｚ方向に交互に配置されている。なお、第２積層体１５ｂにおいて、電極層１１の積層数は任意である。
例えば、第２積層体１５ｂの複数の電極層１１は、ドレイン側選択ゲート及びワード線によって構成される。例えば、第２積層体１５ｂの複数の電極層１１において、ドレイン側選択ゲートは、最上層の電極層１１に相当し、ワード線は、最上層の電極層１１を除いた電極層１１に相当する。例えば、第２積層体１５ｂの複数の電極層１１において、最下層の電極層１１ｂは、ダミー電極層であっても良い。
積層体１５にはメモリホールＭＨ（貫通孔）が設けられている。柱状部ＣＬは、メモリホールＭＨ内に位置する。柱状部ＣＬを複数設ける場合、例えば、複数の柱状部ＣＬは、Ｘ方向及びＹ方向に格子状に配置される。
柱状部ＣＬは、コア絶縁膜５１と、チャネル５２と、メモリ膜５５と、を有する。メモリ膜５５は、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
柱状部ＣＬは、コア絶縁膜５１と、チャネル５２と、メモリ膜５５と、を有する。メモリ膜５５は、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
コア絶縁膜５１は、例えば、シリコン酸化物を含む。例えば、コア絶縁膜５１は、柱状にＺ方向に延びている。コア絶縁膜５１は、柱状部ＣＬに含まれなくても良い。
チャネル５２は、コア絶縁膜５１の周囲に設けられている。チャネル５２は、半導体部であって、例えば、シリコンを含む。チャネル５２は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル５２は、筒状にＺ方向に延びている。チャネル５２の下端は、メモリセルアレイのソースとなる基板１０に接続されている。
チャネル５２は、コア絶縁膜５１の周囲に設けられている。チャネル５２は、半導体部であって、例えば、シリコンを含む。チャネル５２は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル５２は、筒状にＺ方向に延びている。チャネル５２の下端は、メモリセルアレイのソースとなる基板１０に接続されている。
コア絶縁膜５１の上端には、シリコン等によって形成されたプラグ（図示せず）が設けられている。プラグは、周囲をチャネル５２によって囲まれており、その上端はコンタクト等を介してビット線（図示せず）に接続されている。
トンネル絶縁膜４１は、チャネル５２の周囲に設けられている。トンネル絶縁膜４１は、例えば、シリコン酸化物を含む。図１に示す例では、トンネル絶縁膜４１は、シリコン酸化膜等の単層の膜で構成されているが、複数の膜で構成されても良い。トンネル絶縁膜４１が複数の膜で構成される場合、シリコン酸化膜及びシリコン窒化膜またはシリコン酸窒化膜の積層膜でも良い。
トンネル絶縁膜４１は、電荷蓄積膜４２と、チャネル５２との間の電位障壁である。書込時には、トンネル絶縁膜４１においてチャネル５２から電荷蓄積膜４２に電子がトンネリングして情報が書き込まれる。一方、消去時には、トンネル絶縁膜４１においてチャネル５２から電荷蓄積膜４２に正孔がトンネリングして電子の電荷を打ち消すことにより保持されている情報が消去される。
電荷蓄積膜４２は、トンネル絶縁膜４１の周囲に設けられている。電荷蓄積膜４２は、例えば、シリコン窒化物（ＳｉＮ）を含む。
チャネル５２と電極層１１（ワード線）との交差部分に、電荷蓄積膜４２を含むメモリセルが形成される。電荷蓄積膜４２は、膜内に、電荷をトラップするトラップサイトを有する。メモリセルの閾値電圧は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
チャネル５２と電極層１１（ワード線）との交差部分に、電荷蓄積膜４２を含むメモリセルが形成される。電荷蓄積膜４２は、膜内に、電荷をトラップするトラップサイトを有する。メモリセルの閾値電圧は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
ブロック絶縁膜４３は、電荷蓄積膜４２の周囲に設けられている。ブロック絶縁膜４３は、例えば、シリコン酸化物を含む。図１に示す例では、ブロック絶縁膜４３は、シリコン酸化膜等の単層の膜で構成されているが、複数の膜で構成されても良い。ブロック絶縁膜４３が複数の膜で構成される場合、シリコン酸化膜及びアルミニウム酸化膜等の金属酸化膜の積層膜でも良い。ブロック絶縁膜４３は、電極層１１を形成するとき、例えば、電荷蓄積膜４２をエッチングから保護する。また、ブロック絶縁膜４３は、電荷蓄積膜４２に蓄積された電荷の電極層１１への放出や、電極層１１から柱状部ＣＬへの電子のバックトンネリングを防止する。
柱状部ＣＬは、第１柱状部ＣＬ１と、第２柱状部ＣＬ２と、連結部Ｃ１とによって構成される。第１柱状部ＣＬ１、第２柱状部ＣＬ２及び連結部Ｃ１は、メモリホールＭＨ内で一体的に形成されている。
第１柱状部ＣＬ１は、第１積層体１５ａ内に位置する柱状部ＣＬの一部である。第１柱状部ＣＬ１は、コア絶縁膜５１と、チャネル５２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
第１柱状部ＣＬ１は、第１積層体１５ａ内に位置する柱状部ＣＬの一部である。第１柱状部ＣＬ１は、コア絶縁膜５１と、チャネル５２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
第２柱状部ＣＬ２は、第２積層体１５ｂ内に位置する柱状部ＣＬの一部である。第２柱状部ＣＬ２は、コア絶縁膜５１と、チャネル５２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。例えば、第２柱状部ＣＬ２のＸ方向（Ｙ方向）の厚さは、第１柱状部ＣＬ１のＸ方向（Ｙ方向）の厚さと概ね同じである。なお、第１柱状部ＣＬ１及び第２柱状部ＣＬ２が内部に形成されるメモリホールＭＨに関して、その加工の際にホール径に加工ばらつきが生じることがあるが、ここで第１柱状部ＣＬ１及び第２柱状部ＣＬ２の厚さは、加工ばらつきに起因する寸法の違いを有する程度であれば、互いに実質的に等しいものとする。また、Ｚ方向から見て、第２柱状部ＣＬ２の一部は、第１柱状部ＣＬ１と重ならない。
連結部Ｃ１は、絶縁層２２ａ、電極層２１及び絶縁層２２ｂ内に位置する柱状部ＣＬの一部である。連結部Ｃ１は、第１柱状部ＣＬ１及び第２柱状部ＣＬ２の間に位置する。連結部Ｃ１は、コア絶縁膜５１と、チャネル５２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
連結部Ｃ１は、支持部分Ｐ１及び膨大部分Ｐ２を有する。支持部分Ｐ１は、絶縁層２２ａ内に位置する。支持部分Ｐ１は、Ｚ方向に厚さＷ１を有する。支持部分Ｐ１のＺ方向の厚さＷ１は、絶縁層２２ａのＺ方向の厚さと略同じである。厚さＷ１は、例えば、４０ナノメートル以上であって１１０ナノメートル以下である。
膨大部分Ｐ２は、電極層２１及び絶縁層２２ｂ内に位置し、連結部Ｃ１内のＸ方向（Ｙ方向）の厚さが広がっている部分である。電極層２１の上面及び下面の間に膨大部分Ｐ２の一部が位置する。図１に示す例では、膨大部分Ｐ２のＸ方向（Ｙ方向）の厚さは、支持部分Ｐ１と比較して広がっている。例えば、膨大部分Ｐ２のＸ方向（Ｙ方向）の厚さは、例えば、支持部分Ｐ１のＸ方向（Ｙ方向）の厚さに対して１．０５倍以上であって１．１５倍以下である。膨大部分Ｐ２は、Ｚ方向に厚さＷ２を有する。膨大部分Ｐ２のＺ方向の厚さＷ２は、電極層２１及び絶縁層２２ｂのＺ方向の厚さの和と略同じである。厚さＷ２は、例えば、５０ナノメートル以上であって１１０ナノメートル以下である。例えば、膨大部分Ｐ２の形成工程（図４乃至図６の工程）を考慮すると、厚さＷ２は、７０ナノメートル程度である。
連結部Ｃ１のＺ方向の厚さは、厚さＷ１と厚さＷ２の和である。また、厚さＷ１は、連結部Ｃ２の膨大部分Ｐ２と、第１積層体１５ａの最上層の電極層１１ａと、の間のＺ方向の距離に相当する。
連結部Ｃ１（支持部分Ｐ１）には、不足部分ｆ１及び充足部分ｓ１が設けられている。不足部分ｆ１は、メモリ膜５５によって構成される部分であって、充足部分ｓ１と比較してメモリ膜５５の厚さが不足している部分に相当する。不足部分ｆ１は、絶縁層２２ａ内に位置する。充足部分ｓ１は、メモリ膜５５によって構成される部分であって、不足部分ｆ１以外の部分に相当する。図１に示す例では、不足部分ｆ１のＸ方向の厚さは、充足部分ｓ１のＸ方向の厚さより小さい。
半導体記憶装置１においては、電荷蓄積膜４２をそれぞれ含む多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元格子状に配列されてメモリセルアレイを構成しており、各メモリセルにデータを記憶することができる。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２〜図１３は、半導体記憶装置１の製造方法を示す図である。図２〜図１３に示された領域は、図１に示された領域に相当する。
先ず、図２に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に絶縁層１２及び犠牲層６１をＺ方向に沿って交互に積層させて、積層体１５ｃを形成する。例えば、絶縁層１２は、シリコン酸化物により形成され、犠牲層６１は、シリコン窒化物により形成される。
図２〜図１３は、半導体記憶装置１の製造方法を示す図である。図２〜図１３に示された領域は、図１に示された領域に相当する。
先ず、図２に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に絶縁層１２及び犠牲層６１をＺ方向に沿って交互に積層させて、積層体１５ｃを形成する。例えば、絶縁層１２は、シリコン酸化物により形成され、犠牲層６１は、シリコン窒化物により形成される。
続いて、例えばＣＶＤ法により、積層体１５ｃ上に絶縁層２２ａを形成し、絶縁層２２ａ上に犠牲層７１を形成する。その後、犠牲層７１上に絶縁層２２ｂを形成する。例えば、絶縁層２２ａ及び絶縁層２２ｂは、シリコン酸化物により形成され、犠牲層７１は、犠牲層６１と同じ材料、例えばシリコン窒化物により形成される。
次に、図３に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、積層体１５ｃ、絶縁層２２ａ、犠牲層７１及び絶縁層２２ｂに貫通孔Ｈ１を形成する。貫通孔Ｈ１は、絶縁層２２ｂ、犠牲層７１、絶縁層２２ａ及び積層体１５ｃを貫通して基板１０に達する。貫通孔Ｈ１が複数形成される場合、複数の貫通孔Ｈ１は、Ｚ方向から見て、例えば格子状に形成される。
次に、図４に示すように、貫通孔Ｈ１内に、アモルファスシリコン等を堆積させて犠牲膜８１を形成する。犠牲膜８１は、アモルファスシリコンを結晶化したポリシリコンで形成されても良い。
続いて、ＲＩＥ等のエッチング処理により、貫通孔Ｈ１の上部から貫通孔Ｈ１内の犠牲膜８１の一部を除去する。犠牲膜８１の上面８１ａが犠牲層７１の上面及び下面の間に位置するように、犠牲膜８１をエッチバックする。
続いて、ＲＩＥ等のエッチング処理により、貫通孔Ｈ１の上部から貫通孔Ｈ１内の犠牲膜８１の一部を除去する。犠牲膜８１の上面８１ａが犠牲層７１の上面及び下面の間に位置するように、犠牲膜８１をエッチバックする。
次に、図５に示すように、貫通孔Ｈ１における犠牲膜８１の一部が除去された部分からウェットエッチングを施すことにより、絶縁層２２ｂの一部を除去する。これにより、犠牲層７１の一部が露出すると共に、貫通孔Ｈ１の上部の幅がＸ方向及びＹ方向に広がる。
次に、図６に示すように、ＲＩＥ等のエッチング処理により、露出した犠牲層７１の一部を除去する。これにより、貫通孔Ｈ１の上部がＸ方向、Ｙ方向及びＺ方向に広がって、上面８１ａを含む犠牲膜８１の一部と、絶縁層２２ａの一部とが露出する。
次に、図６に示すように、ＲＩＥ等のエッチング処理により、露出した犠牲層７１の一部を除去する。これにより、貫通孔Ｈ１の上部がＸ方向、Ｙ方向及びＺ方向に広がって、上面８１ａを含む犠牲膜８１の一部と、絶縁層２２ａの一部とが露出する。
次に、図７に示すように、貫通孔Ｈ１内をアモルファスシリコン（またはポリシリコン）で埋め込んで犠牲膜８１を再度形成した後、ＲＩＥ等のエッチング処理により、絶縁層２２ｂ上の犠牲膜８１を除去する。これにより、犠牲膜８１の上面８１ａは、絶縁層２２ｂの上面と概ね同じ平面上に位置する。
次に、図８に示すように、例えばＣＶＤ法により、絶縁層２２ｂ及び犠牲膜８１上に犠牲層６１及び絶縁層１２をＺ方向に沿って交互に積層させて、積層体１５ｄを形成する。
次に、図９に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、積層体１５ｄに貫通孔Ｈ２を形成する。貫通孔Ｈ２は積層体１５ｄを貫通し、犠牲膜８１に達する。このエッチング処理において、積層体１５ｄにおける犠牲層６１及び絶縁層１２は犠牲膜８１に対して選択性を有し、犠牲膜８１はエッチングストッパーとして用いられるものの、貫通孔Ｈ２のオーバーエッチングによって犠牲膜８１の一部が除去されることがある。
次に、図９に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、積層体１５ｄに貫通孔Ｈ２を形成する。貫通孔Ｈ２は積層体１５ｄを貫通し、犠牲膜８１に達する。このエッチング処理において、積層体１５ｄにおける犠牲層６１及び絶縁層１２は犠牲膜８１に対して選択性を有し、犠牲膜８１はエッチングストッパーとして用いられるものの、貫通孔Ｈ２のオーバーエッチングによって犠牲膜８１の一部が除去されることがある。
次に、図１０に示すように、貫通孔Ｈ２の上面からウェットエッチングを施すことにより、犠牲膜８１を選択的に除去する。ウェットエッチングのエッチング液として、例えば、コリン水溶液（ＴＭＹ）が用いられる。これにより、積層体１５ｃ、絶縁層２２ａ、犠牲層７１、絶縁層２２ｂ及び積層体１５ｄにメモリホールＭＨが形成される。
次に、図１１に示すように、例えばＣＶＤ法により、メモリホールＭＨの内面上にシリコン酸化物を堆積させてブロック絶縁膜４３を形成し、ブロック絶縁膜４３上にシリコン窒化物を堆積させて電荷蓄積膜４２を形成する。その後、電荷蓄積膜４２上にシリコン酸化物を堆積させてトンネル絶縁膜４１を形成する。これにより、トンネル絶縁膜４１、電荷蓄積膜４２及びブロック絶縁膜４３を有するメモリ膜５５が形成される。
次に、図１２に示すように、例えばＲＩＥ等のエッチング処理により、メモリホールＭＨの底面からトンネル絶縁膜４１、電荷蓄積膜４２及びブロック絶縁膜４３を除去し、基板１０の上面１０ａを露出させる。
ここで、例えば、（図３の工程で形成された）貫通孔Ｈ１のＸ−Ｙ方向の位置に対して、（図９の工程で形成された）貫通孔Ｈ２のＸ−Ｙ方向の位置がずれている場合、メモリホールＭＨの底面のエッチング処理によって、絶縁層２２ａ内に位置するメモリ膜５５の一部が除去され易くなる。これにより、メモリホールＭＨの内壁面上に不足部分ｆ１が形成される。不足部分ｆ１は、絶縁層２２ａ内に位置し、充足部分ｓ１と比較してメモリ膜５５の厚さが不足している部分に相当する。
次に、図１３に示すように、シリコンを堆積させてチャネル５２を形成し、シリコン酸化物を堆積させてコア絶縁膜５１を形成する。これにより、メモリホールＭＨ内に、第１柱状部ＣＬ１、第２柱状部ＣＬ２及び連結部Ｃ１を有する柱状部ＣＬが形成される。第１柱状部ＣＬ１、第２柱状部ＣＬ２及び連結部Ｃ１のそれぞれは、コア絶縁膜５１と、チャネル５２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。また、連結部Ｃ１は、支持部分Ｐ１及び膨大部分Ｐ２を有する。なお、チャネル５２は、基板１０に接している。
その後、積層体１５ｃ、絶縁層２２ａ、犠牲層７１、絶縁層２２ｂ及び積層体１５ｄにＺ方向に延びる複数のスリット（図示せず）を形成する。
その後、積層体１５ｃ、絶縁層２２ａ、犠牲層７１、絶縁層２２ｂ及び積層体１５ｄにＺ方向に延びる複数のスリット（図示せず）を形成する。
次に、図１に示すように、スリットを介したエッチング処理により、犠牲層６１、７１を除去する。例えば、犠牲層６１、７１をシリコン窒化物により形成した場合には、ウェットエッチングのエッチャントには燐酸を使用する。スリットを介して犠牲層６１、７１を除去することで空洞が形成され、スリットを介してタングステン等の金属を堆積させて空洞内を埋め込む。これにより、積層体１５ｃ、１５ｄの犠牲層６１が電極層１１に置換され、電極層１１及び絶縁層１２をそれぞれ有する第１積層体１５ａ及び第２積層体１５ｂが形成される。第１積層体１５ａは下層の積層体に相当し、第２積層体１５ｂは上層の積層体に相当する。
その後、柱状部ＣＬ上に、チャネル５２に接続するコンタクト及びビット線を形成する。
このようにして、本実施形態に係る半導体記憶装置１が製造される。
その後、柱状部ＣＬ上に、チャネル５２に接続するコンタクト及びビット線を形成する。
このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
図１４（ａ）は、参考例に係る半導体記憶装置の一部を示す断面図である。
図１４（ｂ）は、第１実施形態に係る半導体記憶装置の一部を示す断面図である。
図１４（ａ）及び図１４（ｂ）に示された領域は、図１に示された領域の一部にそれぞれ相当する。
図１４（ａ）は、参考例に係る半導体記憶装置の一部を示す断面図である。
図１４（ｂ）は、第１実施形態に係る半導体記憶装置の一部を示す断面図である。
図１４（ａ）及び図１４（ｂ）に示された領域は、図１に示された領域の一部にそれぞれ相当する。
３次元構造の半導体記憶装置においては、積層体の積層数が増加すると、積層体及びメモリホールは段階的に形成される。例えば、図１４（ａ）に示すように、下層の積層体１５ｅ上に上層の積層体１５ｆが設けられ、積層体１５ｅ及び積層体１５ｆに形成されたメモリホールＭＨ内に柱状部ＣＬがＺ方向に延びている。また、柱状部ＣＬは、コア絶縁膜５１、チャネル５２及びメモリ膜５５を有する。そして、積層体１５ｅの最上層の絶縁層１２内に位置する柱状部ＣＬの連結部Ｃ２によって、積層体１５ｅ及び積層体１５ｆ内に、コア絶縁膜５１、チャネル５２及びメモリ膜５５を形成できる。
例えば、メモリホールＭＨの形成時、積層体１５ｅ内の貫通孔と、積層体１５ｆの貫通孔とのＸ−Ｙ方向の位置ずれによって、メモリホールＭＨの内壁面上に不足部分ｆ２が形成される場合がある。なお、不足部分ｆ２は、積層体１５ｅや連結部Ｃ２内に位置し、他の部分と比較してメモリ膜５５の厚さが不足している部分に相当する。不足部分ｆ２によって、メモリセルの動作時に、積層体１５ｅの電極層１１と、柱状部ＣＬのチャネル５２との間でリーク電流が発生し易くなる。
ここで、不足部分ｆ２におけるリーク電流の発生を抑制するために、積層体１５ｅの複数の電極層１１の内、最上層の電極層１１ａと、連結部Ｃ２の膨大部分Ｐ２との間のＺ方向の距離ｄ１を広げることが考えられる。しかしながら、距離ｄ１を広げると、積層体１５ｅの複数の電極層１１の内の最上層の電極層１１ａと、積層体１５ｆの複数の電極層１１の内の最下層の電極層１１ｂとの間のＺ方向の距離が広がる。一方、膨大部分Ｐ２はエッチング工程等によって形成されるので、膨大部分Ｐ２の形成工程を考慮すると、膨大部分Ｐ２のＺ方向の厚さに相当する距離ｄ２は一定の距離を確保することが望ましい。
したがって、距離ｄ１を広げることによって、距離ｄ１と距離ｄ２の和に相当する連結部Ｃ２の厚さが広がることになる。これにより、電極層１１ａ及び電極層１１ｂ間の距離が長くなって、メモリセルの動作時にセル電流量が減少し易くなる。したがって、メモリセルの動作特性が低下し易くなる。
したがって、距離ｄ１を広げることによって、距離ｄ１と距離ｄ２の和に相当する連結部Ｃ２の厚さが広がることになる。これにより、電極層１１ａ及び電極層１１ｂ間の距離が長くなって、メモリセルの動作時にセル電流量が減少し易くなる。したがって、メモリセルの動作特性が低下し易くなる。
本実施形態の半導体記憶装置１では、柱状部ＣＬに、Ｘ方向（Ｙ方向）の厚さが広がっている膨大部分Ｐ２を有する連結部Ｃ１が設けられている。また、Ｚ方向において、膨大部分Ｐ２の上面及び下面の間に電極層２１が位置している。このように連結部Ｃ１及び電極層２１を設けると、リーク電流の発生を抑えつつメモリセルの動作時にセル電流量が減少することを抑制することができる。
例えば、図１４（ｂ）に示すように、第１積層体１５ａの複数の電極層１１の内、最上層の電極層１１ａと、連結部Ｃ１の膨大部分Ｐ２との間のＺ方向の距離ｄ１を多く確保すれば、不足部分ｆ１が生じる位置を第１積層体１５ａの最上層の電極層１１ａから離すことができるので、リーク電流が抑えられる。
また、距離ｄ１を広げることで連結部Ｃ１の厚さ（距離ｄ１と距離ｄ２の和）が広がったとしても、第１積層体１５ａ及び第２積層体１５ｂの間に電極層２１が位置しているので、メモリセルの動作時にセル電流量が減少することを抑制する。したがって、メモリセルの動作特性の低下を抑制する。そして、膨大部分Ｐ２のＺ方向の厚さに相当する距離ｄ２を変えることなく一定の距離を確保できるので、膨大部分Ｐ２の形成工程において膨大部分Ｐ２を形成し易くなる。
本実施形態によれば、メモリセルの動作特性が向上した半導体記憶装置及びその製造方法を提供する。
本実施形態によれば、メモリセルの動作特性が向上した半導体記憶装置及びその製造方法を提供する。
以下、本実施形態の変形例について説明する。
図１５は、第１実施形態の変形例に係る半導体記憶装置１Ａを示す断面図である。
本変形例では、基板１０と第１積層体１５ａとの間に下地層９０が設けられている。それ以外の構成は本実施形態と同じであるので詳細な説明は省略する。
図１５に示すように、半導体記憶装置１Ａには下地層９０が設けられている。下地層９０は、メモリセルアレイのソースとなりチャネル５２が接続される配線層を下地層９０の上面側に含み、その下にセル下回路としての図示しない回路素子及び配線等を有する。つまり、本変形例のように、第１積層体１５ａは下地として基板１０に限らず、基板１０上に回路素子や配線等が形成された下地層９０を下地として形成しても良い。
図１５は、第１実施形態の変形例に係る半導体記憶装置１Ａを示す断面図である。
本変形例では、基板１０と第１積層体１５ａとの間に下地層９０が設けられている。それ以外の構成は本実施形態と同じであるので詳細な説明は省略する。
図１５に示すように、半導体記憶装置１Ａには下地層９０が設けられている。下地層９０は、メモリセルアレイのソースとなりチャネル５２が接続される配線層を下地層９０の上面側に含み、その下にセル下回路としての図示しない回路素子及び配線等を有する。つまり、本変形例のように、第１積層体１５ａは下地として基板１０に限らず、基板１０上に回路素子や配線等が形成された下地層９０を下地として形成しても良い。
（第２実施形態）
図１６は、半導体記憶装置２を示す断面図である。
本実施形態に係る半導体記憶装置２は、連結部Ｃ１の構成において第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図１６に示すように、柱状部ＣＬは、第１柱状部ＣＬ１と、第２柱状部ＣＬ２と、連結部Ｃ１とによって、メモリホールＭＨ内で一体的に構成される。
図１６は、半導体記憶装置２を示す断面図である。
本実施形態に係る半導体記憶装置２は、連結部Ｃ１の構成において第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図１６に示すように、柱状部ＣＬは、第１柱状部ＣＬ１と、第２柱状部ＣＬ２と、連結部Ｃ１とによって、メモリホールＭＨ内で一体的に構成される。
例えば、第１実施形態と同様に、第２柱状部ＣＬ２のＸ方向（Ｙ方向）の厚さは、第１柱状部ＣＬ１のＸ方向（Ｙ方向）の厚さと概ね同じである。一方、Ｚ方向から見て、第２柱状部ＣＬ２は、第１柱状部ＣＬ１と概ね重なる。第１柱状部ＣＬ１及び第２柱状部ＣＬ２は、支持部分Ｐ１及び膨大部分Ｐ２を有する連結部Ｃ１を介して、Ｚ方向に延びている。第２柱状部ＣＬ２が第１柱状部ＣＬ１とＺ方向に関して概ね重なる場合は、支持部分Ｐ１には不足部分ｆ１が形成されない。このように柱状部ＣＬは、第１柱状部ＣＬ１、第２柱状部ＣＬ２及び連結部Ｃ１によって、図１６に示すような位置関係、形状で形成されていても良い。
なお、第２実施形態の効果は、第１実施形態の効果と同じである。
なお、第２実施形態の効果は、第１実施形態の効果と同じである。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１Ａ、２：半導体記憶装置、１０：基板、１０ａ、８１ａ：上面、１１、１１ａ、１１ｂ、２１：電極層、１２、２２ａ、２２ｂ：絶縁層、１５、１５ｃ、１５ｄ：積層体、１５ａ：第１積層体、１５ｂ：第２積層体、４１：トンネル絶縁膜、４２：電荷蓄積膜、４３：ブロック絶縁膜、５１：コア絶縁膜、５２：チャネル、５５：メモリ膜、６１、７１：犠牲層、８１：犠牲膜、９０：下地層、Ｃ１：連結部、ＣＬ：柱状部、ＣＬ１：第１柱状部、ＣＬ２：第２柱状部、ｄ１、ｄ２：距離、Ｈ１、Ｈ２：貫通孔、ＭＨ：メモリホール、Ｐ１：支持部分、Ｐ２：膨大部分、Ｗ１、Ｗ２：厚さ
Claims (5)
- 基板と、
前記基板上に設けられ、互いに離れて積層された複数の電極層を有する積層体と、
前記積層体内に設けられ、前記複数の電極層が積層する第１方向に延びる半導体部と、前記積層体及び前記半導体部の間に設けられたメモリ膜と、を有する柱状部と、
を備え、
前記複数の電極層は、複数の第１電極層及び複数の第２電極層と、前記複数の第１電極層及び前記複数の第２電極層の間に設けられた第３電極層とを有し、
前記積層体は、前記基板上に位置し、前記複数の第１電極層を有する第１積層体と、前記第１積層体との間で前記第３電極層が位置し、前記複数の第２電極層を有する第２積層体とを有し、
前記柱状部は、前記第１積層体及び前記第２積層体内にそれぞれ設けられた第１柱状部及び第２柱状部と、前記第１柱状部及び前記第２柱状部の間に設けられた連結部とを有し、
前記連結部は、前記第１方向に交差する第２方向の厚さが前記連結部内の他の部分より広がっている部分であって、前記第１方向に関して前記第３電極層の上下面の間に一部が位置する第１部分を有する半導体記憶装置。 - 前記第３電極層は、ダミー電極層である請求項１記載の半導体記憶装置。
- 前記第１積層体及び前記第３電極層の間に設けられ、前記第３電極層の下面に対向する第１中間絶縁層と、
前記第２積層体及び前記第３電極層の間に設けられ、前記第３電極層の上面に対向する第２中間絶縁層と、
をさらに備え、
前記積層体は、前記第１積層体内であって前記複数の第１電極層間に位置する第１層間絶縁層と、前記第２積層体内であって前記複数の第２電極層間に位置する第２層間絶縁層とをさらに有し、
前記第１中間絶縁層及び前記第２中間絶縁層の前記第１方向の厚さは、前記第１層間絶縁層の前記第１方向の厚さより厚く、
前記第１中間絶縁層及び前記第２中間絶縁層の前記第１方向の厚さは、前記第２層間絶縁層の前記第１方向の厚さより厚く、
前記連結部は、前記第１柱状部及び前記第１部分の間に設けられた第２部分をさらに有する請求項１または２に記載の半導体記憶装置。 - 前記連結部の前記第１部分の前記第２方向の厚さは、前記第１柱状部の前記第２方向の厚さ、及び、前記第２柱状部の前記第２方向の厚さより厚い請求項１〜３のいずれか１つに記載の半導体記憶装置。
- 下地上に、第１絶縁層及び第１層を交互に積層して第１積層体を形成する工程と、
前記第１積層体上に第２絶縁層を形成する工程と、
前記第２絶縁層上に第２層を形成する工程と、
前記第２層上に第３絶縁層を形成する工程と、
前記第１積層体、前記第２絶縁層、前記第２層及び前記第３絶縁層に第１方向に延びる第１貫通孔を形成する工程と、
前記第１貫通孔内に第１膜を形成する工程と、
前記第１貫通孔の上部から前記第１膜の一部を除去する工程と、
前記第２層の一部が露出するように、前記第１貫通孔における前記第１膜の一部が除去された部分から、前記第１方向と直交し、互いに交差する第２方向及び第３方向に向かって前記第３絶縁層の一部を除去する工程と、
前記第２絶縁層の一部が露出するように、露出した前記第２層の一部を除去する工程と、
前記第２層の一部を除去した後、前記第１貫通孔の上部内に第２膜を形成する工程と、
前記第３絶縁層及び前記第２膜上に、第３層及び第４絶縁層を交互に積層して第２積層体を形成する工程と、
前記第２積層体に前記第１方向に延び、前記第２膜に達する第２貫通孔を形成する工程と、
前記第２貫通孔から前記第１貫通孔内の前記第１膜及び前記第２膜を除去する工程と、
前記第１貫通孔の内壁面上、及び、前記第２貫通孔の内壁面上にメモリ膜を形成する工程と、
前記第１貫通孔及び前記第２貫通孔内の前記メモリ膜上に半導体部を形成する工程と、
前記第１積層体、前記第２絶縁層、前記第２層、前記第３絶縁層及び前記第２積層体に前記第１方向に延びるスリットを形成する工程と、
前記スリットを介して、前記第１積層体の前記第１層、前記第２層、及び、前記第２積層体の前記第３層を除去する工程と、
前記第１層、前記第２層及び前記第３層の除去によって形成された空洞内に電極層を形成する工程と、
を備えた半導体記憶装置の製造方法。
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