JP2017070060A - 同期整流ｆｅｔ駆動回路 - Google Patents

Abstract

【課題】安定化電源の起動時に同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減しつつ、その起動時における出力電圧の乱れを抑制する同期整流ＦＥＴ駆動回路を提供する。【解決手段】同期整流ＦＥＴ駆動回路は、２つのＰＷＭ信号を出力する制御回路３４と、同期整流ＦＥＴを駆動する二次側ドライバ３２と、２つのＰＷＭ信号の論理和を出力する論理回路３５と、論理回路３５の出力信号を第１の所定時間遅延させる信号遅延回路３６と、制御回路３４の起動を検知して第２の所定時間遅延させるボルテージディテクタ３９１と、を備え、二次側ドライバ３２は、信号遅延回路３６の出力信号がローレベルである間は信号出力を停止し、制御回路３４は、第２の所定時間が経過するまではデッドタイム幅を広げ、ボルテージディテクタ３９１は、信号遅延回路３６よりも後にハイレベル信号を出力する。【選択図】図１

Description

本発明は、同期整流ＦＥＴを駆動する回路に関する。

安定した電力を供給するための安定化電源は、一般的にシリーズレギュレータとスイッチングレギュレータとに大別される。シリーズレギュレータは、回路面積が小さく低価格であるものの、発熱するため電力消費が多くなる。一方、スイッチングレギュレータは、電力変換効率が高く発熱量も少ない反面、負荷電流が小さくなるとスイッチングによる損失が増加するためかえって効率が低下する。

上述のようなシリーズレギュレータとスイッチングレギュレータとの双方のデメリットを補完する方法として、シリーズレギュレータとスイッチングレギュレータとを併用する電源装置が公知である（例えば、特許文献１参照）。すなわちシリーズレギュレータとスイッチングレギュレータとの併用により、負荷電流が小さいときはシリーズレギュレータで電力を安定化させ、負荷電流が大きくなるとスイッチングレギュレータに切り替えて電力を安定化させることで変換効率を最大化することができる。

特開２０１４−１２８０３８号公報

ところで安定化電源を停止させたときに、安定化電源の出力側に接続される電子機器のコンデンサに電荷が残ることがあり、安定化電源を停止させているにも関わらず出力電圧が高まるプリバイアス状態となる場合がある。このようなプリバイアス状態では、安定化電源を再起動するときに、安定化電源の出力電圧が不安定になることがある。特に同期整流ＦＥＴを駆動するための駆動回路の電源を安定化電源の出力電圧により供給している絶縁型ＤＣ‐ＤＣコンバータの場合は、出力電圧の不安定化に伴って同期整流ＦＥＴの駆動回路の動作も不安定になる虞がある。そして例えば、安定化電源の再起動時に駆動回路の起動電圧が不定領域でチャタリングを起こすと、それによって同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過して同期整流ＦＥＴが破損する虞が生じる。

このような課題は、例えば上述の特許文献１に開示された従来技術のように、シリーズレギュレータとスイッチングレギュレータとを組み合わせることにより、出力電圧が安定化するまではシリーズレギュレータで駆動するようにすれば生じない。しかしながらシリーズレギュレータとスイッチングレギュレータとを組み合わせた安定化電源は、多くの場合、大幅な製造コストの上昇を招来することになってしまう。

そこでシリーズレギュレータを使わずに安定化電源の再起動時に同期整流ＦＥＴ駆動回路のチャタリングが発生することを抑制するための手段として、安定化電源の再起動時から一定の期間は同期整流ＦＥＴ駆動回路を停止させる方法が考えられる。この方法によれば安定化電源は、再起動後において出力電圧が安定化するまでの期間はダイオード整流によって駆動し、出力電圧が安定化した後に同期整流に切り替えて動作することができる。それによって安定化電源の再起動時に同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減することができる。

先述のような同期整流ＦＥＴ駆動回路の起動を遅延させる期間は、安定化電源の仕様において想定される負荷コンデンサ容量の許容範囲のうち最大値である場合にも対応できる期間に設定されることになる。しかしこの状態で負荷コンデンサ容量のより小さい電子機器が接続された場合、安定化電源の起動時に出力電圧の波形が乱れることがある。より詳しくは例えば安定化電源の出力電圧の立ち上がるタイミングにおいて、出力電圧が立ち上がる直前に電圧がドロップすることがあり、また出力電圧が立ち上がる直後に電圧がオーバーシュートすることもある。このような出力波形のそれぞれの問題は、帰還回路における位相補償定数の調整により軽減できることもある。しかしながら出力電圧のドロップとオーバーシュートとでは、波形の乱れを解消するための位相補償定数の最適値が互いに異なることがあるため、それらを両立した出力波形の整形ができない虞が生ずる。

本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、安定化電源の起動時に同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減しつつ、その起動時における出力電圧の乱れを抑制する同期整流ＦＥＴ駆動回路を提供することにある。

＜本発明の第１の態様＞
本発明の第１の態様は、互いに反転する２つのパルス信号を生成して出力する制御回路と、前記２つのパルス信号に基づいて２つの同期整流ＦＥＴの駆動信号を生成して出力する駆動回路と、前記２つのパルス信号の論理和を出力する論理回路と、前記論理回路の出力信号を入力し、第１の所定時間だけ遅延させて出力する第１信号遅延回路と、前記制御回路の起動を検知してから第２の所定時間だけ遅延させてハイレベル信号を出力する第２信号遅延回路と、を備え、前記駆動回路は、前記第１信号遅延回路の出力信号がローレベルである間は前記２つの同期整流ＦＥＴの駆動信号を停止し、前記制御回路は、前記第２信号遅延回路の出力信号がローレベルである間は前記２つのパルス信号のデッドタイム幅を動作時よりも広げる制御を行い、前記第２の所定時間は、前記第１信号遅延回路がハイレベル信号を出力した後に前記第２信号遅延回路がハイレベル信号を出力するよう設定される、同期整流ＦＥＴ駆動回路である。

制御回路は、同期整流ＦＥＴ駆動回路の起動時に、互いに反転する２つのパルス信号を生成して駆動回路に出力する。また論理回路は、２つのパルス信号の論理和を計算し第１信号遅延回路へ出力する。第１信号遅延回路は、論理回路の出力信号を入力してから第１の所定時間だけ遅延させてハイレベル信号を出力する。一方、第２信号遅延回路は、制御回路の起動を検知してから第２の所定時間だけ遅延させてハイレベル信号を出力する。ここで第２の所定時間は、第１信号遅延回路がハイレベル信号を出力した後に第２信号遅延回路がハイレベル信号を出力するよう設定される。

駆動回路は、第１信号遅延回路の出力信号がローレベルである間は２つの同期整流ＦＥＴの駆動信号を停止し、第１信号遅延回路の出力信号がハイレベルになると２つの同期整流ＦＥＴの駆動信号を生成して２つの同期整流ＦＥＴにそれぞれ出力する。また制御回路は、第２信号遅延回路の出力信号がローレベルである間は、制御回路が出力する２つのパルス信号のデッドタイム幅を動作時よりも広げる制御を行う。そして制御回路は、第２信号遅延回路の出力信号がハイレベルになると２つのパルス信号のデッドタイム幅を動作時の幅に戻す制御を行う。

このような構成であることによって本発明の第１の態様に係る同期整流ＦＥＴ駆動回路は、起動時に制御回路から駆動回路へパルス信号が出力されても、駆動回路の電源が安定する第１の所定時間が経つまでは２つの同期整流ＦＥＴは駆動されないことになる。したがって同期整流ＦＥＴ駆動回路の起動時に駆動回路のチャタリングが発生することを抑制することができる。また駆動回路の電源が安定し同期整流に切り替わるタイミングでは、制御回路が出力するパルス信号のデッドタイム幅は広げられている。このため駆動回路は、同期整流に切り替わるタイミングで出力する駆動信号が制限され、その後第２の所定時間が経過してからデッドタイム幅が戻されることになる。

したがって本発明の第１の態様に係る同期整流ＦＥＴ駆動回路は、起動時に駆動回路の電源が安定するまで同期整流せず、そして電源が安定すると駆動信号を制限して同期整流へ切り替え、その後に駆動信号の制限を解除するという段階を踏むことになる。これにより本発明の第１の態様によれば、安定化電源の起動時に同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減しつつ、その起動時における出力電圧の乱れを抑制する同期整流ＦＥＴ駆動回路を提供することができるという作用効果が得られる。

＜本発明の第２の態様＞
本発明の第２の態様は、前述した本発明の第１の態様において、前記制御回路は、起動時の突入電流を防止するソフトスタートで起動し、前記第２信号遅延回路は、前記制御回路のソフトスタート電圧に基づいて起動を検知し遅延を開始する、同期整流ＦＥＴ駆動回路である。

同期整流ＦＥＴ駆動回路の起動時において、制御回路は、同期整流ＦＥＴ駆動回路の各部に突入電流が流れることがないようソフトスタートで起動する。このとき制御回路のソフトスタート電圧は、同期整流ＦＥＴ駆動回路が起動した時点から徐々に立ち上がる。そして第２信号遅延回路は、ソフトスタート電圧が所定の電圧に達したことをもって同期整流ＦＥＴ駆動回路が起動したことを検知し、信号の遅延を開始する。

したがって本発明の第２の態様によれば、制御回路のソフトスタート時間を何らかの理由により長く取らなければいけない場合であっても、第２信号遅延回路が第１信号遅延回路より先にハイレベルを出力することを防止することができる。これにより本発明の第２の態様によれば、より確実に起動時における出力電圧の乱れを抑制することができるという作用効果が得られる。

本発明によれば、起動時における出力電圧の乱れを抑制する同期整流ＦＥＴ駆動回路を提供することができる。

本発明に係る同期整流ＦＥＴ駆動回路を備える絶縁型ＤＣ‐ＤＣコンバータの回路図である。 本発明に係る信号遅延回路の回路図である。 本発明に係るデッドタイム切替回路の回路図である。 本発明に係る絶縁型ＤＣ‐ＤＣコンバータの各部の出力タイミングを示すタイミングチャートである。 本発明に係る絶縁型ＤＣ‐ＤＣコンバータの出力波形である。

以下、本発明の実施形態について図面を参照しながら説明する。
尚、本発明は、以下説明する実施例に特に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変形が可能であることは言うまでもない。
図１は、本発明に係る同期整流ＦＥＴ駆動回路を備える絶縁型ＤＣ‐ＤＣコンバータ１の回路図である。

絶縁型ＤＣ‐ＤＣコンバータ１は、インバータ回路１０、同期整流回路２０、絶縁トランスＴ、一次側ドライバ３１、「駆動回路」としての二次側ドライバ３２、アイソレータ３３、制御回路３４、論理回路３５、「第１信号遅延回路」としての信号遅延回路３６、エラーアンプ３７及びアイソレータ３８、デッドタイム切替回路３９を備える。そして本発明に係る「同期整流ＦＥＴ駆動回路」は、これらのうち二次側ドライバ３２、アイソレータ３３、制御回路３４、論理回路３５、信号遅延回路３６、デッドタイム切替回路３９により構成される。

インバータ回路１０は、公知のフルブリッジインバータ回路であり、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、コイルＬ１、コンデンサＣ１１を含む。尚、本発明においてインバータ回路１０は、フルブリッジ方式に限定されるものではなく、例えばハーフブリッジ、フライバック、フォーワード等、他の方式のインバータ回路であってもよい。

電界効果トランジスタＱ１１〜Ｑ１４は、半導体スイッチング素子であり、各ゲートが一次側ドライバ３１に接続されている。電界効果トランジスタＱ１１のドレインは、電界効果トランジスタＱ１２のドレインに接続されている。電界効果トランジスタＱ１１のソースは、電界効果トランジスタＱ１３のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き終わり端に接続されている。電界効果トランジスタＱ１２のソースは、電界効果トランジスタＱ１４のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き始め端に接続されている。電界効果トランジスタＱ１３のソース及び電界効果トランジスタＱ１４のソースは、一次側グランドＧＮＤ１に接続されている。コイルＬ１は、一端側が入力Ｖｉｎに接続されており、電界効果トランジスタＱ１１のドレインと電界効果トランジスタＱ１２のドレインとの接続点に他端側が接続されている。コンデンサＣ１１は、一端側がコイルＬ１の他端側に接続されており、他端側が一次側グランドＧＮＤ１に接続されている。

電界効果トランジスタＱ１１〜Ｑ１４は、一次側ドライバ３１が出力するゲート信号によって同時にＯＮ／ＯＦＦされ、電界効果トランジスタＱ１１、Ｑ１４に対して電界効果トランジスタＱ１２、Ｑ１３が逆位相となるようにＯＮ／ＯＦＦされる。一次側ドライバ３１は、公知のマイコン制御回路である制御回路３４によって制御される。インバータ回路１０で発生した交流電流は、絶縁トランスＴを介して同期整流回路２０へ流れる。

同期整流回路２０は、第１スイッチＱ１、第２スイッチＱ２、コイルＬ２、コンデンサＣ２１を含む。

第１スイッチＱ１及び第２スイッチＱ２は、半導体スイッチング素子であり、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ１は、絶縁トランスＴの二次側コイルＬ２１の巻き始め端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第２スイッチＱ２は、絶縁トランスＴの二次側コイルＬ２２の巻き終わり端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第１スイッチＱ１のゲート及び第２スイッチＱ２のゲートは、二次側ドライバ３２に接続されている。コイルＬ２は、絶縁トランスＴの二次側コイルＬ２１とＬ２２の接続点（センタータップ）に一端側が接続されており、他端側が出力Ｖｏｕｔに接続されている。コンデンサＣ２１は、出力Ｖｏｕｔと二次側グランドＧＮＤ２との間に接続されている。

第１スイッチＱ１及び第２スイッチＱ２は、二次側ドライバ３２が出力する駆動信号、すなわちゲート信号によってＯＮ／ＯＦＦ制御される。より具体的には第１スイッチＱ１と第２スイッチＱ２は、交互にＯＮ／ＯＦＦするように制御される。また第１スイッチＱ１と第２スイッチＱ２は、同時にＯＦＦになる状態が生じないように制御される。二次側ドライバ３２は、アイソレータ３３を介して制御回路３４に接続されており、制御回路３４によって制御される。アイソレータ３３は、一次側に設けられた制御回路３４と二次側に設けられた二次側ドライバ３２との接続を直流的に絶縁する。

制御回路３４は、互いに反転する２つのパルス信号からなるＰＷＭ（ＰＷＭ：Pulse Width Modulation）信号を生成して出力する。ただし２つのＰＷＭ信号は、同時にＯＮになる状態が生じないように僅かなデッドタイムが形成されている。そしてこの信号により、先述のように一次側ドライバ３１はインバータ回路１０を制御し、二次側ドライバ３２は同期整流回路２０を制御する。このほか制御回路３４は、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔを定電圧に制御するための基準電圧Ｖｒｅｆを入力する端子（図１では図示を省略）を備える。

論理回路３５は、２つの入力信号の論理和を計算して出力するＯＲゲートであり、入力端がアイソレータ３３を介して制御回路３４と接続され、出力端が信号遅延回路３６と接続される。

信号遅延回路３６は、詳細を後述するように、入力信号を第１の所定時間だけ遅延させて出力する遅延回路であり、入力端が論理回路３５に接続され、出力端が二次側ドライバ３２に接続される。二次側ドライバ３２は、信号遅延回路３６の出力信号がローレベルである間は先述の第１スイッチＱ１及び第２スイッチＱ２に対するＯＮ／ＯＦＦ制御を停止する。そして信号遅延回路３６の出力信号がハイレベルになると、二次側ドライバ３２は、そのＯＮ／ＯＦＦ制御を開始する。

ここで信号遅延回路３６が遅延させる第１の所定時間は、絶縁型ＤＣ‐ＤＣコンバータ１の仕様によって定められる。これは例えば絶縁型ＤＣ‐ＤＣコンバータ１の出力側に接続される電子機器に対して絶縁型ＤＣ‐ＤＣコンバータ１が想定する負荷コンデンサ容量の許容範囲に基づいて設定される。すなわち負荷コンデンサ容量が許容範囲のうち最大値である場合に、絶縁型ＤＣ‐ＤＣコンバータ１の起動時における出力Ｖｏｕｔが安定水準まで回復するための時間が最長となるため、この時間を信号遅延回路３６で遅延させるよう設定される。

エラーアンプ３７は、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔを検出し制御回路３４にフィードバックさせる負帰還回路である。この負帰還回路により制御回路３４は、出力Ｖｏｕｔを監視しながら一次側ドライバ３１及び二次側ドライバ３２のデューティ比を制御して出力Ｖｏｕｔを安定化させる。尚、エラーアンプ３７は、従来技術と同様に、出力Ｖｏｕｔの検出に必要な基準電圧が入力されるほか、負帰還回路における位相補償機能を備える。

アイソレータ３８は、二次側に設けられたエラーアンプ３７と一次側に設けられた制御回路３４との接続を直流的に絶縁する。

デッドタイム切替回路３９は、詳細を後述するように、入力端及び出力端がともに制御回路３４と接続され、制御回路３４が起動したことを検知してから第２の所定時間が経過した後にハイレベル信号を出力する。

ここでデッドタイム切替回路３９が遅延させる第２の所定時間は、信号遅延回路３６からハイレベル信号が出力された後にデッドタイム切替回路３９からハイレベル信号が出力されるよう設定される。

次に、信号遅延回路３６の詳細について図２を参照しながら説明する。図２は、本発明に係る信号遅延回路３６の回路図である。
信号遅延回路３６は、ボルテージディテクタ３６１、２つの抵抗Ｒ１及びＲ２、２つのコンデンサＣ３及びＣ４を備える。

論理回路３５の出力信号は、信号遅延回路３６が備える２つの抵抗Ｒ１及びＲ２によって分圧され、またコンデンサＣ３によって平滑化されてボルテージディテクタ３６１のＳＥＮＳＥ端子に入力される。ボルテージディテクタ３６１は、遅延機能を有する電圧検出回路であり、入力された論理信号を遅延させて出力する。コンデンサＣ４は、ボルテージディテクタ３６１のＣＤ端子と接地ラインとの間に接続されている。ボルテージディテクタ３６１による信号遅延時間は、コンデンサＣ４の容量を調整することによって変更が可能である。

ボルテージディテクタ３６１により遅延された出力信号は、二次側ドライバ３２に入力される。そして二次側ドライバ３２は、ボルテージディテクタ３６１からの入力信号がローレベルである間は制御信号の出力を停止し、ハイレベルになると同期整流ＦＥＴに対するＯＮ／ＯＦＦ制御を開始する。

つづいて、デッドタイム切替回路３９の詳細について図３を参照しながら説明する。図３は、本発明に係るデッドタイム切替回路３９の回路図である。
デッドタイム切替回路３９は、「第２信号遅延回路」としてのボルテージディテクタ３９１、２つのコンデンサＣ５及びＣ６、２つの抵抗Ｒ３及びＲ４、トランジスタＴｒ１を備える。

デッドタイム切替回路３９は、制御回路３４のＳＳ端子及びＤＬＹ端子に接続されている。制御回路３４は、絶縁型ＤＣ‐ＤＣコンバータ１の急峻な起動に伴う各部の突入電流を防止するためにソフトスタートで起動される。そして制御回路３４は、絶縁型ＤＣ‐ＤＣコンバータ１の起動時からソフトスタート電圧をＳＳ端子から出力する。そしてＳＳ端子から出力されたソフトスタート電圧は、ボルテージディテクタ３９１のＳＥＮＳＥ端子に入力される。このときソフトスタート電圧は、ＳＳ端子に接続されたコンデンサＣ６の容量に応じて緩やかに上昇する。ただし制御回路３４のソフトスタート機能は、本発明に必須の要素ではない、このため制御回路３４のＳＳ端子にコンデンサＣ６を備えない場合には、ＳＳ端子から出力される電圧は、制御回路３４の起動時にソフトスタートすることなくボルテージディテクタ３９１のＳＥＮＳＥ端子に入力される。

またＤＬＹ端子は、制御回路３４が出力する２つのＰＷＭ信号のデッドタイム幅を調整するための端子である。２つのＰＷＭ信号のデッドタイム幅は、ＤＬＹ端子と接地ラインとの間に接続されている抵抗Ｒ４の抵抗値の大きさによって調整することができる。より具体的には２つのＰＷＭ信号のデッドタイム幅は、抵抗Ｒ４の抵抗値が大きいほどデッドタイムが長くなる。

ボルテージディテクタ３９１は、遅延機能を有する電圧検出回路であり、ＳＥＮＳＥ端子に入力された電圧が所定の値を超えた時点から、先述の第２の所定時間が経過した時点で、ＯＵＴ端子からハイレベル信号を出力する。ボルテージディテクタ３９１による遅延時間（第２の所定時間）は、コンデンサＣ５の容量を調整することによって変更が可能である。

トランジスタＴｒ１は、ベースがボルテージディテクタ３９１のＯＵＴ端子に接続され、コレクタが抵抗Ｒ３の一端に接続され、エミッタが接地ラインに接続されている。抵抗Ｒ３の他端は、制御回路３４のＤＬＹ端子に接続されている。抵抗Ｒ４は、一端が制御回路３４のＤＬＹ端子に接続され、他端が接地ラインに接続されている。このため制御回路３４のＤＬＹ端子と接地ラインとの間には、抵抗Ｒ３及びトランジスタＴｒ１を介する経路と抵抗Ｒ４を介する経路とが並列に接続されることになる。これにより制御回路３４のＤＬＹ端子は、トランジスタＴｒ１がＯＦＦの間は抵抗Ｒ４を介して接地ラインに接続され、トランジスタＴｒ１がＯＮの間は並列接続された抵抗Ｒ３と抵抗Ｒ４の合成抵抗を介して接地ラインに接続されることになる。

デッドタイム切替回路３９は、制御回路３４が起動した後、緩やかに上昇するソフトスタート電圧が制御回路３４のＳＳ端子から出力される。このソフトスタート電圧は、ボルテージディテクタ３９１のＳＥＮＳＥ端子に入力される。ボルテージディテクタ３９１のＳＥＮＳＥ端子に入力されるソフトスタート電圧が所定の値を超えた時点から第２の所定時間が経過するまでは、トランジスタＴｒ１がＯＦＦしたままである。したがって制御回路３４のＤＬＹ端子と接地ラインとの間には、抵抗値の大きな抵抗４が接続される。そして第２の所定時間を経過した時点で、トランジスタＴｒ１がＯＮする。それによって制御回路３４のＤＬＹ端子と接地ラインとの間には、より抵抗値の低い先述の合成抵抗が接続される。これにより制御回路３４が出力する２つのＰＷＭ信号のデッドタイム幅は、絶縁型ＤＣ‐ＤＣコンバータ１が起動してから同期整流へ完全に移行するまでは、通常よりも長く設定されることになる。そして抵抗Ｒ３及び抵抗Ｒ４の抵抗値の大きさは、絶縁型ＤＣ‐ＤＣコンバータ１が起動してから同期整流へ完全に移行するまでのデッドタイム幅及びそれ以降のデッドタイム幅がそれぞれ設定すべきデッドタイム幅になるように選択される。

次に、絶縁型ＤＣ‐ＤＣコンバータ１の各部の動作について図４を参照しながらさらに詳細に説明する。図４は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の各部の出力タイミングを示すタイミングチャートである。

絶縁型ＤＣ‐ＤＣコンバータ１が起動した時点で（時刻ｔ１）、制御回路３４のＳＳ端子からソフトスタート電圧が出力される。そしてデッドタイム切替回路３９のボルテージディテクタ３９１は、ＳＳ端子から出力される電圧が所定の値まで上昇したことを検知した時点で（時刻ｔ２）、第２の所定時間の遅延を開始する。またソフトスタートした制御回路３４から一次側ドライバ３１及び二次側ドライバ３２へ制御信号が出力されると、論理回路３５の出力信号は、ローレベルからハイレベルへ変化する（時刻ｔ３）。これにより信号遅延回路３６は、第１の所定時間の遅延を開始する（時刻ｔ３）。また制御回路３４の制御信号の出力開始に伴ってインバータ回路１０の制御が開始されるため、絶縁型ＤＣ‐ＤＣコンバータ１がダイオード整流によって駆動され、所定の出力電圧に向けて出力Ｖｏｕｔが上昇していく。

論理回路３５の出力信号がローレベルからハイレベルへ変化して第１の所定時間が経過した時点で、信号遅延回路３６の出力信号がローレベルからハイレベルへ変化する（時刻ｔ４）。二次側ドライバ３２は、信号遅延回路３６の出力信号がローレベルからハイレベルへ変化した時点（時刻ｔ４）から同期整流回路２０のＯＮ／ＯＦＦ制御を開始する。このため絶縁型ＤＣ‐ＤＣコンバータ１は、信号遅延回路３６の出力信号がローレベルからハイレベルへ変化した時点で（時刻ｔ４）、ダイオード整流から同期整流に切り替わることになる。ただし信号遅延回路３６の出力信号がローレベルからハイレベルへ変化した時点（時刻ｔ４）では、デッドタイム切替回路３９のボルテージディテクタ３９１の出力信号はローレベルである。そのため制御回路３４が出力する２つのＰＷＭ信号のデッドタイム幅は、通常の動作時よりも長い幅に設定されている。これによりダイオード整流から同期整流に切り替わるタイミング（時刻ｔ４）において、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔの乱れが抑制される。

そして第２の所定時間が経過した時点で（時刻ｔ５）、ボルテージディテクタ３９１の出力信号がローレベルからハイレベルへ変化する。それによって制御回路３４が出力する２つのＰＷＭ信号のデッドタイム幅は、元の通常の動作時の幅に戻る。

つづいて本発明の効果について図５を参照しながら説明する。

図５は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の出力波形である。
図５に示す２つの波形は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の停止時から再起動した後までの出力Ｖｏｕｔと、第１スイッチＱ１及び第２スイッチＱ２のドレイン‐ソース間電圧Ｖｄｓとを示す。本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の第１スイッチＱ１及び第２スイッチＱ２のＦＥＴにおけるドレイン‐ソース間電圧Ｖｄｓは、再起動時の増大が抑制されており、ＦＥＴの定格電圧以下に抑えられている。さらに本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔの波形は、出力電圧の立ち上がり前後において電圧のドロップ及びオーバーシュートが発生していない。

上記説明したように本発明に係る同期整流ＦＥＴ駆動回路は、制御回路３４の起動後に出力される互いに反転する２つのＰＷＭ信号を論理回路３５で直ちに確実に検知し、出力Ｖｏｕｔが安定するまで、信号遅延回路３６により二次側ドライバ３２による同期整流制御を停止させる。それによって絶縁型ＤＣ‐ＤＣコンバータ１の起動時に同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減することができる。そして制御回路３４は、少なくとも二次側ドライバ３２による同期整流制御が再開されるまでは、２つのＰＷＭ信号のデッドタイム幅を広げる。それによって出力Ｖｏｕｔに負荷コンデンサ容量のより小さい電子機器が接続された場合であっても、ダイオード整流から同期整流への切り替え時に出力Ｖｏｕｔのドロップ及びオーバーシュートを抑制することができる。したがって本発明によれば、絶縁型ＤＣ‐ＤＣコンバータ１の起動時に同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過する虞を低減しつつ、その起動時における出力電圧の乱れを抑制する同期整流ＦＥＴ駆動回路を提供することができる。

１ 絶縁型ＤＣ‐ＤＣコンバータ
１０ インバータ回路
２０ 同期整流回路
３１ 一次側ドライバ
３２ 二次側ドライバ
３３、３８ アイソレータ
３４ 制御回路
３５ 論理回路
３６ 信号遅延回路
３７ エラーアンプ
３９ デッドタイム切替回路
３６１、３９１ ボルテージディテクタ
Ｃ１１、Ｃ２１、Ｃ３〜Ｃ６ コンデンサ
Ｌ１、Ｌ２ コイル
Ｑ１１〜Ｑ１４ 電界効果トランジスタ
Ｑ１ 第１スイッチ
Ｑ２ 第２スイッチ
Ｒ１〜Ｒ４ 抵抗
Ｔｒ１ トランジスタ

Claims (2)

1. 互いに反転する２つのパルス信号を生成して出力する制御回路と、
   前記２つのパルス信号に基づいて２つの同期整流ＦＥＴの駆動信号を生成して出力する駆動回路と、
   前記２つのパルス信号の論理和を出力する論理回路と、
   前記論理回路の出力信号を入力し、第１の所定時間だけ遅延させて出力する第１信号遅延回路と、
   前記制御回路の起動を検知してから第２の所定時間だけ遅延させてハイレベル信号を出力する第２信号遅延回路と、を備え、
   前記駆動回路は、前記第１信号遅延回路の出力信号がローレベルである間は前記２つの同期整流ＦＥＴの駆動信号を停止し、
   前記制御回路は、前記第２信号遅延回路の出力信号がローレベルである間は前記２つのパルス信号のデッドタイム幅を動作時よりも広げる制御を行い、
   前記第２の所定時間は、前記第１信号遅延回路がハイレベル信号を出力した後に前記第２信号遅延回路がハイレベル信号を出力するよう設定される、同期整流ＦＥＴ駆動回路。
2. 請求項１に記載の同期整流ＦＥＴ駆動回路において、前記制御回路は、起動時の突入電流を防止するソフトスタートで起動し、
   前記第２信号遅延回路は、前記制御回路のソフトスタート電圧に基づいて起動を検知し遅延を開始する、同期整流ＦＥＴ駆動回路。