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JP2013149741A - 光電変換装置および撮像システム、光電変換装置の製造方法 - Google Patents

光電変換装置および撮像システム、光電変換装置の製造方法 Download PDF

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Abstract

【課題】 光電変換手段の性能を向上する。
【解決手段】 光電変換手段は、導電体、半導体、および導電体と半導体との間に設けられた絶縁体からなる積層構造を有する半導体素子を含み、絶縁体は、導電体と半導体との間に位置する主部において窒素を含有する酸化シリコン膜であって、主部の最高窒素濃度が０．１０原子％より高く、主部の半導体側の面における界面窒素濃度が０．１０原子％以下である。
【選択図】 図５

Description

本発明は光電変換装置の導電体−絶縁体−半導体の積層構造における絶縁体に関する。
ＣＭＯＳイメージセンサを始めとした光電変換装置には、光電変換手段と、光電変換手段からの信号を処理する信号処理手段が設けられる。光電変換手段は、各々がＭＯＳＦＥＴを含む複数の光電変換ユニットで構成することできる。
特許文献１、２には、光電変換ユニットのＭＯＳＦＥＴに、窒化されたゲート絶縁膜を用いることが記載されている。窒化されたゲート絶縁膜を用いることで、一般的な熱酸化法を用いて形成された酸化シリコンからなるゲート絶縁膜よりも誘電率を大きくでき、リーク電流を低減しつつ、光電変換手段を良好に動作させることができる。
特開２００７−３１７７４１号公報 特開２０１０−０５６５１５号公報
しかし、特許文献１、２のように窒化されたゲート絶縁膜を用いた場合、光電変換手段に十分な性能が得られない場合があった。そこで、本発明は、光電変換手段の性能を向上することを目的とする。
上記課題を解決するための第１の観点は、光電変換手段を備えた光電変換装置において、前記光電変換手段は、導電体、半導体、および前記導電体と前記半導体との間に設けられた絶縁体からなる積層構造を有する半導体素子を含み、前記絶縁体は、前記導電体と前記半導体との間に位置する主部において窒素を含有する酸化シリコン膜であって、前記主部の最高窒素濃度が０．１０原子％より高く、前記主部の前記半導体側の面における界面窒素濃度が０．１０原子％以下であることを特徴とする。
また、上記課題を解決するための第２の観点は、第１領域に、ＭＯＳＦＥＴを有する光電変換手段と、第２領域に、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを有する信号処理手段と、を備えた光電変換装置の製造方法において、シリコンウエハの第１領域に第１酸化シリコン膜を形成し、前記シリコンウエハの第２領域の或る部分に第２酸化シリコン膜を形成する酸化シリコン膜形成工程と、プラズマ窒化法を用いて、前記第１酸化シリコン膜と前記第２酸化シリコン膜へ窒素を同時に導入する窒化工程と、窒素が導入された前記第１酸化シリコン膜の上に、前記ＭＯＳＦＥＴのゲート電極をパターニングし、窒素が導入された前記第２酸化シリコン膜の上に、前記ｎＭＯＳＦＥＴおよび前記ｐＭＯＳＦＥＴのゲート電極をパターニングするパターニング工程と、を有し、前記窒化工程を、前記第１酸化シリコン膜の最高窒素濃度が０．５０原子％以上となり、前記第１酸化シリコン膜の前記シリコンウエハ側の面における界面窒素濃度が０．１０原子％以下となるように行うことを特徴とする。
本発明によれば、光電変換手段の性能が向上した光電変換装置を提供することができる。
光電変換装置の一例のブロック図。 光電変換ユニットの一例の回路図。 （ａ）光電変換手段の平面模式図、（ｂ）信号処理手段の一部の平面模式図。 （ａ）光電変換ＭＯＳＦＥＴの一例の断面模式図、（ｂ）周辺ＭＯＳＦＥＴの一例の断面模式図、（ｃ）周辺ＭＯＳＦＥＴの一例の断面模式図。 （ａ）厚いゲート絶縁膜の窒素濃度分布を説明する図、（ｂ）薄いゲート絶縁膜の窒素濃度分布を説明する図。 （ａ）界面窒素濃度と１／ｆノイズの関係を説明する図、（ｂ）界面窒素濃度と屈折率の関係を説明する図。 光電変換装置の製造方法の一例の模式図。 光電変換装置の製造方法の一例の模式図。 光電変換装置の製造方法の一例の模式図。 光電変換装置の製造方法の一例の模式図。
以下、本発明の実施形態を、図面を用いて説明する。なお、各図は相互に参照することができ、共通の機能あるいは構造を示す部材については同じ符号を用いて説明する。
図１を用いて光電変換装置１の一例を説明する。光電変換装置１には光電変換手段１０が設けられている。本実施形態の光電変換装置には、信号処理手段２０と駆動手段３０がさらに設けられている。本例の光電変換手段１０は、２次元状に配列された複数の光電変換ユニット１１で構成されているが、複数の光電変換ユニット１１を１次元状に配列してもよい。光電変換ユニット１１は光電変換部を含む。光電変換手段１０は光電変換ユニット１１にマトリックス接続された垂直出力線１２と水平走査線１３を含んでいる。垂直出力線１２は信号処理手段２０に接続されており、水平走査線１３は駆動手段３０に接続されている。本例の垂直出力線１２および水平走査線１３は銅またはアルミニウムを主成分とする金属配線であり、配線を低抵抗とする上では銅を主成分とする金属配線を用いることが好ましい。光電変換手段１０が配された領域を光電変換領域（第１領域）と呼び、信号処理手段２０と駆動手段３０が配された領域を併せて周辺領域（第２領域）と呼ぶ。信号処理手段２０と駆動手段３０の構成は後で説明する。
図２は光電変換ユニット１１の回路構成の一例を示している。本例の光電変換ユニット１１は、実質的に等価な回路を２つ組み合わせた構成になっている。以下、図２における左半分の回路を主に説明し、同じ光電変換ユニット１１の左半分の回路に対応する右半分の回路については括弧を付けて補足的に説明する。図３（ａ）は図２の回路構成を有する光電変換ユニット１１を２行×２列に４つ配列した際のレイアウトを示す平面模式図である。このレイアウトは、１行目と２行目で並進対称であり、１列目と２列目で線対称となっている。図面の制約上、各光電変換ユニット１１の一部の構成部材は１行目１列目の光電変換ユニット１１を、残りの一部の構成部材は２行目１列目の光電変換ユニット１１を用いて説明している。
光電変換ユニット１１は２つの光電変換部１０１（１０２）を含んでいる。本例では光電変換部１０１、１０２はフォトダイオードである。転送トランジスタ１０３（１０４）は、光電変換部１０１（１０２）をソースとする。転送トランジスタ１０３（１０４）のゲート電極１３４０は、転送トランジスタ１０３と転送トランジスタ１０４とで一体となっているが、別体として設けてもよい。転送トランジスタ１０３（１０４）のゲート電極１３４０には第１の水平走査線が接続される。転送トランジスタ１０３（１０４）のドレイン１０３２（１０４２）はフローティングノード１０５（１０６）を介して、増幅トランジスタ１０７（１０８）のゲート電極１０７０（１０８０）に電気的に接続されている。転送トランジスタ１０３（１０４）のドレイン１０３２（１０４２）はフローティングディフージョンとして、フローティングノード１０５（１０６）の一部を成している。フローティングノード１０５（１０６）はドレイン１０３２（１０４２）以外に、ゲート電極１０７０（１０８０）とドレイン１０３２（１０４２）とを接続する配線を含み得る。フローティングノード１０５（１０６）には、光電変換部１０１（１０２）で発生した信号電荷の量に応じた電位が現れる。増幅トランジスタ１０７（１０８）はこのフローティングノード１０５（１０６）の電位に基づき、光電変換部１０１（１０２）で発生した信号電荷の量に応じた電気信号を生成する。
フローティングノード１０５（１０６）はリセットトランジスタ１０９（１１０）のソースに接続されている。リセットトランジスタ１０９（１１０）のゲート電極１０９０（１１００）には第２の水平走査線が接続されている。増幅トランジスタ１０７（１０８）のドレイン１７８２およびリセットトランジスタ１０９（１１０）のドレイン１０９２（１１０２）は電源線を介して電源電位ＶＤＤに規定される。リセットトランジスタ１０９（１１０）は光電変換部１０１（１０２）で発生した信号電荷を、フローティングノード１０５（１０６）を介してリセットする。また、リセットトランジスタ１０９（１１０）はフローティングノード１０５（１０６）を介して、増幅トランジスタ１０７（１０８）のゲートを電源電位ＶＤＤにリセットする。
増幅トランジスタ１０７と増幅トランジスタ１０８は、それらのドレイン１７８２を共有している。転送トランジスタ１０３（１０４）のドレイン１０３２（１０４２）はリセットトランジスタ１０９のソースを兼ねている。
増幅トランジスタ１０７（１０８）のソース１０７１（１０８１）は、スイッチトランジスタ１１１（１１２）を介して垂直出力線１１３（１１４）に接続されている。増幅トランジスタ１０７（１０８）のソース１０７１（１０８１）はスイッチトランジスタ１１１（１１２）のドレインを兼ねている。スイッチトランジスタ１１１（１１２）のゲート電極１１１０（１１２０）には第３の水平走査線が接続され、スイッチトランジスタ１１１（１１２）のソース１１１２（１１２２）には垂直出力線１１３（１１４）が接続される。スイッチトランジスタ１１１（１１２）は光電変換ユニット１１から垂直出力線１２への出力のＯＮまたはＯＦＦの制御を行う。スイッチトランジスタ１１１（１１２）により、複数の光電変換ユニット１１から信号を得る光電変換ユニット１１を選択する。なお、スイッチトランジスタ１１１（１１２）を省略することもできる。また、転送トランジスタ１０３（１０４）を省略して、光電変換部１０１（１０２）と増幅トランジスタ１０７（１０８）のゲート電極１０７０（１０８０）とを、転送トランジスタを介さずに電気的に接続することもできる。
このレイアウトでは、光電変換ユニット１１間あるいは光電変換ユニット１１内の素子分離に、絶縁分離部３１０および拡散分離部３２０を用いている。具体的には、２つの光電変換ユニット１１の光電変換部同士および光電変換ユニット１１内の２つの光電変換部１０１、１０２は、拡散分離部３２０で素子分離されている。光電変換ユニット１１のトランジスタ同士は、図３（ａ）において、ハッチングを施していない部分は絶縁分離部３１０を示している。転送トランジスタ１０３（１０４）とリセットトランジスタ１０９（１１０）、および、増幅トランジスタ１０７（１０８）とスイッチトランジスタ１１１（１１２）を絶縁分離部３１０で素子分離して、金属配線を介して接続することもできる。
１つの光電変換ユニット１１に対応する１つの光学ユニットを配することができる。光学ユニットはトップレンズと層内レンズの少なくとも一方のマイクロレンズを含み得る。図３（ａ）には、光学ユニットとして、トップレンズ１２０の輪郭を模式的に示している。また、１つの光学ユニットは１色のカラーフィルタを含み得る。複数色のカラーフィルタを光電変換ユニットごとに配列してマルチカラーフィルタを構成することができる。マルチカラーフィルタとしては典型的には赤色、緑色、青色の３色のカラーフィルタをベイヤー配列したものを用いることができる。本例では、２行目１列目の光電変換ユニット１１には赤色のカラーフィルタが対応する。１行目１列目の光電変換ユニット１１と２行目２列目の光電変換ユニット１１には緑色のカラーフィルタが対応する。１行目２列目の光電変換ユニット１１には青色のカラーフィルタが対応する。
図３（ａ）から理解されるように、本例の光電変換ユニット１１は、１つの光学ユニットに対応した、２つの光電変換部１０１、１０２を有する。光電変換部を大面積化して感度を向上する場合、光電変換部を複数に分割して、複数の光電変換部１０１、１０２の各々から別々に信号電荷を転送することにより、転送効率の向上が可能となる。また、１つの光電変換ユニット１１の複数の光電変換部１０１、１０２の信号電荷を別々に出力することで、焦点検出を可能にすることもできる。勿論、１つの光学ユニットに１つの光電変換部のみを対応させることもできる。
光電変換ユニット１１を構成する転送トランジスタ１０３（１０４）、増幅トランジスタ１０７（１０８）、リセットトランジスタ１０９（１１０）およびスイッチトランジスタ１１１（１１２）は、いわゆるＭＯＳ構造を有する半導体素子である。そして、これらのトランジスタは、ＭＯＳ構造を有するゲートに加えソースとドレインを有する、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）である。なお、ここでいうＭＯＳ構造とは、導電体、半導体、および導電体と半導体との間に設けられた絶縁体からなる積層構造を意味する。本実施形態において、積層構造の導電体であるゲート電極は、金属電極であってもよいが、ポリシリコン電極であることが好ましい。そして、後述するように、ＭＯＳＦＥＴにおける積層構造の絶縁体であるゲート絶縁膜は純粋な酸化シリコン膜ではなく、窒素を含有する酸化シリコン膜である。以下、便宜的に、窒素を含有する酸化シリコン膜を酸窒化シリコン膜と称する場合がある。なお、窒素を含有する酸化シリコン膜の窒素はシリコンと結合している場合もあるし、結合していない場合もある。ＭＯＳＦＥＴにおける積層構造の半導体は、チャネルが形成されるチャネル領域である。
図４（ａ）は、光電変換ユニット１１のトランジスタの断面模式図である。以下、光電変換ユニット１１のＭＯＳＦＥＴを「光電変換ＭＯＳＦＥＴ」と称する。図４（ａ）に示した光電変換ＭＯＳＦＥＴの構造は、転送トランジスタ１０３（１０４）、増幅トランジスタ１０７（１０８）、リセットトランジスタ１０９（１１０）およびスイッチトランジスタ１１１（１１２）のいずれにも適用することができる。とりわけ、転送トランジスタ１０３（１０４）と増幅トランジスタ１０７（１０８）に適用することが好ましい。本例では、光電変換ユニット１１の４つ×２のトランジスタの全てが、図４（ａ）に示した構造で説明される光電変換ＭＯＳＦＥＴである。
本例の光電変換ＭＯＳＦＥＴは、ゲート絶縁膜として機能する酸化シリコン膜２０４を有している。詳細には、酸化シリコン膜２０４は、光電変換ＭＯＳＦＥＴのゲート電極１３０とチャネル領域２０３０との間に位置する主部２０４０を少なくとも有している。ゲート電極１３０と主部２０４０とチャネル領域２０３０を含むＭＯＳ構造が、光電変換ＭＯＳＦＥＴのゲートを成す。チャネル領域２０３０は半導体領域の一部であって、ここではウェル領域２０３として示している半導体領域の内、ソース２０１とドレイン２０２の間に位置する部分である。半導体領域がウェル領域であることに限定されるものではない。本例の酸化シリコン膜２０４は主部２０４０から、光電変換ＭＯＳＦＥＴのソース２０１およびドレイン２０２の上に延在した延在部２０４１を有している。延在部２０４１については後で説明する。
主部２０４０のゲート電極１３０側の面を主部２０４０の上面と呼ぶ。主部２０４０の上面はゲート電極１３０の下面に接して、ゲート電極１３０と界面を成している。主部２０４０のチャネル領域２０３０側の面を主部２０４０の下面と呼ぶ。主部２０４０の下面はチャネル領域２０３０に接して、チャネル領域２０３０と界面を成している。なお、チャネル領域２０３０に形成されるチャネルは、主部２０４０の下面に接する場合もあるし、主部２０４０の下面から離れて形成される場合もある。後者は、チャネル領域２０３０を埋め込みチャネル構造とすることで実現可能である。
主部２０４０の厚みＴは、主部２０４０の上面から下面までの距離であり、ゲート電極１３０からチャネル領域２０３０までの距離に等しい。主部２０４０の実用的な厚みＴは１．０ｎｍ以上１５ｎｍ以下である。主部２０４０の厚みＴは５．０ｎｍ以上であることが好ましく、１０ｎｍ以下であることも好ましい。本例の主部２０４０の厚みＴは７．５ｎｍである。
酸化シリコン膜２０４は、少なくとも主部２０４０において、窒素を含有する。本実施形態の酸化シリコン膜２０４に含有される窒素濃度は、主部２０４０の上面から下面にかけて均一ではなく、積層方向において分布を有する。この窒素濃度分布は、主部２０４０の最高窒素濃度が、主部２０４０の下面における窒素濃度すなわち界面窒素濃度よりも高い窒素濃度分布である。酸化シリコン膜２０４の窒素濃度分布は、Ｘ線光電子分光法（ＸＰＳ）、二次イオン質量分析法（ＳＩＭＳ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ）、ラザフォード後方散乱分析法（ＲＢＳ）などを用いて測定することが可能である。本例の窒素を含有する酸化シリコン膜２０４はプラズマ窒化法を用いて形成することができる。図５（ａ）の線Ａに本例の光電変換ＭＯＳＦＥＴの主部２０４０における窒素濃度の分布を示す。図５（ａ）に示した窒素濃度分布は、ＳＩＭＳで測定したものであり、ＳＩＭＳ装置としては、カメカインスツルメンツ社製のＩＭＳ−４Ｆ（型式）やＵＬＶＡＣ−ＰＨＩ社製のＳＩＭＳ６６５０（型式）を用いることができる。なお、ＲｅＶｅｒａ社製のＲＶＸ１０００（型式）でＸＰＳ測定も行ったが、ＳＩＭ測定による窒素濃度分布とＸＰＳ測定による窒素濃度分布はよい一致を示した。なお、参考例として図５（ａ）の線Ｂに光電変換ＭＯＳＦＥＴの主部２０４０を一般的な熱酸窒化法を用いて形成した場合における窒素濃度の分布を示す。熱酸窒化はＮ２Ｏガスを熱エネルギーにより分解し、酸素による酸化と、窒素による窒化が同時に起こるため、界面付近にピーク窒素濃度を有する濃度分布となる。ただし、熱酸化法を行った後に、ガス種を変えて熱酸窒化法を行うことによって類似の窒素濃度分布を得ることは可能である。本例の窒素濃度分布における最高窒素濃度は、明確なピーク（ピーク窒素濃度）を有している。そのため、以下の説明では、最高窒素濃度をピーク窒素濃度として説明する。ただし、主部２０４０は明確なピークがない窒素濃度分布を有していてもよく、例えば、最高窒素濃度となる領域が一定の幅をもって深さ方向に延在していてもよい。
主部２０４０における実用的なピーク窒素濃度Ｃｐは、０．５０原子％以上である。ピーク窒素濃度Ｃｐは１０．００原子％以下であることが好ましく、５．００原子％以下であることがより好ましい。本例では主部の２０４０のピーク窒素濃度Ｃｐは２．５５原子％である。なお、参考例では主部の２０４０のピーク窒素濃度は０．４８原子％である。
このように、ゲート絶縁膜としての酸化シリコン膜２０４の主部２０４０が窒素を含有することによって、主部２０４０の誘電率が窒素を含有しない酸化シリコン膜を用いた場合に比べて高くなる。その結果、主部２０４０の厚みＴを比較的厚くしても、ＭＯＳ構造の容量を大きくすることができる。主部２０４０の厚みＴを比較的厚くすることでリーク電流を低減できる。
とりわけ転送トランジスタ１０３（１０４）においては、ゲートの容量を大きくすることにより、転送トランジスタ１０３（１０４）をＯＮにした際に、ドレイン１０３２（１０４２）の電位を高くすることが可能となる。その結果、転送効率が向上する。
また、増幅トランジスタ１０７（１０８）においては、ゲートの容量を大きくすることにより、増幅トランジスタ１０７（１０８）のドライバビリティが大きくなり、大電流を流すことが可能となる。その結果、光電変換ユニット１１の動作速度が向上する。
そして、主部２０４０の下面における窒素濃度Ｃｉ、すなわち界面窒素濃度は、０．１０原子％以下であり、０．０５原子％以下であることがより好ましい。０．０１原子％未満の場合、０原子％とみなすことができる。本例の界面窒素濃度は０．０１原子％未満である。なお、参考例では主部の２０４０の界面窒素濃度は０．４５原子％である。
このように、ゲート絶縁膜としての酸化シリコン膜２０４の主部２０４０の界面窒素濃度を低くすることによって、主部２０４０とチャネル領域２０３０との界面の準位すなわち界面準位が下がる。高い界面準位は、信号電荷を扱う転送トランジスタ１０３（１０４）においては暗電流の原因となり得る。本実施形態のように界面窒素濃度を０．１０原子％以下とすることにより、転送トランジスタ１０３（１０４）での暗電流を低減することができる。また、高い界面準位は、増幅トランジスタ１０７（１０８）においては１／ｆノイズの原因となり得る。図６（ａ）には、参考例として、主部２０４０の窒素を熱酸窒化法で形成した、界面窒素濃度が０．４５原子％の場合における１／ｆノイズを示している。界面窒素濃度を０．１０原子％以下とすることで、１／ｆノイズのレベルを熱酸化法を用いて形成された酸化シリコン膜と同等にすることが可能となる。図６（ａ）には、主部２０４０の窒素をプラズマ窒化法で形成した、界面窒素濃度が０．０２原子％とした実施例と、０．０７原子％とした実施例における１／ｆノイズを示している。図６（ａ）には示さないが、界面窒素濃度と０．１０原子％の場合にも、０．０７原子％とした実施例と同等の１／ｆノイズレベルが得られた。０．１０図６（ａ）から、界面窒素濃度と１／ｆノイズは線形的な関係よりもむしろ、指数関数的な関係にあると考察される。すなわち、界面窒素濃度が０．１０原子％以下であると、熱酸化法を用いて形成された、実質的に窒素を含有しない酸化シリコン膜と同等と云うべき１／ｆノイズレべルを実現できるのである。
主部２０４０でピーク窒素濃度Ｃｐとなる位置は、主部２０４０の上面および下面から等距離に位置する仮想的な面（中間面）よりも、ゲート電極１３０側に位置することが、ノイズの低減を図る上で好ましい。すなわち、ピーク窒素濃度Ｃｐとなる位置の上面からの距離をＤｐとして、Ｄｐ＜Ｔ／２を満たすことが好ましい。ピーク窒素濃度Ｃｐとなる位置は、０≦Ｄｐ≦Ｔ／４を満たすことがより好ましい。本例では距離Ｄｐは１．０ｎｍ未満である。
窒素濃度がピーク窒素濃度Ｃｐの１／２となる位置は、中間面よりもゲート電極側に位置することが好ましい。すなわち、ピーク窒素濃度の１／２となる位置の上面からの距離をＤｈとして、Ｄｐ＜Ｄｈ＜Ｔ／２を満たすことが好ましい。本例ではＤｈは１．５ｎｍであり、Ｄｈ＜Ｔ／４をも満たしている。
また、主部２０４０の上面からの距離がＴ／２となる位置、すなわち上述の中間面における窒素濃度はピーク窒素濃度の１／２未満であることが好ましい。さらに、中間面よりもチャネル領域２０３０側の窒素濃度が中間面での窒素濃度を超えないことが好ましい。また、中間面における窒素濃度は０．５０原子％未満であることが好ましく、０．１０原子％以下であることが好ましい。中間面よりもチャネル領域２０３０側の窒素濃度が０．５０原子％を超えないことが好ましい。だだし、中間面において窒素濃度が０．０１原子％以下であると、窒素を含有する領域の深さ方向の幅（厚み）が小さいことになる。窒素は中間面においてもある程度存在している方がよい。中間面における窒素濃度は０．０１原子％以上であることが好ましく、０．０５原子％以上であることがより好ましい。本例では中間面における窒素濃度は０．０７原子％であり、中間面よりもチャネル領域２０３０側の窒素濃度は０．１０原子％を超えない。
このように、主部２０４０のピーク窒素濃度となる位置から中間面へ向かうにしたがって窒素濃度が急峻に低下し、中間面から下面までの窒素濃度が極めて低いような濃度分布を有することが好ましい。
延在部２０４１について説明する。延在部２０４１もまた上面と下面を有する。延在部２０４１の下面は延在部２０４１のソース２０１側、ドレイン２０２側の面である。延在部２０４１は、ソース２０１の上とドレイン２０２の上の一方のみに設けられていてもよいし、ソース２０１の上にもドレイン２０２の上にも設けられない場合もある。延在部２０４１の下面は主部２０４０の下面と実質的に同一平面内に位置する。
延在部２０４１は主部２０４０と同じ厚みおよび窒素濃度分布を有していてもよいが、延在部２０４１は主部２０４０とは異なる厚みおよび窒素濃度分布を有していることが好ましい。本実施形態では、延在部２０４１の厚みＴ’は主部２０４０の厚みＴよりも小さい。本例では、延在部２０４１の厚みＴ’は４．５ｎｍである。延在部２０４１の下面における窒素濃度すなわち界面窒素濃度は、０．１０原子％以下であり、０．０５原子％以下であることが好ましい。本例の延在部２０４１の界面窒素濃度は０．０１原子％未満である。
延在部２０４１の典型的なピーク窒素濃度は主部２０４０と同様に、１０．００原子％以下であるが、１．００原子％以下であることが好ましく、０．５０原子％以下であることがより好ましい。また、延在部２０４１のピーク窒素濃度は主部２０４０のピーク窒素濃度の１／２以下であることも好ましい。本例では延在部２０４１のピーク窒素濃度は０．２０原子％未満である。延在部２０４１でピーク窒素濃度となる位置は、延在部２０４１の中間面より上面側であることが好ましい。
転送トランジスタ１０３（１０４）において、延在部２０４１における界面窒素濃度を０．１０原子％以下とすることにより、主部２０４０と同様の理由（界面準位の低下）から暗電流を低減することができる。また、光電変換部１０１（１０２）上の延在部２０４１のピーク窒素濃度および界面窒素濃度を十分に低くすることにより、延在部２０４１の屈折率を、熱酸化法を用いて形成された、実質的に窒素を含有しない酸化シリコン膜と同等にすることができる。その結果、延在部２０４１での光の不要な反射を低減することができ、感度を向上することができる。また、異なる色のカラーフィルタが配された光電変換ユニット１１ごとの分光特性のばらつきを低減することができる。図６（ｂ）には、界面窒素濃度を０．０１原子％、０．０２原子％、０．０５原子％とした場合の屈折率を示している。界面窒素濃度が０．０５％以下である場合、熱酸化によって形成された、実質的に窒素を含有しない酸化シリコン膜と同等の屈折率が得られる。図６（ｂ）に挙げた酸窒化シリコン膜の屈折率は、熱酸化によって形成された、実質的に窒素を含有しない酸化シリコン膜よりも低いという結果となっている。窒素濃度
転送トランジスタ１０３（１０４）のソースである光電変換部１０１（１０２）は、転送トランジスタ１０３（１０４）のドレイン１０３２（１０４２）よりも延在部２０４１で覆われる面積が大きい。そのため、延在部２０４１における窒素の存在の影響は、ドレイン１０３２（１０４２）よりも光電変換部１０１（１０２）で大きくなる。したがって、とりわけ、光電変換部１０１（１０２）上の延在部２０４１のピーク窒素濃度を、本実施形態のように、主部２０４０のピーク窒素濃度よりも低くすることが好ましい。
本例の光電変換ＭＯＳＦＥＴはｎＭＯＳＦＥＴであるが、ｐＭＯＳＦＥＴであってもよく、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴが混在していてもよい。本例では、信号電荷を電子としているが、信号電荷を正孔としてもよい。ｎＭＯＳＦＥＴである光電変換ＭＯＳＦＥＴのゲート電極１３０がポリシリコンからなる場合、ゲート電極１３０はノンドープまたはｎ型であることが好ましい。ゲート電極１３０がｐ型である場合、典型的にはホウ素（Ｂ）が不純物であるが、ホウ素は拡散が生じやすくノイズの原因となる。そのため、ゲート電極１３０をノンドープまたはｎ型とすることでノイズを抑制することができ。しかし、ノンドープとすると、ゲート電極１３０が空乏化しやすいため、ｎ型とすることがより好ましい。光電変換ＭＯＳＦＥＴのゲート電極１３０をｎ型とする場合、ゲート電極１３０の不純物濃度の好適な範囲は、リン（Ｐ）を不純物とする場合、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）である。また、ゲート電極１３０のシート抵抗の好適な範囲は１０〜１０００Ω／□であり、窒素（Ｎ）やヒ素（Ａｓ）を不純物とする場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。
図４（ａ）に示した、光電変換ＭＯＳＦＥＴを覆う積層膜を説明する。本例の積層膜は第１の酸化シリコン層２０５１と、無機絶縁部材１３３と、窒化シリコン層２０５２と、第２の酸化シリコン層２５０を含んでいる。
ソース２０１とゲート電極１３０とドレイン２０２を覆う、比較的薄い第１の酸化シリコン層２０５１が設けられている。延在部２０４１はこの第１の酸化シリコン層２０５１と、ソース２０１ならびにドレイン２０２との間に位置しており、第１の酸化シリコン層２０５１と界面を成している。第１の酸化シリコン層２０５１は、主部２０４０および／または延在部２０４１よりも厚いことが好ましい。第１の酸化シリコン層２０５１の厚みは、本例では１０ｎｍである。第１の酸化シリコン層２０５１とゲート電極１３０の上面の間には第１の酸化シリコン層２０５１より厚い無機絶縁部材１３３が設けられている。無機絶縁部材１３３の材料としては窒化シリコン、酸化シリコンまたは炭化シリコンを用いることができるが、酸化シリコンを用いることが好ましい。無機絶縁部材１３３の厚みは１０〜１００ｎｍが好適であり、本例では３０ｎｍである。第１の酸化シリコン層２０５１を覆う、比較的厚い窒化シリコン層２０５２が設けられている。窒化シリコン層２０５２は第１の酸化シリコン層２０５１よりも厚いことが好ましい。窒化シリコン層の厚みは１０〜１００ｎｍが好適であり、本例では５０ｎｍである。そして、酸化シリコン層２０５１を覆う比較的厚い第２の酸化シリコン層２５０が設けられている。第２の酸化シリコン層２５０の厚みは第１の酸化シリコン層２０５１よりも厚く、１０〜１００ｎｍが好適であり、本例では５０ｎｍである。
このような光電変換ＭＯＳＦＥＴ上の積層膜構造において、窒化シリコン層２０５２はパッシベーション層として機能し得る。第１の酸化シリコン層２０５１は窒化シリコン層２０５２が延在部２０４１に接することを抑制する緩衝層として機能し得る。このような窒化シリコン層２０５２や第１の酸化シリコン層２０５により、一層、ノイズが低減される。
この積層膜構造は、転送トランジスタ１０３（１０４）に適用することが特に好ましい。転送トランジスタ１０３（１０４）のソースである光電変換部１０１（１０２）上に位置する窒化シリコン層２０５２は、光電変換部１０１へ向かう光の反射を低減する機能を有し得る。また転送トランジスタ１０３（０１４）のゲート電極１３４０上に位置する無機絶縁部材１３３は、ゲート電極１３４０へ向かう光の透過を低減する機能を有し得る。
図１を用いて光電変換装置１の信号処理手段２０と駆動手段３０の一例を説明する。本例の信号処理手段２０はアンプ２１、コンパレータ２２、カウンタ２３およびメモリ２４を含んでいる。本例の駆動手段３０は、垂直走査回路３１、水平走査回路３２、タイミング発生器３３、ランプ発生器３４およびクロック発生器３５を含んでいる。信号処理手段２０は光電変換手段１０から垂直出力線１２を介して出力された電気信号に対して、ノイズ低減処理やＡＤ変換処理などを行う。駆動手段３０は水平走査線１３を介して光電変換手段１０を駆動したり、信号処理手段２０を駆動したりする。
光電変換ユニット１１から垂直出力線１２に出力された信号は、アンプ２１に入力され、アンプ２１はタイミング発生器３３からの基準信号ｒｅｆに基づき、垂直出力線１２からの信号にＣＤＳ処理を行う。コンパレータ２２はアンプ２１の出力信号とランプ発生器３４からのランプ信号とを比較し、両者が同電位になった瞬間にコンパレータ２２の出力が反転する。カウンタ２３はクロック発生器３５からのクロックを元にカウントアップ動作を行い、コンパレータ２２の出力が反転した時点でカウントアップを停止する。これにより、各列のカウント値は、コンパレータの出力が反転するまでの時間に比例した値が保持される。それは即ち光電変換ユニット１１の出力に比例した値となる。メモリ２４はタイミング発生器３３からｍｅｍ＿ｔｆｒパルスが入力されると、カウンタ２３に保持されているカウント値を取り込む。水平走査回路３２は、タイミング発生器３３からｈｓｔパルスが入力されると、各メモリ２４に取り込まれた値を順次走査して出力する。このようにして、アンプ２１の出力信号はランプ発生器３４のランプ信号を基準にＡＤ変換される。カウンタ２３はタイミング発生器３３からｃｎｔ＿ｒｓｔパルスが入力されると初期値にリセットされ、次の行のＡＤ変換動作へと移る。列ごとにＮ段のメモリ２４が設けられており、光電変換装置１の出力ＯＵＴからＮｂｉｔの信号が出力される。
撮像装置としての光電変換装置１を用いて、スチルカメラやビデオカメラ等の撮像システム１０００を構築することが出来る。撮像システム１０００は光電変換装置１と、光電変換装置１からの出力信号に基づいて画像を生成する画像生成装置２とを備える。本例では、光電変換装置１からの出力信号はデジタル信号であるが、アナログ信号であってもよい。撮像システム１０００は、画像生成装置２で生成された画像を表示する画像表示装置３を含むことができる。撮像システム１０００は、画像生成装置２で生成された画像を記録する画像記録装置を含むこともできる。
信号処理手段２０および駆動手段３０は、多数のＭＯＳＦＥＴで構成されている。信号処理手段２０および駆動手段３０のＭＯＳＦＥＴを「周辺ＭＯＳＦＥＴ」と称する。周辺ＭＯＳＦＥＴには、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴが含まれる。周辺ＮＯＳＦＥＴのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ「周辺ｎＭＯＳＦＥＴ」と「周辺ｐＭＯＳＦＥＴ」と称する。さらに、周辺ｎＭＯＳＦＥＴは第１周辺ｎＭＯＳＦＥＴと第２周辺ｎＭＯＳＦＥＴを含むことができる。周辺ｐＭＯＳＦＥＴは第１周辺ｐＭＯＳＦＥＴと第２周辺ｐＭＯＳＦＥＴを含むことができる。第１周辺ｎＭＯＳＦＥＴと第１周辺ｐＭＯＳＦＥＴを併せて第１周辺ＭＯＳＦＥＴと称し、第２周辺ｎＭＯＳＦＥＴと第２周辺ｐＭＯＳＦＥＴを併せて第２周辺ＭＯＳＦＥＴと称する。
第１周辺ＭＯＳＦＥＴはゲートに比較的低い電圧を印加することで駆動される。本例では、第１周辺ＭＯＳＦＥＴは１．８Ｖで駆動される。第２周辺ＭＯＳＦＥＴはゲートに、第１周辺ＭＯＳＦＥＴよりも高い電圧を印加することで駆動される。本例では、第２ＭＯＳＦＥＴは３．３Ｖで駆動される。
第１周辺ｎＭＯＳＦＥＴと第２周辺ｎＭＯＳＦＥＴ、第１周辺ｐＭＯＳＦＥＴと第２周辺ｐＭＯＳＦＥＴは、回路の構成および動作方法に応じて使い分けられる。本例では、信号処理手段２０のコンパレータ２２、カウンタ２３およびメモリ２４は、第１周辺ｎＭＯＳＦＥＴと第１周辺ｐＭＯＳＦＥＴの少なくとも一方を含む。また、駆動手段３０の水平走査回路３２、タイミング発生器３３、ランプ発生器３４およびクロック発生器３５は、第１周辺ｎＭＯＳＦＥＴと第１周辺ｐＭＯＳＦＥＴの少なくとも一方を含む。本例では、信号処理手段２０のアンプ２１と駆動手段３０の垂直走査回路３１は、第２周辺ｎＭＯＳＦＥＴと第２周辺ｐＭＯＳＦＥＴの少なくとも一方を含む。コンパレータ２２の前段回路（アンプ２１側の回路）は第２周辺ｎＭＯＳＦＥＴと第２周辺ｐＭＯＳＦＥＴの少なくとも一方で構成されている。コンパレータ２２の後段回路（カウンタ２３側の回路）は第１周辺ｎＭＯＳＦＥＴと第１周辺ｐＭＯＳＦＥＴの少なくとも一方で構成されている。
信号処理手段２０と駆動手段３０において、周辺ｎＭＯＳＦＥＴと周辺ｐＭＯＳＦＥＴを、相補型に配置してＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路として用いることができる。勿論、信号処理手段２０と駆動手段３０において、周辺ｎＭＯＳＦＥＴと周辺ｐＭＯＳＦＥＴを独立して用いることもできる。
図３（ｂ）は、周辺ｎＭＯＳＦＥＴ２１０と周辺ｐＭＯＳＦＥＴ２２０を含むＣＭＯＳ回路の平面模式図である。本例では、周辺ｎＭＯＳＦＥＴ２１０は第１周辺ｎＭＯＳＦＥＴであり、周辺ｐＭＯＳＦＥＴ２２０は第１周辺ｐＭＯＳＦＥＴであるが、第２周辺ｎＭＯＳＦＥＴと第２周辺ｐＭＯＳＦＥＴを用いたＣＭＯＳ回路を用いることもできる。周辺ｎＭＯＳＦＥＴ２１０はｎ型のソース２１１およびドレイン２１２を、周辺ｐＭＯＳＦＥＴ２２０はｐ型のソース２２１およびドレイン２２２を有している。本例では、周辺ｎＭＯＳＦＥＴ２１０と周辺ｐＭＯＳＦＥＴ２２０とで、それらのゲート電極２３０が一体となっている。代わりに、周辺ｎＭＯＳＦＥＴ２１０と周辺ｐＭＯＳＦＥＴ２２０のゲート電極を別体として設けて、各ゲート電極を配線で接続することもできる。
図４（ｂ）は図３（ｂ）に示したＣ−Ｄ線における断面模式図であり、図４（ｃ）は図３（ｂ）に示したＥ−Ｆ線における断面模式図である。図４（ｂ）では、周辺ｎＭＯＳＦＥＴ２１０を示しているが、周辺ｐＭＯＳＦＥＴ２２０では、導電型がｐ型である点以外は、同じ構造を採用することができるため周辺ＭＯＳＦＥＴとして図４（ｂ）を説明する。
本例の周辺ＭＯＳＦＥＴは、ゲート絶縁膜として機能する酸化シリコン膜２１４を有している。詳細には、酸化シリコン膜２１４は、周辺ＭＯＳＦＥＴのゲート電極２３０とチャネル領域２１３０との間に位置する主部２１４０を少なくとも有している。ゲート電極２３０と主部２１４０とチャネル領域２１３０を含むＭＯＳ構造が、周辺ＭＯＳＦＥＴのゲートを成す。チャネル領域２１３０はウェル領域２１３の一部であって、ウェル領域２１３の内、ソース２１１とドレイン２１２の間に位置する部分である。ソース２１１は高濃度領域２１１０と低濃度領域２１１１を有している。ドレイン２１２は高濃度領域２１２０と低濃度領域２１２１を有している。低濃度領域２１１１と低濃度領域２１２１はそれぞれエクステンション領域として機能する。低濃度領域２１１１と低濃度領域２１２１の上には、サイドウォールスペーサ２１５が設けられている。
本例の酸化シリコン膜２１４は主部２１４０から、周辺ＭＯＳＦＥＴのソース２１１の低濃度領域２１１１およびドレイン２１２の低濃度領域２１２１の上に延在した延在部２１４１を有している。なお、酸化シリコン膜２１４は周辺ＭＯＳＦＥＴのソース２１１の高濃度領域２１１０およびドレイン２１２の高濃度領域２１２０の上には延在していない。延在部２１４１については後で説明する。
主部２１４０のゲート電極２３０側の面を主部２１４０の上面と呼ぶ。主部２１４０の上面はゲート電極２３０の下面に接して、ゲート電極２３０と界面を成している。主部２１４０のチャネル領域２１３０側の面を主部２１４０の下面と呼ぶ。主部２１４０の下面はチャネル領域２１３０に接して、チャネル領域２１３０と界面を成している。なお、チャネル領域２１３０に形成されるチャネルは、主部２１４０の下面に接する場合もあるし、主部２１４０の下面から離れて形成される場合もある。後者は、チャネル領域２１３０を埋め込みチャネル構造とすることで実現可能である。周辺ｐＭＯＳＦＥＴにおいては、チャネル領域２１３０を埋め込みチャネル構造とすることが好ましい。
主部２１４０の厚みは、主部２１４０の上面から下面までの距離であり、ゲート電極２３０からチャネル領域２１３０までの距離に等しい。主部２１４０の実用的な厚みｔは１．０ｎｍ以上１５ｎｍ以下である。主部２１４０の厚みについて説明する。第１周辺ＭＯＳＦＥＴの主部２１４０の厚みＴ１は、第２周辺ＭＯＳＦＥＴの主部２１４０の厚みＴ２よりも小さい。典型的には、第１周辺ＭＯＳＦＥＴの厚みＴ１は、光電変換ＭＯＳＦＥＴの厚みＴよりも小さい。また、典型的には、第２周辺ＭＯＳＦＥＴの厚みＴ２は、光電変換ＭＯＳＦＥＴの厚みＴと同じである。Ｔ１は５．０ｎｍ未満であることが好ましく、１．０ｎｍ以上であることも好ましい。本例ではＴ１が３．８ｎｍであり、Ｔ２が７．５ｎｍである。
酸化シリコン膜２１４は、少なくとも主部２１４０において、窒素を含有する。本実施形態の酸化シリコン膜２１４に含有される窒素濃度は、主部２１４０の上面から下面にかけて均一ではなく、積層方向において分布を有する。
図５（ｂ）の線Ａに本実施形態の第１周辺ＭＯＳＦＥＴの主部２１４０における窒素濃度の分布の一例を示す。なお、参考例として図５（ｂ）の線Ｂに第１周辺ＭＯＳＦＥＴの主部２１４０を一般的な熱酸窒化法を用いて形成した場合における窒素濃度の分布を示す。また、図５（ａ）の線Ａに本例の第２周辺ＭＯＳＦＥＴの主部２１４０における窒素濃度の分布を示す。本例では、第２周辺ＭＯＳＦＥＴの主部２１４０においては、光電変換ＭＯＳＦＥＴと同様の窒素濃度分布を有する。なお、参考例として図５（ａ）の線Ｂに第２周辺ＭＯＳＦＥＴの主部２１４０を一般的な熱酸窒化法を用いて形成した場合における窒素濃度の分布の一例を示す。
第１周辺ＭＯＳＦＥＴの主部２１４０における実用的なピーク窒素濃度Ｃ１ｐは、０．５０原子％以上である。ピーク窒素濃度Ｃ１ｐは１０．００原子％以下であることが好ましく、５．００原子％以下であることがより好ましい。本例では第１周辺ＭＯＳＦＥＴの主部の２１４０のピーク窒素濃度Ｃ１ｐは２．５５原子％である。
第２周辺ＭＯＳＦＥＴの主部２１４０における実用的なピーク窒素濃度Ｃ２ｐは、０．５０原子％以上である。ピーク窒素濃度Ｃ２ｐは１０．００原子％以下であることが好ましく、５．００原子％以下であることがより好ましい。本例では第２周辺ＭＯＳＦＥＴの主部の２１４０のピーク窒素濃度Ｃ２ｐは２．５５原子％である。
このように、ゲート絶縁膜としての酸化シリコン膜２１４の主部２１４０が窒素を含有することによって、主部２１４０の誘電率が、熱酸化法を用いて形成された、実質的に窒素を含有しない酸化シリコン膜を用いた場合に比べて高くなる。その結果、主部２１４０の厚みＴ１、Ｔ２によらず、ＭＯＳ構造の容量を大きくすることができる。したがって、周辺ＭＯＳＦＥＴの駆動能力および動作速度を向上できる。
第１周辺ＭＯＳＦＥＴの主部２１４０の下面における窒素濃度Ｃ１ｉ、すなわち界面窒素濃度は、０．５０原子％未満であることが好ましく、０．１０原子％以下であることがより好ましい。本例の界面窒素濃度Ｃ１ｉは０．２０原子％未満である。
そして、第２周辺ｎＭＯＳＦＥＴおよび第２周辺ｐＭＯＳＦＥＴの主部２１４０の下面における窒素濃度Ｃ２ｉ、すなわち界面窒素濃度は、０．１０原子％以下であり、０．０５原子％以下であることがより好ましい。本例の界面窒素濃度Ｃ２ｉは０．０５原子％未満である。
このように、ゲート絶縁膜としての酸化シリコン膜２１４の主部２１４０の界面窒素濃度を低くすることによって主部２１４０とチャネル領域２１３０との界面の準位すなわち界面準位が下がる。高い界面準位は、高速動作が求められる周辺ＭＯＳＦＥＴにおいては１／ｆノイズの顕著な原因となり得る。本形態では、界面準位を低くすることにより、１／ｆノイズを低減することができる。
主部２１４０でピーク窒素濃度Ｃ１ｐ、Ｃ２ｐとなる位置は、主部２１４０の上面および下面からの等距離に位置する仮想的な面（中間面）よりも、ゲート電極２３０側に位置することが好ましい。すなわち、ピーク窒素濃度Ｃ１ｐ、Ｃ２ｐとなる位置の上面からの距離をＤ１ｐ、Ｄ２ｐとして、Ｄ１ｐ＜Ｔ１／２、Ｄ２ｐ＜Ｔ２／２を満たすことが好ましい。ピーク窒素濃度Ｃｐとなる位置は、０≦Ｄ１ｐ≦Ｔ１／４、０≦Ｄ２ｐ≦Ｔ２／４を満たすことがより好ましい。本例では距離Ｄ１ｐ、Ｄ２ｐは１．０ｎｍ未満である。
窒素濃度がピーク窒素濃度Ｃ１ｐ、Ｃ２ｐの１／２となる位置は、中間面よりもゲート電極２３０側に位置することが好ましい。すなわち、ピーク窒素濃度Ｃ１ｐ、Ｃ２ｐの１／２となる位置の上面からの距離をＤ１ｈ、Ｄ２ｈとして、Ｄ１ｐ＜Ｄ１ｈ＜Ｔ１／２、Ｄ２ｐ＜Ｄ２ｈ＜Ｔ２／２を満たすことが望ましい。本例ではＤ１ｈ、Ｄ２ｈは１．５ｎｍである。Ｄ２ｈ＜Ｔ２／４をも満たしている。
また、主部２１４０の上面からの距離がＴ１／２、Ｔ２／２となる位置、すなわち上述の中間面における窒素濃度はピーク窒素濃度Ｃ１ｐ、Ｃ２ｐの１／２未満であることが好ましい。さらに、中間面よりもチャネル領域２１３０側の窒素濃度が中間面での窒素濃度を超えないことが好ましい。また、中間面における窒素濃度は１．００原子％以下であることが好ましく、０．５０原子％以下であることがより好ましい。中間面よりもチャネル領域２１３０側の窒素濃度が１．００原子％を超えないことが好ましい。だだし、中間面において窒素濃度が０．０１原子％以下であると、窒素を含有する領域の深さ方向の幅（厚み）が小さいことになる。窒素は中間面においてもある程度存在している方がよい。中間面における窒素濃度は０．０１原子％以上であることが好ましく、０．０５原子％以上であることがより好ましい。本例では第１周辺ＭＯＳＦＥＴについて、中間面における窒素濃度は０．６３原子％であり、中間面よりもチャネル領域２１３０側の窒素濃度は１．００原子％を超えない。また、本例では第２周辺ＭＯＳＦＥＴについて、中間面における窒素濃度は０．０７原子％であり、中間面よりもチャネル領域２１３０側の窒素濃度は０．１０原子％を超えない。
このように、主部２１４０のピーク窒素濃度となる位置から中間面へ向かうにしたがって窒素濃度が急峻に低下し、中間面から下面までの窒素濃度が極めて低いような濃度分布を有することが好ましい。
延在部２１４１について説明する。延在部２１４１もまた上面と下面を有する。延在部２１４１の下面は延在部２１４１のソース２１１側、ドレイン２１２側の面である。延在部２１４１は、ソース２１１の低濃度領域２１１１の上とドレイン２１２の低濃度領域２１２１の上の一方のみに設けられていてもよいし、どちらにも設けられない場合もある。延在部２０４１の下面は主部２１４０の下面と実質的に同一平面内に位置する。
延在部２１４１は主部２１４０と同じ厚みおよび窒素濃度分布を有していてもよいが、延在部２１４１は主部２１４０とは異なる厚みおよび窒素濃度を有していることが好ましい。本実施形態では、第１周辺ＭＯＳＦＥＴの延在部２１４１の厚みＴ１’は、その主部２１４０の厚みＴ１よりも小さい。第２周辺ＭＯＳＦＥＴの延在部２１４１の厚みＴ２’は、その主部２１４０の厚みＴ２よりも小さい。本例では、延在部２１４１の厚みＴ１’は０．８ｎｍ、Ｔ２’は４．５ｎｍである。第１周辺ＭＯＳＦＥＴの延在部２１４１の下面における窒素濃度すなわち界面窒素濃度は、０．５０原子％以下であり、０．１０原子％以下であることが好ましい。本例の界面窒素濃度は０．２０原子％未満である。第２周辺ＭＯＳＦＥＴの延在部２１４１の下面における窒素濃度すなわち界面窒素濃度は、０．１０原子％以下であり、０．５０原子％以下であることが好ましい。本例の延在部２０４１の界面窒素濃度は０．０５原子％未満であり、０原子％とみなすことができる。
延在部２１４１のピーク窒素濃度は主部２１４０と同様に、１０．００原子％以下であるが、１．００原子％以下であることが好ましく、０．５０原子％以下であることがより好ましい。また、延在部２１４１のピーク窒素濃度は主部２１４０のピーク窒素濃度の１／２以下であることも好ましい。本例では第１周辺ＭＯＳＦＥＴの延在部２１４１のピーク窒素濃度は０．３０原子％未満である。本例では第２周辺ＭＯＳＦＥＴの延在部２１４１のピーク窒素濃度は０．２０原子％未満である。延在部２１４１でピーク窒素濃度となる位置は、延在部２１４１の上面であることが好ましい。
図４（ｂ）、（ｃ）を用いて周辺ＭＯＳＦＥＴのゲート電極２３０を説明する。第１周辺ｎＭＯＳＦＥＴ２１０と第１周辺ｐＭＯＳＦＥＴ２２０のゲート電極２３０は、ｎ型部分２３１とｐ型部分２３２とを有する。ｎ型部分２３１はｎ型のポリシリコンからなり、第１周辺ｎＭＯＳＦＥＴ２１０に対応する。すなわち、第１周辺ｎＭＯＳＦＥＴ２１０のチャネル領域２１３０とｎ型部分２３１との間に第１周辺ｎＭＯＳＦＥＴ２１０のゲート絶縁膜の主部２１４０が位置する。ｐ型部分２３２はｐ型のポリシリコンからなり、第１周辺ｐＭＯＳＦＥＴ２２０に対応する。すなわち、第１周辺ｐＭＯＳＦＥＴ２２０のチャネル領域２２３０とｐ型部分２３２との間に第１周辺ｐＭＯＳＦＥＴ２２０のゲート絶縁膜の主部２２４０が位置する。ｐ型部分２３２はｎ型部分２３１に連続している。したがって、ゲート電極２３０内でｎ型部分２３１とｐ型部分２３２がｐｎ接合を成しうる。ｐｎ接合は絶縁分離部３１０上に形成されうる。
ｎ型部分２３１の上からｐ型部分２３２の上に渡って、第１シリサイド層２３３が設けられている。これにより、第１シリサイド層２３３によりｎ型部分２３１とｐ型部分２３２とを短絡し、ｐｎ接合によってゲート電極２３０がダイオードとして機能することを防いでいる。
ｎ型部分２３１の不純物は、典型的にはリン（Ｐ）である。周辺ｎＭＯＳＦＥＴのゲート電極２３０のｎ型部分２３１の不純物濃度の好適な範囲は、リン（Ｐ）を不純物とする場合、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）である。また、ｎ型部分２３１のシート抵抗の好適な範囲は１０〜１０００Ω／□である。ｎ型部分２３１の不純物が窒素（Ｎ）やヒ素（Ａｓ）である場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。光電変換ＭＯＳＦＥＴがｎＭＯＳＦＥＴである場合、周辺ｎＭＯＳＦＥＴのｎ型部分２３１の不純物濃度は、光電変換ＭＯＳＦＥＴのゲート電極１３０の不純物濃度よりも高いことが好ましい。周辺ｎＭＯＳＦＥＴのｎ型部分２３１の不純物濃度は、光電変換ＭＯＳＦＥＴのゲート電極１３０の不純物濃度の３／２倍以上であることがより好ましい。また、周辺ｎＭＯＳＦＥＴのｎ型部分２３１のシート抵抗は、光電変換ＭＯＳＦＥＴのシート抵抗よりも低いことが好ましい。
ｐ型部分２３２の不純物は、典型的にはホウ素（Ｂ）であるが、ホウ素は拡散が生じやすく、ホウ素が主部２２４１を介してチャネル領域２２３０に染み出して、ノイズの原因となる場合がある。しかしながら、ゲート絶縁膜の主部２２４１が０．５０原子％以上の窒素を含有することで、染み出しを抑制することができる。周辺ｐＭＯＳＦＥＴのゲート電極２３０のｐ型部分２３２の不純物濃度の好適な範囲は、ホウ素（Ｂ）を不純物とする場合、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）である。また、ｐ型部分２３２のシート抵抗の好適な範囲は１０〜１０００Ω／□である。ｐ型部分２３２の不純物が窒素（Ｎ）やヒ素（Ａｓ）である場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。
本例の光電変換ＭＯＳＦＥＴはｎＭＯＳＦＥＴであるが、ｐＭＯＳＦＥＴであってもよい。ｎＭＯＳＦＥＴである光電変換ＭＯＳＦＥＴのゲート電極１３０がポリシリコンからなる場合、ゲート電極１３０はノンドープまたはｎ型であることが好ましい。ゲート電極１３０がｐ型である場合、典型的にはホウ素（Ｂ）が不純物であるが、ホウ素は拡散が生じやすくノイズの原因となる。そのため、ゲート電極１３０をノンドープまたはｎ型とすることでノイズを抑制することができるが、ノンドープとすると、ゲート電極１３０が空乏化しやすいため、ｎ型とすることがより好ましい。光電変換ＭＯＳＦＥＴのゲート電極１３０をｎ型とする場合、ゲート電極１３０の不純物濃度の好適な範囲は、リン（Ｐ）を不純物とする場合、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）である。また、ゲート電極１３０のシート抵抗の好適な範囲は１０〜１０００Ω／□であり、窒素（Ｎ）やヒ素（Ａｓ）を不純物とする場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。
図４（ｂ）、（ｃ）に示した、周辺ＭＯＳＦＥＴ用のサイドウォールスペーサ２１５および周辺ＭＯＳＦＥＴを覆う積層膜を説明する。
サイドウォールスペーサ２１５は第１の酸化シリコン層２１５１と第１の窒化シリコン層２１５２を含んでいる。第１の酸化シリコン層２１５１が第１の窒化シリコン層２１５２とゲート電極２３０との間に位置する。延在部２１４１はサイドウォールスペーサ２１５と低濃度領域２１１１（２１２１）との間に位置している。第１の酸化シリコン層２１５１は、主部２１４０および／または延在部２１４１よりも厚いことが好ましい。第１の酸化シリコン層２１５１の厚みは、本例では１０ｎｍである。
ソース２１１の上には第２シリサイド層２４１が設けられている。ドレイン２１２の上には第２シリサイド層２４２が設けられている。第２シリサイド層２４１（２４２）はソース２１１およびドレイン２１２とコンタクトプラグ（不図示）との接続抵抗を低下する機能を有する。
積層膜は、第２の酸化シリコン層２５１と、第２の窒化シリコン層２６０を含んでいる。ソース２１１、ゲート電極２３０およびドレイン２１２を覆う比較的厚い第２の酸化シリコン層２５１が設けられている。第２シリサイド層２４２はソース２１１およびドレイン２１２と第２の酸化シリコン層２５１との間に位置している。
第２の酸化シリコン層２５１の厚みは第１の酸化シリコン層２１５１よりも厚く、１０〜１００ｎｍが好適であり、本例では５０ｎｍである。第２の酸化シリコン層２５１を覆う、比較的厚い第２の窒化シリコン層２６０が設けられている。窒化シリコン層２６０は第１の酸化シリコン層２１５１よりも厚いことが好ましい。窒化シリコン層の厚みは１０〜１００ｎｍが好適であり、本例では５０ｎｍである。
以上、説明したように、光電変換手段１０は、導電体（ゲート電極１３０）、半導体（チャネル領域２０３０）、および導電体と半導体との間に設けられた絶縁体（ゲート絶縁膜）からなる積層構造（ＭＯＳ構造）を有する半導体素子（光電変換ＭＯＳＦＥＴ）を含む。絶縁体は、導電体と半導体との間に位置する主部２０４０において窒素を含有する酸化シリコン膜２０４である。主部２０４０の最高窒素濃度が０．１０原子％より高く、主部２０４０の下面における界面窒素濃度が０．１０原子％以下である。主部２０４０の最大窒素濃度を０．１０原子％以上とすることにより、導電体と半導体間のリーク電流を低減することができる。また、主部２０４０の界面窒素濃度を０．１０原子％以下とすることで、絶縁体と半導体との界面準位を小さくし、絶縁体と半導体との界面で生じるノイズを低減することができる。かかる積層構造を光電変換手段に採用することにより、光電変換手段の性能を向上することができる。
ここまで主に表面照射型のＣＭＯＳイメージセンサを例に説明したが、本発明は、裏面照射型のＣＭＯＳイメージセンサにも採用することもできる。
上記した積層構造を有する半導体素子は、ＭＯＳＦＥＴに限定されることはない。例えば、光電変換手段で信号電荷を転送する電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）であってもよく、光電変換装置をＣＣＤイメージセンサとして用いてもよい。また、光電変換手段で信号電荷を生成する光電変換部１０１（１０２）をフォトゲートとし、このフォトゲートが上記した積層構造を有する半導体素子であってもよい。また、光電変換ユニット１１の各トランジスタを、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とし、このＩＧＢＴが上記した積層構造を有する半導体素子であってもよい。また、光電変換手段１０がグローバル電子シャッタ機能を有するように、光電変換ユニット１１に光電変換部１０１（１０２）の信号電荷を蓄積する蓄積部を設けて、この蓄積部が上記した積層構造を有する半導体素子であってもよい。
光電変換装置をイメージセンサ（撮像装置）として用いると好適であるが、専ら測距装置（焦点検出装置）または測光装置として機能する光電変換装置として用いることもできる。さらに、撮像装置と測距装置とを兼ねる光電変換装置として用いることもできる。
次に、光電変換装置の製造方法の一例を、図７〜図１０を用いて説明する。図７〜図１０には、光電変換手段１０を示した図３（ａ）にのＡ−Ｂ線における断面に相当する部分の製造方法を、光電変換領域ＣＲを複数の部分に分けて示している。詳細には、光電変換領域ＣＲにおいて、転送トランジスタ１０３（１０４）が形成される転送ＴＸと、増幅トランジスタ１０７（１０８）が形成される増幅部ＳＦを示している。
また、図７〜図１０には、信号処理手段２０あるいは駆動手段３０における断面に相当する部分の製造方法を、周辺領域ＰＲを複数の部分に分けて示している。詳細には、周辺領域ＰＲにおいて、第１周辺ｎＭＯＳＦＥＴが形成される低電圧部ＬＮと、第１周辺ｐＭＯＳＦＥＴが形成される低電圧部ＬＰと、第２周辺ｎＭＯＳＦＥＴが形成される高電圧部ＨＮと、第２周辺ｐＭＯＳＦＥＴが形成される高電圧部ＨＰとを示している。なお、周辺領域ＰＲには、これらの部分以外に、入出力パッドが形成されるパッド部や、アライメントマークが形成されるアクセサリー部がさらに設けられ得る。
以下、製造方法を典型的な順序として、工程Ａ〜Ｍの順に説明する。ただし、工程Ａ〜Ｍの順に行うことに限定されることはなく、必要に応じて工程を入れ替えてもよいし、工程を複数段階に分割して、前段階と後段階との間に別の工程を行ってもよい。また、複数の工程の一部あるいは全部を並行して行ってもよい。
（工程Ａ）
図７（ａ）を用いて工程Ａ（第１のイオン注入工程）を説明する。まず、シリコンウエハ３００を用意する。本例のシリコンウエハ３００は、シリコン基体の上にｎ型のエピタキシャル層を形成したものであり、シリコンウエハ３００としてはエピタキシャル層の部分のみを図示している。シリコンウエハ３００には光電変換領域ＣＲ、周辺領域ＰＲに絶縁分離部３１０が形成されている。ここでは絶縁分離部３１０は、ＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を有する。絶縁分離部３１０の形成時に、光電変換領域ＣＲにのみ、分離絶縁体の界面における格子欠陥からのノイズを低減するためのｐ型半導体領域３１１を形成する。その後、周辺領域ＰＲの低電圧部ＬＮ，ＬＰ，高電圧部ＨＮ，ＨＰにそれぞれｐ型ウエル３０３と、ｎ型ウエル３０４と、ｐ型ウエル３０５と、ｎ型ウエル３０６を形成する。後に、ｐ型ウエル３０３には低電圧用のｎ型トランジスタである第１周辺ｎＭＯＳＦＥＴが形成され、ｎ型ウエル３０４には低電圧用のｐ型トランジスタである第１周辺ｐＭＯＳＦＥＴが形成される。ｐ型ウエル３０５には高電圧用のｎ型トランジスタである第２周辺ｎＭＯＳＦＥＴが形成され、ｎ型ウエル３０６に高低電圧用のｐ型トランジスタである第２周辺ｐＭＯＳＦＥＴが形成される。
次に、光電変換領域ＣＲにｐ型半導体領域３０１、３０２を形成する。また、光電変換領域ＣＲに光電変換部１０１（１０２）の蓄積領域として機能するｎ型半導体領域３３１を形成する。光電変換部１０１（１０２）の蓄積領域は、転送トランジスタ１０３（１０４）のソースである。ｐ型半導体領域３０１の一部は転送部ＴＸに位置して光電変換部１０１（１０２）のｐ型領域として機能する。
（工程Ｂ−１）
図７（ｂ）を用いて工程Ｂ（酸化膜形成工程）を説明する。シリコンウエハ３００の主面に、熱酸化法、プラズマ酸化法またはラジカル酸化法を用いて酸化シリコン膜を形成する。この酸化シリコン膜の上にを、フォトレジストパターン（不図示）を形成する。そして、フォトレジストパターンを用いて転送部ＴＸ，増幅部ＳＦ，高電圧部ＨＮ，高電圧部ＨＰに酸化シリコン膜を残すように、低電圧部ＬＮと低電圧部ＬＰから酸化シリコン膜を除去する。酸化シリコン膜の除去には例えば、フッ酸（ＨＦ）、バッファードフッ酸（ＨＦ，ＮＨ４Ｆ，Ｈ２Ｏ２）、フッ化アンモニウム（ＮＨ４Ｆ）などによるウエットエッチングで行う。そして、フォトレジストパターンの除去を行う。これにより、転送部ＴＸ，増幅部ＳＦに第１酸化シリコン膜４４１０が、高電圧部ＨＮ，高電圧部ＨＰに第３酸化シリコン膜４４３０が、同時に形成される。
（工程Ｂ−２）
図７（ｃ）を用いて工程Ｂ（酸化シリコン膜形成工程）を引き続き説明する。シリコンウエハ３００の主面に、熱酸化法、プラズマ酸化法またはラジカル酸化法を用いて第２酸化シリコン膜４４２０を形成する。この第２酸化シリコン膜４４２０は、低電圧部ＬＮと低電圧部ＬＰに形成される。第２酸化シリコン膜４４２０は第３酸化シリコン膜４４３０よりも薄く形成する。第２酸化シリコン膜４４２０の厚みは、酸化処理の時間を調整することで設定すればよい。なお、第１〜第３酸化シリコン膜の形成を、スパッタ法やＣＶＤ法を用いても行うことが出来るが、酸化法を用いた酸化シリコン膜形成工程（酸化工程）を採用することでノイズを低減できる。
（工程Ｃ）
図８（ａ）を用いて工程Ｃ（窒化工程）を説明する。第１酸化シリコン膜４４１０、第２酸化シリコン膜４４２０、第３酸化シリコン膜４４３０を形成した後に第１酸化シリコン膜４４１０、第２酸化シリコン膜４４２０、第３酸化シリコン膜４４３０を窒化する。窒化処理にはプラズマ窒化法を用いることが好ましい。窒化処理ではシリコンウエハ３００の全面がプラズマに晒される。
プラズマ窒化の処理条件は、例えば、図５（ａ）、（ｂ）に示した窒素濃度分布を得る場合には、以下のような処理条件を採用することができる。
高周波電力 ： ２．４５ＧＨｚ ５００Ｗ
ガス ： Ｎ２、Ａｒ
圧力 ： ０．０５〜５Ｔｏｒｒ
処理時間 ： １０〜１５０秒
ステージ温度 ： １００〜４００℃
窒化処理を行った第１酸化シリコン膜４４１０、第２酸化シリコン膜４４２０および第３酸化シリコン膜４４３０は、それぞれ窒素を含有する酸化シリコン膜すなわち、酸窒化シリコン膜呼ぶが、窒素を含有する酸化シリコン膜。詳細には、第１酸化シリコン膜４４１０は第１酸窒化シリコン膜４４１１に、第２酸化シリコン膜４４２０は第２酸窒化シリコン膜４４２１に、第３酸化シリコン膜４４３０は第３酸窒化シリコン膜４４３１に変化する。プラズマ窒化の処理条件を調整することにより、酸窒化シリコン膜のシリコンウエハ３００側の面における界面窒素濃度を０．１０原子％以下とする。なお、上記条件では、酸窒化シリコン膜のピーク窒素濃度は０．５０原子％以上となる。窒素濃度の好適な範囲および分布は先に説明したから、ここでは説明を省略する。界面窒素濃度は、上記した５つの条件のうち、とりわけガスの圧力と処理時間に大きく左右される。また、界面窒素濃度は、窒化される酸化シリコン膜の膜厚にも依存する。得てして、ガスの圧力を低くし、処理時間を短くすることで界面窒素濃度を低くすることができる。先に説明した窒素濃度分布を得るためには、酸化シリコン膜の厚みと窒化処理条件を酸化シリコン膜が窒素を含むことで、後で形成されるゲート電極などから不純物がシリコンウエハ３００に混入することを抑制することができる。
（工程Ｄ）
工程Ｄ（アニール工程）を説明する。窒化処理を行った後にシリコンウエハ３００のアニール処理を行う。アニール処理の条件は、例えば、以下の通りである。
温度 ： ９５０〜１１５０℃
ガス ： Ｏ２
圧力 ： ０．５〜５Ｔｏｒｒ
処理時間 ： ５〜３０秒
（工程Ｅ−１）
図８（ｂ）を用いて工程Ｅ（パターニング工程）を説明する。シリコンウエハ３００上に、ＭＯＳＦＥＴのゲート電極となる導電体膜を形成する。ここで、導電体膜はポリシリコン膜である他の材料でもよい。本例では、ノンドープのポリシリコン膜を形成する。
適当なフォトレジストパターンをマスクとしたイオン注入によってノンドープのポリシリコン膜に窒素（Ｎ）やリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ノンドープのポリシリコン膜の転送部ＴＸ、増幅部ＳＦ，低電圧部ＬＮ，高電圧部ＨＮにｎ型部分４０１とｎ型部分４０２を形成する。さらに、適当なフォトレジストパターンをマスクとしたイオン注入によってポリシリコン膜にホウ素（Ｂ）などのｐ型の不純物をイオン注入する。これにより、ポリシリコン膜の低電圧部ＬＰ，高電圧部ＨＰにｐ型部分４０３を形成する。このようにして、ｎ型部分４０１、４０２とｐ型部分４０３を有すポリシリコン膜４００が得られる。周辺ＭＯＳＦＥＴの特性向上のため、表面チャネル型にする場合には、このようなｎ型及びｐ型のポリシリコンを使い分けることが好ましい。
そして、ポリシリコン膜４００を覆う無機絶縁膜４１０を形成する。無機絶縁膜４１０の材料には、酸化シリコンを用いることが好ましいが、窒化シリコンや炭化シリコン等の無機絶縁材料を用いることもできる。
（工程Ｅ−２）
図８（ｃ）を用いて工程Ｅ（パターニング工程）を引き続き説明する。
無機絶縁膜上にフォトレジストパターンを形成して、無機絶縁膜をパターニングする。光電変換領域ＣＲには無機絶縁材料からなる第１無機絶縁部材４１１が形成され、周辺領域ＰＲには無機絶縁材料からなる第２無機絶縁部材４１２と第３無機絶縁部材４１３が形成される。その後フォトレジストパターンを除去する。
第１無機絶縁部材４１１と第２無機絶縁部材４１２と第３無機絶縁部材４１３をそれぞれマスク（いわゆるハードマスク）として、ｎ型部分４０１、４０２とｐ型部分４０３とをそれぞれエッチングする。このエッチングは異方性を有するドライエッチングを用いることが望ましい。このように、ｎ型部分４０１をパターニングして光電変換ＭＯＳＦＥＴのゲート電極１３４０、１０８０を形成する。また、ｎ型部分４０２をパターニングして周辺ｎＭＯＳＦＥＴのゲート電極２３０のｎ型部分２３１を形成する。ｐ型部分４０３をパターニングして周辺ｐＭＯＳＦＥＴのゲート電極２３０のｐ型部分２３２を形成する。典型的には、各無機絶縁部材の側面は対応するゲート電極の側面と連続面を構成する。
ｎ型部分４０１、４０２およびｐ型部分４０３のドライエッチングにより、第１酸窒化シリコン膜４４１１、第２酸窒化シリコン膜４４２１、第３酸窒化シリコン膜４４３１の延在部が露出する。主部はゲート電極で覆われたままである。転送部ＴＸについて説明する。例えば、ｎ型部分４０１のドライエッチング処理の時間を、第１酸窒化シリコン膜４４１１が露出した後も続けることにより、延在部２０４１を主部２０４０よりも薄くする。すなわち、ドライエッチングによって第１酸窒化シリコン膜４４１１の延在部の表面を除去するのである。第１酸窒化シリコン膜４４１１はプラズマ窒化によって表面近傍（中間面よりもポリシリコン膜４００側）にピーク窒素濃度を有する。そこで、延在部２０４１の表面近傍を除去することにより、延在部２０４１のピーク窒素濃度を主部２０４０よりも低くすることができるのである。このためには、ドライエッチングを、シリコンウエハ３００が露出しないように、すなわち、延在部２０４１が主部２０４０よりも薄く残った状態で終了すればよい。周辺領域ＰＲにおいても同様に、第３酸窒化シリコン膜４４３１の延在部も薄くなる。なお、第２酸窒化シリコン膜４４２１の延在部が薄く残る場合もあるが、第２酸窒化シリコン膜４４２１は第１酸窒化シリコン膜４４１１よりも薄いため、第２酸窒化シリコン膜４４２１の延在部は残らない可能性が高い。そのため、図８（ｃ）では、低電圧部ＬＮ，ＬＰにおける延在部を記載していない。
（工程Ｆ）
図９（ａ）を用いて工程Ｆ（第２のイオン注入工程）を説明する。本工程では各トランジスタのソース及び／又はドレインを構成するための半導体領域を形成する。
転送部ＴＸのドレイン側には、ゲート電極のドレイン側の下に入り込むように斜めイオン注入を用いてｐ型半導体領域３４１を形成する。ｐ型半導体領域３４１は、転送トランジスタ１０３（１０４）においてパンチスルーを抑制するためのポテンシャルバリア領域と機能する。また、転送トランジスタ１０３（１０４）のフローティングフュージョンとして機能するｎ型のドレイン１０３２を形成する。転送部ＴＸのソース側には、ｎ型半導体領域３３１の上にｐ型半導体領域３３２を形成する。ｐ型半導体領域３３２は、光電変換部１０１（１０２）において、半導体表面にて生じる暗電流が、蓄積領域として機能するｎ型半導体領域３３１に移動することを抑制する表面障壁領域として機能する。これにより、光電変換部１０１（１０２）は埋め込み型のフォトダイオードとなる。増幅部ＳＦには、ドレイン１７８２とソース１０７１（１０８１）を形成する。
この時、少なくとも光電変換領域ＣＲにおいて、ゲート電極の上に第１無機絶縁部材４１１が位置していることにより、第１無機絶縁部材４１１がゲート電極に対するマスクとして機能してゲート電極へのイオン注入が抑制される。その結果、光電変換ＭＯＳＦＥＴの特性のばらつきを低減することができる。
低電圧部ＬＮには第１周辺ｎＭＯＳＦＥＴのハロー領域として機能するｐ型半導体領域２１１２、２１２２を形成し、低電圧部ＬＰには第１周辺ｐＭＯＳＦＥＴハロー領域として機能するｎ型半導体領域２２１２、２２２２を形成する。低電圧部ＬＮ、高電圧部ＨＮに第２周辺ｎＭＯＳＦＥＴのソース・ドレインの低濃度領域２１１１、２１２１を、低電圧部ＬＰ、ＨＰに第２周辺ｐＭＯＳＦＥＴのソース・ドレインの低濃度領域２２１１、２２２１をそれぞれ形成する。なお、本例では、低濃度領域２１１１および低濃度領域２１２１と、ドレイン１７８２とソース１０７１（１０８１）とを、同時にイオン注入法で形成している。
（工程Ｇ）
図９（ｂ）を用いて工程Ｇ（サイドウォールスペーサ形成工程）を説明する。シリコンウエハ３００の全面に、図４（ａ）で説明した第１の酸化シリコン層２０５１となり、また、図４（ｂ）で説明した第１の酸化シリコン層２１５１となる薄い酸化シリコン層（不図示）を形成する。本例での酸化シリコン層の厚みは１０ｎｍである。この酸化シリコン層をゲート電極の熱酸化によって形成すると、熱酸化に伴って、ゲート絶縁膜の主部が変形して、各ＭＯＳＦＥＴの特性が低下する可能性がある。そのため、この酸化シリコン層をＣＶＤ法により形成することが好ましい。次いで、酸化シリコン層の上に、シリコンウエハ３００の全面に、図４（ａ）で説明した第１の窒化シリコン層２０５２となり、また、図４（ｂ）で説明した第１の窒化シリコン層２１５２となる窒化シリコン層を形成する。この窒化シリコン層はＣＶＤ法により形成することができる。適切なフォトレジストパターンをマスクとして光電変換領域ＣＲに形成し、周辺領域ＲＰの窒化シリコン層および酸化シリコン層をエッチングする。これにより、周辺領域ＰＲにサイドウォールスペーサ２１５が形成される。この時のエッチングは異方性のドライエッチングを用いることができる。なお、周辺領域ＰＲにおいて、ゲート電極の上面の上に設けられた第２無機絶縁部材４１２および第３無機絶縁部材４１３はサイドウォールスペーサ２１５を形成するためのエッチングで薄くなる。第２無機絶縁部材４１２および第３無機絶縁部材４１３が完全に除去されてもよい。一方第１無機絶縁部材４１１は少なくとも第１の窒化シリコン層２０５２で覆われており、残ったまままとなる。また、ゲート絶縁膜２３４０、２４４０の延在部は、サイドウォールスペーサ２１５を形成するためのエッチングで、サイドウォール２１５の下に位置する部分を除いて、薄くなる。ゲート絶縁膜２３４０、２４４０の延在部が完全に除去されてもよい。
（工程Ｈ）
図９（ｃ）を用いて工程Ｈ（第３のイオン注入工程）を説明する。
低電圧部ＬＮ、高電圧部ＨＮにソース・ドレインの高濃度領域２１１０、２１２０を、低電圧部ＬＰ、ＨＰにソース・ドレインの高濃度領域２２１０、２２２０をそれぞれ形成する。このようにして、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する周辺ＭＯＳＦＥＴが形成される。なお、先の工程で第２無機絶縁部材４１２、第３無機絶縁部材４１３が薄くなっているか完全に除去されているため、本工程のイオン注入により周辺ＭＯＳＦＥＴのゲート電極にはソース・ドレインへイオン注入とほぼ同量の不純物が注入される。これによって、周辺ＭＯＳＦＥＴのゲート電極の不純物濃度は、光電変換ＭＯＳＦＥＴのゲート電極の不純物濃度よりも高くなる。また、周辺ＭＯＳＦＥＴのゲート電極のシート抵抗は、光電変換ＭＯＳＦＥＴのゲート電極のシート抵抗よりも低くなる。これにより、周辺ＭＯＳＦＥＴの性能を向上することができる。なお、工程Ｆで形成された光電変換ＭＯＳＦＥＴのソース・ドレインの不純物濃度は、周辺ＭＯＳＦＥＴのソース・ドレインの不純物濃度よりも低い。このように、光電変換ＭＯＳＦＥＴのソース・ドレインと周辺ＭＯＳＦＥＴのソース・ドレインを別々に形成することにより、例えば増幅トランジスタのダイナミックレンジを向上することが可能となる。
（工程Ｉ）
図１０（ａ）を用いて工程Ｉ（シリサイド化工程）を説明する。光電変換領域ＣＲを覆う第２の酸化シリコン層２５０を形成する。この第２の酸化シリコン層２５０は周辺領域ＰＲには設けられず、周辺ＭＯＳＦＥＴのソース２１１、２１２と、ドレイン２１２、２２２と、ゲート電極２３０を露出している。なお、工程Ｇで、第２無機絶縁部材４１２および第３無機絶縁部材４１３が薄く残っている場合には、本工程で完全に除去して、ゲート電極２３０を露出させる。
そして、周辺領域ＰＲにこれらソース２１１、２１２と、ドレイン２１２、２２２と、ゲート電極２３０を覆う金属膜（不図示）を形成する。金属膜は、シリコンと反応してシリサイド化する材料からなり、例えばコバルトやチタン、タングステンなどが挙げられる。金属膜は例えばスパッタ法などでシリコンウエハ３００の全面に形成されるため、金属膜は光電変換領域ＣＲにも形成される。その後、シリコンウエハ３００を加熱することにより、周辺領域ＰＲのポリシリコンからなるゲート電極２３０のｎ型部分２３１およびｐ型部分２３２と、金属膜を反応させて、ゲート電極２３０の上面をシリサイド化して、第１シリサイド層２３３を形成する。また、周辺領域ＰＲのソース２１１、２１２、およびドレイン２１２、２２２と金属膜を反応させて、ソース２１１、２１２、およびドレイン２１２、２２２の上面をシリサイド化する。周辺ＭＯＳＦＥＴにサイドウォールスペーサ２１５を設け、また、周辺ＭＯＳＦＥＴのゲート絶縁膜が高濃度領域２１１０、２１２０、２２１０、２２２０上に延在しないことにより、サリサイド法を好適に適用することができる。この時、光電変換領域ＣＲに形成された金属膜の下には第２の酸化シリコン層２５０が設けられており、光電変換領域ＣＲではシリサイド化が生じない。光電変換領域ＣＲにおいてシリサイド化しなかった金属膜を除去する。なお、光電変換ＭＯＳＦＥＴの少なくもいずれかに対してシリサイド化を行ってもよく、その場合には、シリサイド化を行う光電変換ＭＯＳＦＥＴの上の所望の部分を除去すればよい。
（工程Ｊ）
図１０（ｂ）を用いて工程Ｊを説明する。
次に、図６（ｂ）に示すような積層膜２７０を形成する。積層膜２７０は、図４（ｂ）、（ｃ）に示したように、第２の酸化シリコン層２５１と第２の窒化シリコン層２６０とを含むことができる。積層膜２７０は、周辺ＰＲにおいて、周辺ＭＯＳＦＥＴの第１シリサイド層２３３および第２シリサイド層２４１、２４２を覆うように形成される。積層膜２７０の第２の窒化シリコン層２６０は、後述の工程Ｋでコンタクトホールを形成する際のエッチングストッパとして機能することが可能である。
（工程Ｋ）
図１０（ｃ）を用いて工程Ｆ（配線工程）を説明する。図６（ｃ）に示すような層間絶縁層５００を形成する。この層間絶縁層５００は、本例ではＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化シリコン膜であるが、ＰＳＧ，ＢＳＧやＢＰＳＧなどのケイ酸塩ガラス膜あってもよい。層間絶縁層５００はＣＭＰ法やリフロー法、エッチバック法などの公知の方法により平坦化されている。
そして、層間絶縁層５００に、光電変換ＭＯＳＦＥＴのソース、ドレイン、ゲート電極を露出する第１コンタクトホール（不図示）を形成する。そして、第１コンタクトホールに金属を埋め込んで第１コンタクトプラグ（不図示）を形成する。次いで、周辺領域ＰＲの第１シリサイド層２３３、第２シリサイド層２４１、２４２を露出するコンタクトホール（不図示）を形成する。そして、第２コンタクトホールに金属を埋め込んで第２コンタクトプラグ（不図示）を形成する。勿論、第１コンタクトホールと第２コンタクトホールとを同時に形成し、第１コンタクトプラグと第２コンタクトプラグとを同時に形成することもできる。しかし、第１シリサイド層、第２シリサイド層の金属成分が光電変換領域ＣＲを汚染しないよう、これらを別々に形成することが好ましい。その後、公知方法を用いて、アルミニウム配線層あるいは銅配線層を含む配線構造を形成することができる。垂直出力線１２と水平走査線１３はこの配線構造に含まれる。
（工程Ｌ）
シリコンウエハ３００の上に、カラーフィルタアレイやマイクロレンズアレイなどを含む光学ユニットを形成する。光電変換部１０１（１０２）上に導波路構造を形成することもできる。
（工程Ｍ）
以上のようにして光電変換手段１０や信号処理手段２０、駆動手段３０が形成されたシリコンウエハ３００をダイシングして、複数のチップに分割する。各チップをパッケージングして光電変換装置１を作製する。
以上説明したように、光電変換装置の製造方法は、酸化シリコン膜形成工程と、窒化工程と、パターニング工程とを有する。酸化シリコン形成工程ではシリコンウエハ３００の光電変換領域ＣＲに第１酸化シリコン膜４４１０を形成し、シリコンウエハ３００の周辺領域ＣＲの低電圧部ＬＮ，ＬＰに第２酸化シリコン膜４４２０を形成する。窒化工程では、プラズマ窒化法を用いて、第１酸化シリコン膜４４１０と第２酸化シリコン膜４４２０へ窒素を同時に導入する。パターニング工程では、第１酸窒化シリコン膜４４１１の上に、光電変換ＭＯＳＦＥＴのゲート電極１３４０をパターニングし、第２酸窒化シリコン膜４４２１の上に、第１周辺ｎＭＯＳＦＥＴおよび第１周辺ｐＭＯＳＦＥＴのゲート電極２３０をパターニングする。そして、窒化工程を、第１酸化シリコン膜４４１１の最高窒素濃度が０．５０原子％以上となり、第１酸化シリコン膜４４４１のシリコンウエハ３００側の面における界面窒素濃度が０．１０原子％以下となるように行う。これにより、光電変換手段の性能が向上した光電変換装置が提供できる。
ここまで主に表面照射型のＣＭＯＳイメージセンサを例に説明したが、本発明は、裏面照射型のＣＭＯＳイメージセンサにも採用することもできる。なお、裏面照射型の光電変換装置を製造する場合には、工程Ｋの後に、シリコンウエハ３００をゲート電極が設けられた主面とは反対側の主面（裏面）から、１〜１００μｍ程度に薄くする。その後、シリコンウエハ３００の裏面側にマイクロレンズやカラーフィルタを含む光学ユニットを形成する。また、光電変換装置をイメージセンサ（撮像装置）として用いる例を挙げたが、専ら測距装置（焦点検出装置）または測光装置として機能する光電変換装置として用いることもできる。さらに、撮像装置と測距装置とを兼ねる光電変換装置として用いることもできる。
１ 光電変換装置
１０ 光電変換手段
２０ 信号処理手段
１３０ ゲート電極
２０４ ゲート絶縁膜
２０４０ 主部
２０４１ 延在部
２０１ ソース
２０２ ドレイン
２０３０ チャネル領域
２３０ ゲート電極
２１４ ゲート絶縁膜
２１４０ 主部
２１４１ 延在部
２１１ ソース
２１２ ドレイン
２１３０ チャネル領域

Claims (19)

  1. 光電変換手段を備えた光電変換装置において、
    前記光電変換手段は、導電体、半導体、および前記導電体と前記半導体との間に設けられた絶縁体からなる積層構造を有する半導体素子を含み、
    前記絶縁体は、前記導電体と前記半導体との間に位置する主部において窒素を含有する酸化シリコン膜であって、
    前記主部の最高窒素濃度が０．１０原子％より高く、前記主部の前記半導体側の面における界面窒素濃度が０．１０原子％以下であることを特徴とする光電変換装置。
  2. 前記主部の前記最高窒素濃度が０．５０原子％以上５．００原子％以下であり、前記主部の前記界面窒素濃度が０．０５原子％以下である請求項１に記載の光電変換装置。
  3. 前記半導体素子は、前記積層構造をゲートとし、ソースおよびドレインをさらに有するＭＯＳＦＥＴあって、
    前記酸化シリコン膜は、前記主部から前記ソースと前記ドレインの少なくとも一方の上に延在した延在部を有しており、前記延在部のソース側またはドレイン側の面における界面窒素濃度が０．１０原子％以下である請求項１または２に記載の光電変換装置。
  4. 下記の（ａ）、（ｂ）および（ｃ）の少なくともいずれかを満たす請求項３に記載の光電変換装置。
    （ａ）前記延在部の最高窒素濃度が前記主部の前記最高窒素濃度の１／２以下である。
    （ｂ）前記延在部の最高窒素濃度が１．００原子％以下である。
    （ｃ）前記延在部の厚みが、前記主部の厚みよりも小さい。
  5. 前記光電変換手段は、複数の光電変換ユニットを有し、
    前記光電変換ユニットの各々は、
    （１）光電変換部をソースとする転送トランジスタと、
    （２）光電変換部で発生した信号電荷の量に応じた電気信号を生成する増幅トランジスタと、
    （３）光電変換部で発生した信号電荷をリセットするリセットトランジスタと、
    （４）前記光電変換ユニットからの出力を制御するスイッチトランジスタと、
    の少なくともいずれかを含み、
    前記転送トランジスタと、前記増幅トランジスタと、前記リセットトランジスタと、前記スイッチトランジスタのうちの少なくともいずれかが、前記積層構造を有する前記半導体素子である請求項１乃至４のいずれか１項に記載の光電変換装置。
  6. 前記光電変換手段は、複数の光電変換ユニットを有し、
    前記光電変換ユニットの各々は、光電変換部をソースとする転送トランジスタと、前記転送トランジスタのドレインに電気的に接続されたゲート電極を有する増幅トランジスタと、を含み、前記転送トランジスタおよび前記増幅トランジスタが、前記半導体素子であって、前記転送トランジスタおよび前記増幅トランジスタの各々の前記主部の厚みが５．０ｎｍ以上である請求項１乃至５のいずれか１項に記載の光電変換装置。
  7. ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを含む、前記光電変換手段からの信号を処理する信号処理手段をさらに備え、
    前記ｎＭＯＳＦＥＴおよび前記ｐＭＯＳＦＥＴのゲート絶縁膜は、窒素を含有する酸化シリコン膜であって、
    前記ゲート絶縁膜の最高窒素濃度が０．５０原子％以上５．０原子％以下であり、前記ゲート絶縁膜のチャネル領域側の面における界面窒素濃度が０．５０原子％未満である請求項１乃至６のいずれか１項に記載の光電変換装置。
  8. 前記信号処理手段は、前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴを含むＣＭＯＳ回路を有し、前記ＣＭＯＳ回路において、前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴのゲート電極は、前記ｎＭＯＳＦＥＴに対応するｎ型のポリシリコンからなるｎ型部分と、前記ｐＭＯＳＦＥＴに対応するｐ型のポリシリコンからなり前記ｎ型部分に連続するｐ型部分と、を有し、
    前記ｎ型部分の上から前記ｐ型部分の上に渡って、第１シリサイド層が設けられており、前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴのそれぞれのソースおよびドレインの上には第２シリサイド層が設けられている請求項７に記載の光電変換装置。
  9. 前記ｎＭＯＳＦＥＴは、第１のｎＭＯＳＦＥＴと第２のｎＭＯＳＦＥＴを含み、前記ｐＭＯＳＦＥＴは第１のｐＭＯＳＦＥＴと第２のｐＭＯＳＦＥＴを含み、
    前記第１のｎＭＯＳＦＥＴおよび前記第１のｐＭＯＳＦＥＴのゲート絶縁膜の厚みは、前記第２のｎＭＯＳＦＥＴおよび前記第２のｐＭＯＳＦＥＴのゲート絶縁膜の厚みよりも小さい請求項７または８に記載の光電変換装置。
  10. 前記第１のｎＭＯＳＦＥＴおよび前記第１のｐＭＯＳＦＥＴの前記ゲート絶縁膜の最高窒素濃度が０．５０原子％以上であり、前記ゲート絶縁膜のチャネル領域側の面における界面窒素濃度が０．５０原子％未満であり、
    前記第２のｎＭＯＳＦＥＴおよび前記第２のｐＭＯＳＦＥＴの前記ゲート絶縁膜の最高窒素濃度が０．５０原子％以上であり、前記ゲート絶縁膜のチャネル領域側の面における界面窒素濃度が０．１０原子％以下である請求項９に記載の光電変換装置。
  11. 前記第１のｎＭＯＳＦＥＴおよび前記第１のｐＭＯＳＦＥＴの前記ゲート絶縁膜の厚みが５．０ｎｍ未満である請求項９または１０に記載の光電変換装置。
  12. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、前記光電変換装置からの出力信号に基づいて画像を生成する画像生成装置と、を備える撮像システム。
  13. 第１領域に、ＭＯＳＦＥＴを有する光電変換手段と、
    第２領域に、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを有する信号処理手段と、
    を備えた光電変換装置の製造方法において、
    シリコンウエハの第１領域に第１酸化シリコン膜を形成し、前記シリコンウエハの第２領域の或る部分に第２酸化シリコン膜を形成する酸化シリコン膜形成工程と、
    プラズマ窒化法を用いて、前記第１酸化シリコン膜と前記第２酸化シリコン膜へ窒素を同時に導入する窒化工程と、
    窒素が導入された前記第１酸化シリコン膜の上に、前記ＭＯＳＦＥＴのゲート電極をパターニングし、窒素が導入された前記第２酸化シリコン膜の上に、前記ｎＭＯＳＦＥＴおよび前記ｐＭＯＳＦＥＴのゲート電極をパターニングするパターニング工程と、を有し、
    前記窒化工程を、前記第１酸化シリコン膜の最高窒素濃度が０．５０原子％以上となり、前記第１酸化シリコン膜の前記シリコンウエハ側の面における界面窒素濃度が０．１０原子％以下となるように行うことを特徴とする光電変換装置の製造方法。
  14. 前記窒化工程の後、かつ、前記パターニング工程の前に、９５０℃以上１１５０℃以下の温度で前記シリコンウエハをアニールするアニール工程を有する請求項１３に記載の光電変換装置の製造方法。
  15. 前記パターニング工程において、前記第１酸化シリコン膜の、前記ゲート電極と前記シリコンウエハとの間に位置する主部から延在する延在部を薄くして、前記延在部の最高窒素濃度を前記主部の最高窒素濃度よりも低くする請求項１３または１４に記載の光電変換装置の製造方法。
  16. 前記酸化シリコン膜形成工程は、熱酸化法、プラズマ酸化法またはラジカル酸化法を用いて前記シリコンウエハの前記第２領域の別の部分に前記第２酸化シリコン膜より厚い第３酸化シリコン膜を、前記第１酸化シリコン膜と同時に形成する段階と、熱酸化法、プラズマ酸化法またはラジカル酸化法を用いて前記シリコンウエハの前記第２領域に前記第２酸化シリコン膜を形成する段階と、を含み、
    前記窒化工程において、前記第１酸化シリコン膜と前記第２酸化シリコン膜への窒素の導入と同時に、前記第３酸化シリコン膜へ窒素を導入し、
    前記ゲート電極形成工程において、窒素が導入された前記第３酸化シリコン膜の上にもｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのゲート電極を形成する請求項１３乃至１５のいずれか１項に記載の光電変換装置の製造方法。
  17. 前記パターニング工程は、前記シリコンウエハの上にポリシリコン膜を形成する段階と、前記ポリシリコン膜の前記ｎＭＯＳＦＥＴの前記ゲート電極になる部分へｎ型の不純物を導入する段階と、前記ポリシリコン膜の前記ｐＭＯＳＦＥＴの前記ゲート電極になる部分へｐ型の不純物を導入する段階を含む請求項１３乃至１６のいずれか１項に記載の光電変換装置の製造方法。
  18. 前記パターニング工程は、前記シリコンウエハの上にポリシリコン膜を形成する段階と、前記第１領域において前記ポリシリコン膜の上に第１無機絶縁部材を形成し、前記第２領域において前記ポリシリコン膜の上に第２無機絶縁部材を形成する段階をさらに含み、
    前記パターニング工程において、前記ＭＯＳＦＥＴの前記ゲート電極を前記第１無機絶縁部材をマスクとしてパターニングし、前記ｎＭＯＳＦＥＴおよび前記ｐＭＯＳＦＥＴの前記ゲート電極を、第２無機絶縁部材をマスクとしてパターニングし、
    前記パターニング工程の後、エッチングにより前記第２無機絶縁部材を前記第１無機絶縁部材よりも薄くするエッチング工程を有する請求項１３乃至１７に記載の光電変換装置の製造方法。
  19. 前記パターニング工程の後、前記ｎＭＯＳＦＥＴおよび前記ｐＭＯＳＦＥＴの各々のソースおよびドレインを形成するイオン注入形成工程と、前記前記ｎＭＯＳＦＥＴおよび前記ｐＭＯＳＦＥＴの各々のソースおよびドレインの表面および前記ゲート電極の表面をシリサイド化するシリサイド化工程と、を有する請求項１３乃至１８のいずれか１項に記載の光電変換装置の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076453A (ja) * 2013-10-07 2015-04-20 キヤノン株式会社 固体撮像装置、その製造方法及び撮像システム
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
JP2015230962A (ja) * 2014-06-05 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2015233128A (ja) * 2014-05-12 2015-12-24 キヤノン株式会社 固体撮像装置およびその製造方法ならびにカメラ
JP2017037907A (ja) * 2015-08-07 2017-02-16 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
JP2017045873A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017059563A (ja) * 2015-09-14 2017-03-23 ルネサスエレクトロニクス株式会社 撮像素子
JP2017085065A (ja) * 2015-10-30 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018006443A (ja) * 2016-06-29 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2021152943A1 (ja) * 2020-01-30 2021-08-05 パナソニックＩｐマネジメント株式会社 撮像装置
WO2023276744A1 (ja) * 2021-06-30 2023-01-05 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236411B2 (en) 2011-08-03 2016-01-12 Omnivision Technologies, Inc. Color filter patterning using hard mask
US20130341692A1 (en) * 2012-06-22 2013-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Novel [N] Profile in Si-Ox Interface for CMOS Image Sensor Performance Improvement
US8941159B2 (en) 2013-01-30 2015-01-27 Omnivision Technologies, Inc. Color filter including clear pixel and hard mask
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP2016103615A (ja) * 2014-11-28 2016-06-02 キヤノン株式会社 撮像装置の製造方法、撮像装置および撮像システム
EP3113224B1 (en) * 2015-06-12 2020-07-08 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
US10978489B2 (en) * 2015-07-24 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, method for manufacturing semiconductor device, method for manufacturing display panel, and information processing device
JP2018088495A (ja) * 2016-11-29 2018-06-07 キヤノン株式会社 半導体装置および半導体装置の製造方法
JP7293190B2 (ja) 2018-03-16 2023-06-19 株式会社半導体エネルギー研究所 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340338A (ja) * 1998-05-25 1999-12-10 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002305196A (ja) * 2001-04-09 2002-10-18 Toshiba Corp 半導体装置の製造方法
JP2003282567A (ja) * 2002-03-26 2003-10-03 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
JP2004266040A (ja) * 2003-02-28 2004-09-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体製造装置
JP2004311739A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2006040912A (ja) * 2004-07-22 2006-02-09 Matsushita Electric Ind Co Ltd 半導体装置
JP2007042964A (ja) * 2005-08-05 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4327719B2 (ja) * 2002-07-23 2009-09-09 富士通マイクロエレクトロニクス株式会社 イメージセンサおよびイメージセンサモジュール
JP2010056515A (ja) * 2008-08-01 2010-03-11 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2010206180A (ja) * 2009-02-06 2010-09-16 Canon Inc 固体撮像装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3288796B2 (ja) 1993-03-15 2002-06-04 株式会社東芝 半導体装置
JPH104145A (ja) 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3264265B2 (ja) 1999-03-12 2002-03-11 日本電気株式会社 Ｃｍｏｓ半導体装置及びその製造方法
US6773999B2 (en) 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
JP4128396B2 (ja) 2002-06-07 2008-07-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US7405757B2 (en) 2002-07-23 2008-07-29 Fujitsu Limited Image sensor and image sensor module
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
JP4135541B2 (ja) * 2003-03-26 2008-08-20 ソニー株式会社 プラズマ表面処理方法
JP4190940B2 (ja) 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
TWI220654B (en) 2003-07-02 2004-09-01 Ind Tech Res Inst Adjustable whirlpool electrostatic filter
US7214631B2 (en) * 2005-01-31 2007-05-08 United Microelectronics Corp. Method of forming gate dielectric layer
DE102006017281A1 (de) 2005-05-02 2006-11-16 Samsung Electronics Co., Ltd., Suwon CMOS-Bildsensoren und Verfahren zum Herstellen derselben
US20080296644A1 (en) * 2005-05-02 2008-12-04 Samsung Electronics Co., Ltd. Cmos image sensors and methods of fabricating same
KR100632954B1 (ko) * 2005-05-06 2006-10-12 삼성전자주식회사 씨모스 이미지센서 및 그 제조방법
US7821823B2 (en) 2005-12-02 2010-10-26 Nec Electronics Corporation Semiconductor memory device, method of driving the same and method of manufacturing the same
US7544533B2 (en) * 2006-01-09 2009-06-09 Aptina Imaging Corporation Method and apparatus for providing an integrated circuit having p and n doped gates
JP2007317741A (ja) 2006-05-23 2007-12-06 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
CN101620994B (zh) 2008-06-30 2011-01-12 中芯国际集成电路制造(北京)有限公司 掺杂栅介质层、多晶硅层及叠层顶层的最小厚度确定方法
US8450221B2 (en) * 2010-08-04 2013-05-28 Texas Instruments Incorporated Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
CN201845782U (zh) 2010-10-19 2011-05-25 格科微电子（上海）有限公司 Mos晶体管及cmos图像传感器

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340338A (ja) * 1998-05-25 1999-12-10 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002305196A (ja) * 2001-04-09 2002-10-18 Toshiba Corp 半導体装置の製造方法
JP2003282567A (ja) * 2002-03-26 2003-10-03 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
JP4327719B2 (ja) * 2002-07-23 2009-09-09 富士通マイクロエレクトロニクス株式会社 イメージセンサおよびイメージセンサモジュール
JP2004266040A (ja) * 2003-02-28 2004-09-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体製造装置
JP2004311739A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2006040912A (ja) * 2004-07-22 2006-02-09 Matsushita Electric Ind Co Ltd 半導体装置
JP2007042964A (ja) * 2005-08-05 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010056515A (ja) * 2008-08-01 2010-03-11 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2010206180A (ja) * 2009-02-06 2010-09-16 Canon Inc 固体撮像装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076453A (ja) * 2013-10-07 2015-04-20 キヤノン株式会社 固体撮像装置、その製造方法及び撮像システム
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
JP2015233128A (ja) * 2014-05-12 2015-12-24 キヤノン株式会社 固体撮像装置およびその製造方法ならびにカメラ
JP2015230962A (ja) * 2014-06-05 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017037907A (ja) * 2015-08-07 2017-02-16 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
JP2017045873A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017059563A (ja) * 2015-09-14 2017-03-23 ルネサスエレクトロニクス株式会社 撮像素子
JP2017085065A (ja) * 2015-10-30 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018006443A (ja) * 2016-06-29 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2021152943A1 (ja) * 2020-01-30 2021-08-05 パナソニックＩｐマネジメント株式会社 撮像装置
WO2023276744A1 (ja) * 2021-06-30 2023-01-05 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法

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US9412773B2 (en) 2016-08-09
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