[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2007042964A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007042964A
JP2007042964A JP2005227457A JP2005227457A JP2007042964A JP 2007042964 A JP2007042964 A JP 2007042964A JP 2005227457 A JP2005227457 A JP 2005227457A JP 2005227457 A JP2005227457 A JP 2005227457A JP 2007042964 A JP2007042964 A JP 2007042964A
Authority
JP
Japan
Prior art keywords
insulating film
dielectric constant
high dielectric
gate insulating
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005227457A
Other languages
English (en)
Other versions
JP4954508B2 (ja
Inventor
Junji Hirase
順司 平瀬
Tsuguo Sebe
紹夫 瀬部
Naoki Kotani
直樹 粉谷
Gen Okazaki
玄 岡崎
Kazuhiko Aida
和彦 相田
Shinji Takeoka
慎治 竹岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005227457A priority Critical patent/JP4954508B2/ja
Priority to CN200610093872A priority patent/CN100583451C/zh
Priority to US11/491,260 priority patent/US7579227B2/en
Publication of JP2007042964A publication Critical patent/JP2007042964A/ja
Priority to US12/505,799 priority patent/US7923764B2/en
Priority to US13/037,831 priority patent/US8253180B2/en
Application granted granted Critical
Publication of JP4954508B2 publication Critical patent/JP4954508B2/ja
Priority to US13/547,913 priority patent/US8587076B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 高誘電率ゲート絶縁膜を使用したＭＩＳＦＥＴにおいて高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させる。
【解決手段】 基板１の活性領域上に高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には絶縁性のサイドウォール７が形成されている。高誘電率ゲート絶縁膜４Ａはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。高誘電率ゲート絶縁膜４Ａにおけるサイドウォール７の下側領域の厚さは、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側領域の厚さよりも小さい。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法、具体的にはＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor ）の構造及び製造方法に関し、主にＭＩＳＦＥＴの駆動力及び信頼性を向上させる技術に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴ない、スケーリング則に従ってエクステンション（Extension ）の接合深さを浅くすると同時に、ＭＩＳＦＥＴのゲート絶縁膜として比誘電率が４程度のＳｉＯ2 系の絶縁膜に代えてＨｆ系酸化物又はＡｌ系酸化物等の比誘電率が１０以上の高誘電率膜を用いようとしている。
図１６（ａ）及び（ｂ）はそれぞれ従来の高誘電率ゲート絶縁膜を使ったＭＩＳＦＥＴの構造を示す断面図である（非特許文献１）。
図１６（ａ）に示すように、基板１０１の活性領域であるウェル１０２におけるＳＴＩ（shallow trench isolation）１０３によって囲まれた領域の上に高誘電率ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。ゲート電極１０５の側面には絶縁性のサイドウォール１０７が形成されている。ウェル１０２におけるサイドウォール１０７の下側にはエクステンション領域１１０が形成されていると共にウェル１０２におけるエクステンション領域１１０の下側にはポケット領域１１１が形成されている。ウェル１０２におけるゲート電極１０５から見てエクステンション領域１１０及びポケット領域１１１の外側にはソース・ドレイン領域１１２が形成されている。
図１６（ｂ）に示す構造が図１６（ａ）に示す構造と異なっている点は、ゲート電極１０５の側面にサイドウォール１０７が絶縁性のオフセットサイドウォール１０６を介して形成されていることである。これにより、ゲート電極１０５とエクステンション領域１１０とのオーバーラップ量の最適化を容易に図ることができる。
渡辺健、「高性能・高信頼性を実現する HfSiON-CMOS技術」、Semi. Forum Japan 2005 T.Hori、IEDM Tech. Dig. 、1989年、p.777 H.Sayama他、IEDM Tech. Dig. 、2000年、p.239
しかしながら、従来の高誘電率ゲート絶縁膜を使ったＭＩＳＦＥＴの構造においては、高誘電率ゲート絶縁膜の側端部がサイドウォールに直接接しているため、例えばシリコン酸化膜等からなるサイドウォールの形成時に高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の問題が生じる。その結果、ゲート電極端部において高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下が引き起こされ、それによってデバイス特性やゲート絶縁膜の信頼性が悪化してしまう。
前記に鑑み、本発明は、高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させることを目的とする。
前記の目的を達成するために、本願発明者らは、サイドウォールの下側に高誘電率ゲート絶縁膜を残存させ、それにより高誘電率ゲート絶縁膜の側端部とサイドウォールとの接触を防止したＭＩＳＦＥＴ構造及びその製造方法を想到するに至った。ところで、サイドウォールの下側に高誘電率ゲート絶縁膜を残存させた場合には、ゲート・ドレイン間の容量が上昇して回路速度に悪影響が生じる。また、この場合、エクステンション注入やＬＤＤ（lightly doped drain ）注入を実施する際に、高誘電率膜を介在させた状態でイオン注入を行う必要がある。その際、以下の理由によって注入加速エネルギーが高くなるため、注入不純物の深さ方向への拡がりが大きくなってしまい、言い換えると、エクステンションやＬＤＤの接合位置が深くなってしまい、その結果、所望のデバイス特性が得られなくなるという問題が生じる。
理由１）ゲート絶縁膜として高誘電膜を用いる場合、膜厚を薄くしなくても所望の誘電率が得られるため、膜厚が厚く設定される。
理由２）高誘電率膜は重金属を含んでいるため、注入イオン種のＲｐ（Projection Range）が小さくなる。
そこで、本願発明者らは、サイドウォールの下側に高誘電率ゲート絶縁膜を残存させ且つサイドウォール下側の高誘電率ゲート絶縁膜をゲート電極下側の高誘電率ゲート絶縁膜よりも薄く形成したＭＩＳＦＥＴ構造及びその製造方法を想到するに至った。
具体的には、本発明に係る半導体装置は、基板の活性領域上に形成された高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された絶縁性サイドウォールとを備え、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記絶縁性サイドウォールの下側まで連続的に形成されており、前記高誘電率ゲート絶縁膜における前記絶縁性サイドウォールの下側領域の少なくとも一部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さい。
本発明の半導体装置において、前記絶縁性サイドウォールは、前記ゲート電極の側面に形成された第１の絶縁性サイドウォールと、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して形成された第２の絶縁性サイドウォールとからなり、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第１の絶縁性サイドウォールの下側まで連続的に形成されており、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さくてもよい。
前記絶縁性サイドウォールが前記第１の絶縁性サイドウォールと前記第２の絶縁性サイドウォールとからなる場合、前記高誘電率ゲート絶縁膜は前記第２の絶縁性サイドウォールの下側には形成されていなくてもよい。
前記絶縁性サイドウォールが前記第１の絶縁性サイドウォールと前記第２の絶縁性サイドウォールとからなる場合、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されており、前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さと同等であってもよい。
前記絶縁性サイドウォールが前記第１の絶縁性サイドウォールと前記第２の絶縁性サイドウォールとからなる場合、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されており、前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さよりも小さくてもよい。
本発明の半導体装置において、前記絶縁性サイドウォールは、前記ゲート電極の側面に形成された第１の絶縁性サイドウォールと、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して形成された第２の絶縁性サイドウォールとからなり、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されており、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さと同等であり、前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さくてもよい。
本発明の半導体装置において、前記高誘電率ゲート絶縁膜の側端部にノッチが設けられていてもよい。
本発明の半導体装置において、前記基板と前記高誘電率ゲート絶縁膜との間にバッファー絶縁膜が設けられていてもよい。この場合、前記バッファー絶縁膜はシリコン酸化膜又はシリコン酸窒化膜であってもよい。
本発明の半導体装置において、前記ゲート電極は、全領域がシリサイド化されたフルシリサイドゲート電極であってもよい。
本発明に係る半導体装置の製造方法は、基板の活性領域上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、前記高誘電率ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記ゲート電極の外側に位置する前記高誘電率ゲート絶縁膜をエッチングして薄膜化する工程（ｃ）と、前記工程（ｃ）の後に、前記ゲート電極の側面に絶縁性サイドウォールを形成する工程（ｄ）とを備えている。
本発明の半導体装置の製造方法において、前記工程（ｄ）の後に、前記絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程を備えていてもよい。
本発明の半導体装置の製造方法において、前記絶縁性サイドウォールは第１の絶縁性サイドウォールと第２の絶縁性サイドウォールとからなり、前記工程（ｄ）は、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを形成する工程（ｄ１）と、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して前記第２の絶縁性サイドウォールを形成する工程（ｄ２）とを含んでいてもよい。
前記工程（ｄ）が前記工程（ｄ１）と前記工程（ｄ２）とを含む場合、前記工程（ｄ１）と前記工程（ｄ２）との間に、前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていてもよい。
前記工程（ｄ）が前記工程（ｄ１）と前記工程（ｄ２）とを含む場合、前記工程（ｄ１）と前記工程（ｄ２）との間に、前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜をエッチングしてさらに薄膜化する工程を備え、前記工程（ｄ２）よりも後に、前記第２の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていてもよい。
本発明の半導体装置の製造方法において、前記高誘電率ゲート絶縁膜の除去は、ウェットエッチングを用いて選択的に行われてもよい。
本発明の半導体装置の製造方法において、前記工程（ｂ）は、前記ゲート電極の上面を覆う保護膜を形成する工程を含み、前記工程（ｄ）よりも後に、前記絶縁性サイドウォールの外側に位置する前記活性領域の表面をシリサイド化した後、前記保護膜を除去し、その後、前記ゲート電極をフルシリサイド化する工程をさらに備えていてもよい。
本発明の半導体装置の製造方法において、前記工程（ａ）よりも前に、前記活性領域上にバッファー絶縁膜を形成する工程をさらに備え、前記工程（ａ）では前記活性領域上に前記バッファー絶縁膜を介して前記高誘電率ゲート絶縁膜を形成してもよい。
本発明によると、ゲート電極の下側からサイドウォールの下側まで高誘電率ゲート絶縁膜が連続的に形成されているため、言い換えると、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されているため、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下を抑制することができる。また、サイドウォール下側の高誘電率ゲート絶縁膜をゲート電極下側の高誘電率ゲート絶縁膜よりも薄く形成しているため、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に介在する高誘電率膜の膜厚が薄いため、注入加速エネルギーの増大を抑制できる。従って、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、第１の実施形態に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。尚、本実施形態ではｎ型ＭＩＳＦＥＴを用いて説明するが、本発明をｐ型ＭＩＳＦＥＴに適用した場合にも同様の効果を得ることができる。
図１に示すように、例えばシリコンからなる基板１に形成されたｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には絶縁性のサイドウォール７が形成されている。ｐ型ウェル２におけるサイドウォール７の下側にはｎ型エクステンション領域１０が形成されていると共にｐ型ウェル２におけるｎ型エクステンション領域１０の下側にはｐ型ポケット領域１１が形成されている。ｐ型ウェル２におけるゲート電極５から見てｎ型エクステンション領域１０及びｐ型ポケット領域１１の外側にはｎ型ソース・ドレイン領域１２が形成されている。
本実施形態の第１の特徴は、ゲート電極５の下側のみならずサイドウォール７の下側にも高誘電率ゲート絶縁膜４Ａが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ａはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。
また、本実施形態の第２の特徴は、高誘電率ゲート絶縁膜４Ａにおけるサイドウォール７の下側領域の厚さは、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側領域の厚さよりも小さいことである。すなわち、高誘電率ゲート絶縁膜４Ａは凸型状に形成されている。
本実施形態によると、高誘電率ゲート絶縁膜４Ａの側端部がサイドウォール７と接することなく、ゲート電極５端部での高誘電率ゲート絶縁膜４Ａの連続性が維持されている。このため、ゲート電極５端部での高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下を抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
また、本実施形態によると、サイドウォール７の下側に高誘電率ゲート絶縁膜４Ａが存在することによって、ゲート電極５端部近傍ではゲート電極５とｎ型エクステンション領域１０との間の容量結合が強まり、その結果、高いゲート・ドレイン間オーバラップ効果を得ることができる（非特許文献２）。従って、デバイス特性の向上及びホットキャリア信頼性の向上が同時に図れる。
一方、本実施形態においては、サイドウォール７の下側に高誘電率ゲート絶縁膜４Ａが存在することにより、特に、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇が発生し、それによって回路速度の低下がもたらされる可能性がある。しかし、前述のように、本実施形態においては、サイドウォール７下側の高誘電率ゲート絶縁膜４Ａをゲート電極５下側の高誘電率ゲート絶縁膜４Ａよりも薄く形成しているため、ゲート・ドレイン間の容量の上昇ひいては回路速度への悪影響を抑制することができる。
以上に説明したように、本実施形態によると、互いにトレードオフの関係にあるデバイス特性・回路特性とゲート絶縁膜信頼性とを共に大きく向上させることができる。
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図６は、第１の実施形態の変形例に係る半導体装置（具体的にはシングルサイドウォール型のｎ型ＭＩＳＦＥＴ）の構造を示す断面図である。
本変形例が第１の実施形態と異なっている点は、図６に示すように、サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４Ａの一部つまり高誘電率ゲート絶縁膜４Ａの側端部をノッチ状に取り除くことにより、ノッチ２０が設けられていることである。
本変形例によると、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第１の実施形態がシングルサイドウォール型のＭＩＳＦＥＴを対象としていたのに対して、第２の実施形態は、ゲート電極とエクステンション領域との間のオーバラップ量の最適化を図りやすいダブルサイドウォール型のＭＩＳＦＥＴ（非特許文献３）を対象とする。尚、本実施形態ではｎ型ＭＩＳＦＥＴを用いて説明するが、本発明をｐ型ＭＩＳＦＥＴに適用した場合にも同様の効果を得ることができる。
図２は、第２の実施形態に係る半導体装置の構造を示す断面図である。図２に示すように、例えばシリコンからなる基板１に形成されたｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に高誘電率ゲート絶縁膜４Ｂを介してゲート電極５が形成されている。ゲート電極５の側面には絶縁性のオフセットサイドウォール６を介して絶縁性のサイドウォール７が形成されている。ｐ型ウェル２におけるオフセットサイドウォール６及びサイドウォール７のそれぞれの下側にはｎ型エクステンション領域１０が形成されていると共にｐ型ウェル２におけるｎ型エクステンション領域１０の下側にはｐ型ポケット領域１１が形成されている。ｐ型ウェル２におけるゲート電極５から見てｎ型エクステンション領域１０及びｐ型ポケット領域１１の外側にはｎ型ソース・ドレイン領域１２が形成されている。
本実施形態の第１の特徴は、ゲート電極５の下側のみならずオフセットサイドウォール６の下側にも高誘電率ゲート絶縁膜４Ｂが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ｂはゲート電極５の下側からオフセットサイドウォール６の下側まで連続的に形成されている。
また、本実施形態の第２の特徴は、高誘電率ゲート絶縁膜４Ｂにおけるオフセットサイドウォール６の下側領域の厚さは、高誘電率ゲート絶縁膜４Ｂにおけるゲート電極５の下側領域の厚さよりも小さいことである。すなわち、高誘電率ゲート絶縁膜４Ｂは凸型状に形成されている。
本実施形態によると、高誘電率ゲート絶縁膜４Ｂの側端部がオフセットサイドウォール６と接することなく、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｂの連続性が維持されている。このため、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下を抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
また、本実施形態によると、オフセットサイドウォール６の下側に高誘電率ゲート絶縁膜４Ｂが存在することによって、ゲート電極５端部近傍ではゲート電極５とｎ型エクステンション領域１０との間の容量結合が強まり、その結果、高いゲート・ドレイン間オーバラップ効果を得ることができる（非特許文献２）。従って、デバイス特性の向上及びホットキャリア信頼性の向上が同時に図れる。
さらに、本実施形態によると、サイドウォール７の下側には高誘電率ゲート絶縁膜４Ｂが存在しないため、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇をさらに小さく抑えることができるので、寄生容量上昇とそれに伴う回路速度への悪影響を最小限に抑制することができる。
以上に説明したように、本実施形態によると、互いにトレードオフの関係にあるデバイス特性・回路特性とゲート絶縁膜信頼性とを共に大きく向上させることができる。
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。図７は、第２の実施形態の第１変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
本変形例が第２の実施形態と異なっている点は、図７に示すように、オフセットサイドウォール６の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｂの一部つまり高誘電率ゲート絶縁膜４Ｂの側端部をノッチ状に取り除くことにより、ノッチ２０が設けられていることである。
本変形例によると、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制することができる。
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。図３は、第２の実施形態の第２変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
本変形例が第２の実施形態と異なっている点は、ゲート電極５の下側及びオフセットサイドウォール６の下側のみならずサイドウォール７の下側にも高誘電率ゲート絶縁膜４Ｃが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ｃはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。
尚、本変形例において、サイドウォール７の下側の高誘電率ゲート絶縁膜４Ｃの膜厚は、オフセットサイドウォール６の下側の高誘電率ゲート絶縁膜４Ｃの膜厚と同じである。すなわち、高誘電率ゲート絶縁膜４Ｃは凸型状に形成されている。
本変形例によると、高誘電率ゲート絶縁膜４Ｃがゲート電極５の下側からサイドウォール７の下側まで連続的に形成されているため、オフセットサイドウォール６の幅が非常に薄い場合にも、高誘電率ゲート絶縁膜４Ｃの側端部がサイドウォール７と接することなく、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｃの連続性を維持することができる。このため、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｃの誘電率低下及び絶縁性低下を抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
但し、本変形例においては、第１の実施形態と同様にサイドウォール７の下側に高誘電率ゲート絶縁膜４Ｃが存在することにより、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇が発生する可能性がある。しかし、前述のように、本変形例においては、サイドウォール７下側の高誘電率ゲート絶縁膜４Ｃをゲート電極５下側の高誘電率ゲート絶縁膜４Ｃよりも薄く形成しているため、寄生容量上昇及びそれに伴う回路速度への悪影響を抑制することができる。
（第２の実施形態の第３変形例）
以下、本発明の第２の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。図４は、第２の実施形態の第３変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
本変形例が第２の実施形態と異なっている第１の点は、ゲート電極５の下側及びオフセットサイドウォール６の下側のみならずサイドウォール７の下側にも高誘電率ゲート絶縁膜４Ｄが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ｄはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。
本変形例が第２の実施形態と異なっている第２の点は、オフセットサイドウォール６の下側の高誘電率ゲート絶縁膜４Ｄの膜厚が、ゲート電極５の下側の高誘電率ゲート絶縁膜４Ｄの膜厚と同等であることである。尚、サイドウォール７の下側の高誘電率ゲート絶縁膜４Ｄの膜厚は、ゲート電極５の下側の高誘電率ゲート絶縁膜４Ｄの膜厚よりも小さい。すなわち、高誘電率ゲート絶縁膜４Ｄは凸型状に形成されている。
本変形例によると、高誘電率ゲート絶縁膜４Ｄがゲート電極５の下側からサイドウォール７の下側まで連続的に形成されているため、オフセットサイドウォール６の幅が非常に薄い場合にも、高誘電率ゲート絶縁膜４Ｄの側端部がサイドウォール７と接することなく、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｄの連続性を維持することができる。このため、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｄの誘電率低下及び絶縁性低下を抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
但し、本変形例においては、第１の実施形態と同様にサイドウォール７の下側に高誘電率ゲート絶縁膜４Ｄが存在することにより、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇が発生する可能性がある。しかし、前述のように、本変形例においては、サイドウォール７下側の高誘電率ゲート絶縁膜４Ｄをゲート電極５下側の高誘電率ゲート絶縁膜４Ｄよりも薄く形成しているため、寄生容量上昇及びそれに伴う回路速度への悪影響を抑制することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第１の実施形態がシングルサイドウォール型のＭＩＳＦＥＴを対象としていたのに対して、第３の実施形態は、ゲート電極とエクステンション領域との間のオーバラップ量の最適化を図りやすいダブルサイドウォール型のＭＩＳＦＥＴ（非特許文献３）を対象とする。尚、本実施形態ではｎ型ＭＩＳＦＥＴを用いて説明するが、本発明をｐ型ＭＩＳＦＥＴに適用した場合にも同様の効果を得ることができる。
図５は、第３の実施形態に係る半導体装置の構造を示す断面図である。図５に示すように、例えばシリコンからなる基板１に形成されたｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に高誘電率ゲート絶縁膜４Ｅを介してゲート電極５が形成されている。ゲート電極５の側面には絶縁性のオフセットサイドウォール６を介して絶縁性のサイドウォール７が形成されている。ｐ型ウェル２におけるオフセットサイドウォール６及びサイドウォール７のそれぞれの下側にはｎ型エクステンション領域１０が形成されていると共にｐ型ウェル２におけるｎ型エクステンション領域１０の下側にはｐ型ポケット領域１１が形成されている。ｐ型ウェル２におけるゲート電極５から見てｎ型エクステンション領域１０及びｐ型ポケット領域１１の外側にはｎ型ソース・ドレイン領域１２が形成されている。
本実施形態の第１の特徴は、ゲート電極５の下側のみならずオフセットサイドウォール６及びサイドウォール７のそれぞれの下側にも高誘電率ゲート絶縁膜４Ｅが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ｅはゲート電極５の下側からサイドウォール７の下側まで連続的に形成されている。
また、本実施形態の第２の特徴は、高誘電率ゲート絶縁膜４Ｅにおけるオフセットサイドウォール６の下側領域の厚さが、高誘電率ゲート絶縁膜４Ｅにおけるゲート電極５の下側領域の厚さよりも小さく、且つ高誘電率ゲート絶縁膜４Ｅにおけるサイドウォール７の下側領域の厚さが、高誘電率ゲート絶縁膜４Ｅにおけるオフセットサイドウォール６の下側領域の厚さよりも小さいことである。すなわち、高誘電率ゲート絶縁膜４Ｅは２重凸型状に形成されている。
本実施形態によると、高誘電率ゲート絶縁膜４Ｅがゲート電極５の下側からサイドウォール７の下側まで連続的に形成されているため、オフセットサイドウォール６の幅が非常に薄い場合にも、高誘電率ゲート絶縁膜４Ｅの側端部がサイドウォール７と接することなく、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｅの連続性を維持することができる。このため、ゲート電極５端部での高誘電率ゲート絶縁膜４Ｅの誘電率低下及び絶縁性低下を抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
また、本実施形態によると、オフセットサイドウォール６の下側に高誘電率ゲート絶縁膜４Ｅが存在することによって、ゲート電極５端部近傍ではゲート電極５とｎ型エクステンション領域１０との間の容量結合が強まり、その結果、高いゲート・ドレイン間オーバラップ効果を得ることができる（非特許文献２）。従って、デバイス特性の向上及びホットキャリア信頼性の向上が同時に図れる。
一方、本実施形態においては、第１の実施形態と同様にサイドウォール７の下側に高誘電率ゲート絶縁膜４Ｅが存在することにより、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇が発生し、その結果、回路速度の低下がもたらされる可能性がある。しかし、前述のように、本実施形態においては、オフセットサイドウォール６下側で高誘電率ゲート絶縁膜４Ｅの膜厚を一旦薄くし且つサイドウォール７下側で高誘電率ゲート絶縁膜４Ｅの膜厚をさらに薄くしているため、寄生容量上昇及びそれに伴う回路速度への悪影響を非常に低く抑制することができる。
以上に説明したように、本実施形態によると、互いにトレードオフの関係にあるデバイス特性・回路特性とゲート絶縁膜信頼性とを共に大きく向上させることができる。
（第３の実施形態の変形例）
以下、本発明の第３の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図８は、第３の実施形態の変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
本変形例が第３の実施形態と異なっている点は、図８に示すように、サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｅの一部、つまり高誘電率ゲート絶縁膜４Ｅの側端部をノッチ状に取り除くことにより、ノッチ２０が設けられていることである。
本変形例によると、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制することができる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図９は、第４の実施形態に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。尚、本実施形態ではｎ型ＭＩＳＦＥＴを用いて説明するが、本発明をｐ型ＭＩＳＦＥＴに適用した場合にも同様の効果を得ることができる。
本実施形態が第１の実施形態と異なっている点は、図９に示すように、基板１と高誘電率ゲート絶縁膜４Ａとの間に、例えばシリコン酸化膜又はシリコン酸窒化膜等がバッファー絶縁膜２５として設けられていることである。
本実施形態によると、第１の実施形態の効果に加えて、基板・ゲート絶縁膜界面を正常に保つことができるという効果が得られる。すなわち、基板１上にバッファー絶縁膜２５を介して高誘電率ゲート絶縁膜４Ａを形成することによって、基板１上に高誘電率ゲート絶縁膜４Ａを直接形成した場合と比べて、基板・ゲート絶縁膜界面の劣化を防止することができる。
尚、本実施形態において、第１の実施形態の高誘電率ゲート絶縁膜４Ａと基板１との間にバッファー絶縁膜２５を設けた。しかし、これに代えて、第２の実施形態の高誘電率ゲート絶縁膜４Ｂ、第２の実施形態の第２変形例の高誘電率ゲート絶縁膜４Ｃ、第２の実施形態の第３変形例の高誘電率ゲート絶縁膜４Ｄ又は第３の実施形態の高誘電率ゲート絶縁膜４Ｅと基板１との間にバッファー絶縁膜２５を設けても、本実施形態と同様の効果が得られる。また、高誘電率ゲート絶縁膜４Ａ〜４Ｅと基板１との間にバッファー絶縁膜２５を設ける代わりに、ゲート電極５と高誘電率ゲート絶縁膜４Ａ〜４Ｅとの間にバッファー絶縁膜を設けてもよい。この構成によれば、高誘電率ゲート絶縁膜４Ａ〜４Ｅ上にゲート電極５を直接形成した場合と比べて、ゲート電極・ゲート絶縁膜界面の劣化を防止することができる。或いは、高誘電率ゲート絶縁膜４Ａ〜４Ｅと基板１との間にバッファー絶縁膜２５を設けると共にゲート電極５と高誘電率ゲート絶縁膜４Ａ〜４Ｅとの間にバッファー絶縁膜を設けてもよい。この構成によれば、基板・ゲート絶縁膜界面及びゲート絶縁膜・ゲート電極界面の両方の劣化を防止することができる。
（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図１０は、第４の実施形態の変形例に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
本変形例が第４の実施形態と異なっている点は、図１０に示すように、サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４Ａ及びバッファー絶縁膜２５の積層絶縁膜の一部、つまり当該積層絶縁膜の側端部をノッチ状に取り除くことにより、ノッチ２０が設けられていることである。
本変形例によると、ゲート電極５とｎ型ソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制することができる。
尚、本変形例において、第１の実施形態の高誘電率ゲート絶縁膜４Ａとバッファー絶縁膜２５との積層絶縁膜の側端部にノッチ２０を設けた。しかし、これに代えて、第２の実施形態の高誘電率ゲート絶縁膜４Ｂ、第２の実施形態の第２変形例の高誘電率ゲート絶縁膜４Ｃ、第２の実施形態の第３変形例の高誘電率ゲート絶縁膜４Ｄ又は第３の実施形態の高誘電率ゲート絶縁膜４Ｅのいずれかとバッファー絶縁膜２５との積層絶縁膜の側端部にノッチを設けても、本変形例と同様の効果が得られる。このとき、高誘電率ゲート絶縁膜４Ａ〜４Ｅと基板１との間にバッファー絶縁膜２５を設けると共に、ゲート電極５と高誘電率ゲート絶縁膜４Ａ〜４Ｅとの間にもバッファー絶縁膜を設けてもよい。
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、ｎ型ＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図１１（ａ）〜（ｆ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１１（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢ（ボロン）を注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域となるｐ型ウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
次に、図１１（ｂ）に示すように、ｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４として例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
次に、図１１（ｃ）に示すように、高誘電率ゲート絶縁膜４上に例えば膜厚１００ｎｍ程度のゲート電極材料膜５Ａを形成する。
次に、ゲート電極材料膜５Ａ上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてゲート電極材料膜５Ａに対してエッチングを行って、図１１（ｄ）に示すように、ゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４を選択的エッチングによって膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４を残存膜厚２ｎｍ程度まで薄くすることができる。続いて、ゲート電極５をマスクとして基板１に対して、例えばＡｓ（ヒ素）を注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、ｎ型エクステンション領域１０を形成する。その後、ゲート電極５をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ｐ型ポケット領域１１を形成する。ここで、ｐ型ポケット領域１１を形成した後、ｎ型エクステンション領域１０を形成してもよい。
次に、基板１の上に全面に亘って膜厚５０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図１１（ｅ）に示すように、ゲート電極５の側面に絶縁性のサイドウォール７を形成する。
次に、ゲート電極５及びサイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ ＲＴＡ（rapid thermal annealing ）を行い、注入不純物を活性化する。これにより、図１１（ｆ）に示すように、ｎ型ソース・ドレイン領域１２が形成される。
以上に説明した本実施形態の製造方法によると、第１の実施形態のＭＩＳＦＥＴ構造（図１参照）を比較的簡単に実現することができる。
ところで、高誘電率ゲート絶縁膜４は重金属を含んでいるため、高誘電率ゲート絶縁膜４を通過する注入イオンのＲｐ（Projection Range ）は小さくなりやすい。従って、図１１（ｄ）に示す工程において、ｎ型エクステンション領域１０又はｐ型ポケット領域１１を形成するために、ゲート電極５の外側において高誘電率ゲート絶縁膜４に覆われた基板１に対してイオン注入する際には、加速エネルギーを大きくする必要がある。しかし、本実施形態ではゲート電極５の外側の高誘電率ゲート絶縁膜４が薄膜化されているため、加速エネルギーの増大を抑制できるので、ｎ型エクステンション領域１０において浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすい。
尚、本実施形態において、サイドウォール７の形成後に、サイドウォール７の外側に位置する高誘電率ゲート絶縁膜４を、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。このとき、ウェットエッチングを用いる場合には、サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４の一部、つまり高誘電率ゲート絶縁膜４の側端部をノッチ状に取り除いてノッチを設けてもよい。このようにすると、第１の実施形態の変形例のＭＩＳＦＥＴ構造（図６参照）を簡単に実現することができる。
また、本実施形態において、ゲート電極５の外側における高誘電率ゲート絶縁膜４の薄膜化の程度は特に限定されるものではないが、高誘電率ゲート絶縁膜４として例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４を膜厚２ｎｍ程度以下に薄膜化する（但し基板１の表面が露出しないように）ことが好ましい。
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について、ｎ型ＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図１２（ａ）〜（ｇ）は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１２（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢを注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域となるｐ型ウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
次に、図１２（ｂ）に示すように、ｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４として例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
次に、図１２（ｃ）に示すように、高誘電率ゲート絶縁膜４上に例えば膜厚１００ｎｍ程度のゲート電極材料膜５Ａを形成する。
次に、ゲート電極材料膜５Ａ上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてゲート電極材料膜５Ａに対してエッチングを行って、図１２（ｄ）に示すように、ゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４を選択的エッチングによって膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４を残存膜厚２ｎｍ程度まで薄くすることができる。
次に、基板１の上に全面に亘って膜厚１０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図１２（ｅ）に示すように、ゲート電極５の側面にオフセットサイドウォール６を形成する。その後、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去する。続いて、ゲート電極５及びオフセットサイドウォール６をマスクとして基板１に対して、例えばＡｓを注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、ｎ型エクステンション領域１０を形成する。その後、ゲート電極５及びオフセットサイドウォール６をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ｐ型ポケット領域１１を形成する。
次に、基板１の上に全面に亘って膜厚５０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図１２（ｆ）に示すように、ゲート電極５の側面にオフセットサイドウォール６を介して絶縁性のサイドウォール７を形成する。
次に、ゲート電極５、オフセットサイドウォール６及びサイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ ＲＴＡを行い、注入不純物を活性化する。これにより、図１２（ｇ）に示すように、ｎ型ソース・ドレイン領域１２が形成される。
以上に説明した本実施形態の製造方法によると、第２の実施形態のＭＩＳＦＥＴ構造（図２参照）を比較的簡単に実現することができる。
尚、本実施形態において、オフセットサイドウォール６の形成後に、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を、例えばフッ酸を用いたウェットエッチングによって除去する際に、オフセットサイドウォール６の側端部の下側に位置する高誘電率ゲート絶縁膜４の一部、つまり高誘電率ゲート絶縁膜４の側端部をノッチ状に取り除いてノッチを設けてもよい。このようにすると、第２の実施形態の第１変形例のＭＩＳＦＥＴ構造（図７参照）を簡単に実現することができる。
また、本実施形態において、ゲート電極５の外側における高誘電率ゲート絶縁膜４の薄膜化の程度は特に限定されるものではないが、高誘電率ゲート絶縁膜４として例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４を膜厚２ｎｍ程度以下に薄膜化する（但し基板１の表面が露出しないように）ことが好ましい。
また、本実施形態において、オフセットサイドウォール６を形成した後、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を除去し、その後、ｎ型エクステンション領域１０及びｐ型ポケット領域１１を形成するためのイオン注入を行った。しかし、これに代えて、オフセットサイドウォール６を形成した後、オフセットサイドウォール６の外側に薄膜化した高誘電率ゲート絶縁膜４を残存させた状態でｎ型エクステンション領域１０及びｐ型ポケット領域１１を形成するためのイオン注入を行ってもよい。このようにしても、本実施形態ではオフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４が薄膜化されているため、加速エネルギーの増大を抑制できるので、ｎ型エクステンション領域１０において浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすい。また、この場合、ｎ型エクステンション領域１０及びｐ型ポケット領域１１を形成するためのイオン注入を行った後、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を除去し、その後、同一基板上における他のチャネル型又は別の電源系のＭＩＳＦＥＴのエクステンション領域及びポケット領域を形成するためのイオン注入を行ってもよい。
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置の製造方法について、ｎ型 ＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図１３（ａ）〜（ｇ）は、第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１３（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢを注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域となるｐ型ウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
次に、図１３（ｂ）に示すように、ｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４として例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
次に、図１３（ｃ）に示すように、高誘電率ゲート絶縁膜４上に例えば膜厚１００ｎｍ程度のゲート電極材料膜５Ａを形成する。
次に、ゲート電極材料膜５Ａ上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてゲート電極材料膜５Ａに対してエッチングを行って、図１３（ｄ）に示すように、ゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４を選択的エッチングによって膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４を残存膜厚２ｎｍ程度まで薄くすることができる。
次に、基板１の上に全面に亘って膜厚５ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図１３（ｅ）に示すように、ゲート電極５の側面に絶縁性のオフセットサイドウォール６を形成する。その後、ゲート電極５及びオフセットサイドウォール６により被覆されていない高誘電率ゲート絶縁膜４をさらに膜厚１ｎｍ程度除去する。これにより、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を残存膜厚１ｎｍ程度まで薄くすることができる。その後、ゲート電極５及びオフセットサイドウォール６をマスクとして基板１に対して、例えばＡｓを注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、ｎ型エクステンション領域１０を形成する。その後、ゲート電極５及びオフセットサイドウォール６をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ｐ型ポケット領域１１を形成する。
次に、基板１の上に全面に亘って膜厚５０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図１３（ｆ）に示すように、ゲート電極５の側面にオフセットサイドウォール６を介して絶縁性のサイドウォール７を形成する。
次に、ゲート電極５、オフセットサイドウォール６及びサイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ ＲＴＡを行い、注入不純物を活性化する。これにより、図１３（ｇ）に示すように、ｎ型ソース・ドレイン領域１２が形成される。
以上に説明した本実施形態の製造方法によると、第３の実施形態のＭＩＳＦＥＴ構造（図５参照）を比較的簡単に実現することができる。
また、本実施形態においては、オフセットサイドウォール６下側で高誘電率ゲート絶縁膜４Ｅの膜厚を一旦薄くし且つオフセットサイドウォール６の外側の高誘電率ゲート絶縁膜４Ｅの膜厚をさらに薄くしている。このため、ゲート電極５及びオフセットサイドウォール６をマスクとして、ｎ型エクステンション領域１０を形成するためのイオン注入を行う際にも、加速エネルギーの増大を最小限に抑制できるので、ｎ型エクステンション領域１０においてさらに浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすい。
尚、本実施形態において、サイドウォール７の形成後に、サイドウォール７の外側に位置する高誘電率ゲート絶縁膜４を、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。また、この際に、サイドウォール７端部の高誘電率ゲート絶縁膜４つまり高誘電率ゲート絶縁膜４の側端部をノッチ状に取り除いてもよい。このようにすると、第３の実施形態の変形例のＭＩＳＦＥＴ構造（図８参照）を簡単に実現することができる。
また、本実施形態において、ゲート電極５の外側における高誘電率ゲート絶縁膜４の薄膜化の程度は、オフセットサイドウォール６の下側においてもサイドウォール７の下側においても特に限定されるものではない。しかし、高誘電率ゲート絶縁膜４として例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４を膜厚２ｎｍ程度以下に薄膜化することが好ましい。
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置の製造方法について、ｎ型ＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図１４（ａ）〜（ｇ）及び図１５（ａ）〜（ｄ）は、第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１４（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢを注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域となるｐ型ウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
次に、図１４（ｂ）に示すように、ｐ型ウェル２におけるＳＴＩ３によって囲まれた活性領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４として例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
次に、図１４（ｃ）に示すように、高誘電率ゲート絶縁膜４上にゲート電極材料膜５Ａとして例えば膜厚１００ｎｍ程度のポリシリコン膜を形成した後、ゲート電極材料膜５Ａの上にカバー膜（保護膜）１５として例えば膜厚１０ｎｍ程度のシリコン酸化膜を堆積する。
次に、カバー膜１５上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてカバー膜１５及びゲート電極材料膜５Ａに対して順次エッチングを行って、図１４（ｄ）に示すように、カバー膜１５により上面が覆われたゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４を選択的エッチングによって膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４を残存膜厚２ｎｍ程度まで薄くすることができる。
次に、基板１の上に全面に亘って膜厚１０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図１４（ｅ）に示すように、ゲート電極５の側面にオフセットサイドウォール６を形成する。その後、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去する。続いて、ゲート電極５及びオフセットサイドウォール６をマスクとして基板１に対して、例えばＡｓを注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、ｎ型エクステンション領域１０を形成する。その後、ゲート電極５及びオフセットサイドウォール６をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ｐ型ポケット領域１１を形成する。
次に、基板１の上に全面に亘って膜厚５０ｎｍ程度の絶縁膜（例えばＳｉＮ膜）を堆積した後、当該絶縁膜に対してエッチバックを行って、図１４（ｆ）に示すように、ゲート電極５の側面にオフセットサイドウォール６を介して絶縁性のサイドウォール７を形成する。
次に、ゲート電極５、オフセットサイドウォール６及びサイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ ＲＴＡを行い、注入不純物を活性化する。これにより、図１４（ｇ）に示すように、ｎ型ソース・ドレイン領域１２が形成される。
次に、基板１の上に全面に亘って膜厚１０ｎｍ程度の金属膜（例えばＮｉ膜）を堆積した後、ＲＴＡを実施することにより基板１の露出部分と金属膜とを反応させ、それによって、図１５（ａ）に示すように、ｎ型ソース・ドレイン領域１２上にシリサイド層１３を形成する。その後、基板１上に残留する未反応の金属膜を剥離・除去する。
次に、図１５（ｂ）に示すように、ゲート電極５の上を含む基板１の上に全面に亘って例えば膜厚４００ｎｍ程度の層間絶縁膜１４を堆積する。
次に、図１５（ｃ）に示すように、例えばＣＭＰ（chemical mechanical polishing ）によって層間絶縁膜１４を、その表面がカバー膜１５の上面と面一になるまで削った後、当該露出したカバー膜１５をエッチングにより除去する。このとき、ＣＭＰ後の層間絶縁膜１４の上部及びオフセットサイドウォール６の上部も除去される。
次に、基板１の上に全面に亘って膜厚１００ｎｍ程度の金属膜（例えばＮｉ膜）を堆積した後、ＲＴＡを実施することによりゲート電極５の露出部分と金属膜とを反応させ、それによって、図１５（ｄ）に示すように、フルシリサイド化されたゲート電極１６（高誘電率ゲート絶縁膜４上の全領域がシリサイド化されたゲート電極１６）を形成する。
以上に説明した本実施形態の製造方法によると、ＦＵＳＩ（full silicide ）構造を用いた第２の実施形態のＭＩＳＦＥＴ構造（図２参照）を比較的簡単に実現することができる。
尚、本実施形態において、オフセットサイドウォール６の形成後に、オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４を、例えばフッ酸を用いたウェットエッチングによって除去する際に、オフセットサイドウォール６の側端部の下側に位置する高誘電率ゲート絶縁膜４の一部、つまり高誘電率ゲート絶縁膜４の側端部をノッチ状に取り除いてノッチを設けてもよい。このようにすると、ＦＵＳＩ構造を用いた第２の実施形態の第１変形例のＭＩＳＦＥＴ構造（図７参照）を簡単に実現することができる。
また、本実施形態において、ゲート電極５の外側における高誘電率ゲート絶縁膜４の薄膜化の程度は特に限定されるものではないが、高誘電率ゲート絶縁膜４として例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４を膜厚２ｎｍ程度以下に薄膜化する（但し基板１の表面が露出しないように）ことが好ましい。
また、本実施形態において、オフセットサイドウォール６を形成した後、オフセットサイドウォール６の外側の高誘電率ゲート絶縁膜４を除去し、その後、ｎ型エクステンション領域１０及びｐ型ポケット領域１１を形成するためのイオン注入を行った。しかし、これに代えて、オフセットサイドウォール６を形成した後、オフセットサイドウォール６の外側に薄膜化した高誘電率ゲート絶縁膜４を残存させた状態でｎ型エクステンション領域１０及びｐ型ポケット領域１１を形成するためのイオン注入を行ってもよい。このようにしても、本実施形態ではゲート電極５の外側に位置する高誘電率ゲート絶縁膜４が薄膜化されているため、加速エネルギーの増大を抑制できるので、ｎ型エクステンション領域１０において浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすい。また、この場合、ｎ型エクステンション領域１０及びｐ型ポケット領域１１を形成するためのイオン注入を行った後、オフセットサイドウォール６外側に位置する高誘電率ゲート絶縁膜４を除去し、その後、同一基板上における他のチャネル型又は別の電源系のＭＩＳＦＥＴのエクステンション領域及びポケット領域を形成するためのイオン注入を行ってもよい。
また、本実施形態において、ＦＵＳＩ構造を用いた第２の実施形態のＭＩＳＦＥＴ構造を形成したが、これに代えて、第１の実施形態若しくはその変形例、第２の実施形態の各変形例、第３の実施形態若しくはその変形例、又は第４の実施形態若しくはその変形例のＭＩＳＦＥＴ構造をＦＵＳＩ構造を用いて形成してもよい。
また、第１〜第８の実施形態において、サイドウォール７として例えばＳｉＮ膜の１層構造を用いたが、これに代えて、例えば酸化膜（ＳｉＯ2 膜）と窒化膜（ＳｉＮ膜）とを組み合わせた２層構造（例えば下層ＳｉＯ2 膜と上層ＳｉＮ膜）又は３層構造（例えば下層ＳｉＯ2 膜と中層ＳｉＮ膜と上層ＳｉＯ2 膜）等を用いてもよい。
また、第１〜第８の実施形態において、ｎ型エクステンション領域１０に代えてＬＤＤを形成してもよい。
また、第５〜第８の実施形態において、ｎ型ＭＩＳＦＥＴに代えてｐ型ＭＩＳＦＥＴを形成してもよい。
また、第５〜第８の実施形態において、ゲート絶縁膜・ゲート電極界面の劣化を防止するために、ゲート電極５と高誘電率ゲート絶縁膜４との間に例えば膜厚０．２ｎｍ程度のバッファー絶縁膜を形成してもよい。
また、第１〜第８の実施形態において、サイドウォール７又はオフセットサイドウォール６の端部下側にノッチ２０が設けられた高誘電率ゲート絶縁膜４の側面形状は、図６、図７、図８又は図１０に示すような半円形状に限定されるものではない。例えば高誘電率ゲート絶縁膜４の側面形状は基板面に対して垂直な形状でもよい。すなわち、高誘電率ゲート絶縁膜４の側面は、サイドウォール７又はオフセットサイドウォール６の側端面からゲート電極５側に所定の距離だけ入り込んだ位置にあってもよい。
以上に説明したように、本発明は、半導体装置及びその製造方法に関し、特に高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに適用した場合には、ＭＩＳＦＥＴの駆動力及び信頼性を向上させることができるという効果が得られ、非常に有用である。
図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 図２は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 図３は本発明の第２の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。 図４は本発明の第２の実施形態の第３変形例に係る半導体装置の構造を示す断面図である。 図５は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。 図６は本発明の第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図７は本発明の第２の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。 図８は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図９は本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。 図１０は本発明の第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図１１（ａ）〜（ｆ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１２（ａ）〜（ｇ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１３（ａ）〜（ｇ）は本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１４（ａ）〜（ｇ）は本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１５（ａ）〜（ｄ）は本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１６（ａ）及び（ｂ）はそれぞれ従来のＭＩＳＦＥＴの構造を示す断面図である。
符号の説明
１ 基板
２ ｐ型ウェル
３ ＳＴＩ
４（４Ａ〜４Ｅ） 高誘電率ゲート絶縁膜
５Ａ ゲート電極材料膜
５ ゲート電極
６ オフセットサイドウォール
７ サイドウォール
１０ ｎ型エクステンション領域
１１ ｐ型ポケット領域
１２ ｎ型ソース・ドレイン領域
１３ シリサイド層
１４ 層間絶縁膜
１５ カバー膜
１６ フルシリサイド化されたゲート電極
２０ ノッチ
２５ バッファー絶縁膜

Claims (18)

  1. 基板の活性領域上に形成された高誘電率ゲート絶縁膜と、
    前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側面に形成された絶縁性サイドウォールとを備え、
    前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記絶縁性サイドウォールの下側まで連続的に形成されており、
    前記高誘電率ゲート絶縁膜における前記絶縁性サイドウォールの下側領域の少なくとも一部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さいことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記絶縁性サイドウォールは、前記ゲート電極の側面に形成された第１の絶縁性サイドウォールと、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して形成された第２の絶縁性サイドウォールとからなり、
    前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第１の絶縁性サイドウォールの下側まで連続的に形成されており、
    前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さいことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記高誘電率ゲート絶縁膜は前記第２の絶縁性サイドウォールの下側には形成されていないことを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記高誘電率ゲート絶縁膜は前記第２の絶縁性サイドウォールの下側まで連続的に形成されており、
    前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さと同等であることを特徴とする半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されており、
    前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さよりも小さいことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記絶縁性サイドウォールは、前記ゲート電極の側面に形成された第１の絶縁性サイドウォールと、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して形成された第２の絶縁性サイドウォールとからなり、
    前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されており、
    前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さと同等であり、
    前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さいことを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記高誘電率ゲート絶縁膜の側端部にノッチが設けられていることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記基板と前記高誘電率ゲート絶縁膜との間にバッファー絶縁膜が設けられていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記バッファー絶縁膜はシリコン酸化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記ゲート電極は、全領域がシリサイド化されたフルシリサイドゲート電極であることを特徴とする半導体装置。
  11. 基板の活性領域上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、
    前記高誘電率ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記ゲート電極の外側に位置する前記高誘電率ゲート絶縁膜をエッチングして薄膜化する工程（ｃ）と、
    前記工程（ｃ）の後に、前記ゲート電極の側面に絶縁性サイドウォールを形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）の後に、前記絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程を備えていることを特徴とする半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記絶縁性サイドウォールは第１の絶縁性サイドウォールと第２の絶縁性サイドウォールとからなり、
    前記工程（ｄ）は、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを形成する工程（ｄ１）と、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して前記第２の絶縁性サイドウォールを形成する工程（ｄ２）とを含むことを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｄ１）と前記工程（ｄ２）との間に、前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  15. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｄ１）と前記工程（ｄ２）との間に、前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜をエッチングしてさらに薄膜化する工程を備え、
    前記工程（ｄ２）よりも後に、前記第２の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  16. 請求項１２、１４又は１５のいずれか１項に記載の半導体装置の製造方法において、
    前記高誘電率ゲート絶縁膜の除去は、ウェットエッチングを用いて選択的に行われることを特徴とする半導体装置の製造方法。
  17. 請求項１１〜１６のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記ゲート電極の上面を覆う保護膜を形成する工程を含み、
    前記工程（ｄ）よりも後に、前記絶縁性サイドウォールの外側に位置する前記活性領域の表面をシリサイド化した後、前記保護膜を除去し、その後、前記ゲート電極をフルシリサイド化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  18. 請求項１１〜１７のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ａ）よりも前に、前記活性領域上にバッファー絶縁膜を形成する工程をさらに備え、
    前記工程（ａ）では前記活性領域上に前記バッファー絶縁膜を介して前記高誘電率ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
JP2005227457A 2005-08-05 2005-08-05 半導体装置 Active JP4954508B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005227457A JP4954508B2 (ja) 2005-08-05 2005-08-05 半導体装置
CN200610093872A CN100583451C (zh) 2005-08-05 2006-06-20 半导体装置及其制造方法
US11/491,260 US7579227B2 (en) 2005-08-05 2006-07-24 Semiconductor device and method for fabricating the same
US12/505,799 US7923764B2 (en) 2005-08-05 2009-07-20 Semiconductor device and method for fabricating the same
US13/037,831 US8253180B2 (en) 2005-08-05 2011-03-01 Semiconductor device
US13/547,913 US8587076B2 (en) 2005-08-05 2012-07-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005227457A JP4954508B2 (ja) 2005-08-05 2005-08-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2007042964A true JP2007042964A (ja) 2007-02-15
JP4954508B2 JP4954508B2 (ja) 2012-06-20

Family

ID=37700281

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005227457A Active JP4954508B2 (ja) 2005-08-05 2005-08-05 半導体装置

Country Status (3)

Country Link
US (4) US7579227B2 (ja)
JP (1) JP4954508B2 (ja)
CN (1) CN100583451C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295621A (ja) * 2008-06-02 2009-12-17 Panasonic Corp 半導体装置及びその製造方法
JP2013149741A (ja) * 2012-01-18 2013-08-01 Canon Inc 光電変換装置および撮像システム、光電変換装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4954508B2 (ja) * 2005-08-05 2012-06-20 パナソニック株式会社 半導体装置
JP2008288364A (ja) * 2007-05-17 2008-11-27 Sony Corp 半導体装置および半導体装置の製造方法
US8258588B2 (en) * 2009-08-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing layer of a field effect transistor
KR101163224B1 (ko) * 2011-02-15 2012-07-06 에스케이하이닉스 주식회사 듀얼 폴리게이트 형성방법 및 이를 이용한 반도체소자의 제조방법
US8779551B2 (en) * 2012-06-06 2014-07-15 International Business Machines Corporation Gated diode structure for eliminating RIE damage from cap removal
US9209298B2 (en) * 2013-03-08 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer
CN104103505B (zh) * 2013-04-10 2017-03-29 中芯国际集成电路制造(上海)有限公司 栅极的形成方法
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures
KR102167625B1 (ko) * 2013-10-24 2020-10-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170080996A (ko) * 2015-12-31 2017-07-11 삼성디스플레이 주식회사 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
US10784781B2 (en) * 2017-11-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having asymmetric threshold voltage, buck converter and method of forming semiconductor device
CN109346408B (zh) * 2018-10-10 2022-02-15 武汉新芯集成电路制造有限公司 Mos晶体管及其形成方法、以及闪存的形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851199A (ja) * 1994-08-08 1996-02-20 Matsushita Electron Corp 半導体装置およびその製造方法
JP2001185722A (ja) * 1999-12-24 2001-07-06 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003258241A (ja) * 2002-03-05 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2004017418A1 (ja) * 2002-08-15 2004-02-26 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
JP2004172178A (ja) * 2002-11-18 2004-06-17 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
JP2005064190A (ja) * 2003-08-11 2005-03-10 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3600476B2 (ja) * 1999-06-30 2004-12-15 株式会社東芝 半導体装置の製造方法
JP4971559B2 (ja) * 2001-07-27 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW522570B (en) * 2001-11-06 2003-03-01 Hannstar Display Corp Manufacturing method of thin film transistor array substrate and its structure
JP3980985B2 (ja) * 2002-10-04 2007-09-26 株式会社東芝 半導体装置とその製造方法
JP4082280B2 (ja) 2003-05-30 2008-04-30 セイコーエプソン株式会社 半導体装置およびその製造方法
EP1524699B1 (en) * 2003-10-17 2012-12-26 Imec Method for forming CMOS semiconductor devices having a notched gate insulator and devices thus obtained
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
US20050121733A1 (en) * 2003-12-09 2005-06-09 Taiwan Semiconductor Manufacturing Co. Method of forming a semiconductor device with a high dielectric constant material and an offset spacer
US6929992B1 (en) * 2003-12-17 2005-08-16 Advanced Micro Devices, Inc. Strained silicon MOSFETs having NMOS gates with work functions for compensating NMOS threshold voltage shift
JP4954508B2 (ja) * 2005-08-05 2012-06-20 パナソニック株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851199A (ja) * 1994-08-08 1996-02-20 Matsushita Electron Corp 半導体装置およびその製造方法
JP2001185722A (ja) * 1999-12-24 2001-07-06 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003258241A (ja) * 2002-03-05 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2004017418A1 (ja) * 2002-08-15 2004-02-26 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
JP2004172178A (ja) * 2002-11-18 2004-06-17 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
JP2005064190A (ja) * 2003-08-11 2005-03-10 Toshiba Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295621A (ja) * 2008-06-02 2009-12-17 Panasonic Corp 半導体装置及びその製造方法
JP2013149741A (ja) * 2012-01-18 2013-08-01 Canon Inc 光電変換装置および撮像システム、光電変換装置の製造方法
US9412773B2 (en) 2012-01-18 2016-08-09 Canon Kabushiki Kaisha Photoelectric conversion apparatus, image pickup system, and method for manufacturing photoelectric conversion apparatus
US10103186B2 (en) 2012-01-18 2018-10-16 Canon Kabushiki Kaisha Photoelectric conversion apparatus, image pickup system, and method for manufacturing photoelectric conversion apparatus

Also Published As

Publication number Publication date
US7923764B2 (en) 2011-04-12
JP4954508B2 (ja) 2012-06-20
CN1909243A (zh) 2007-02-07
CN100583451C (zh) 2010-01-20
US20090278210A1 (en) 2009-11-12
US7579227B2 (en) 2009-08-25
US20070032007A1 (en) 2007-02-08
US20120273903A1 (en) 2012-11-01
US20110147857A1 (en) 2011-06-23
US8587076B2 (en) 2013-11-19
US8253180B2 (en) 2012-08-28

Similar Documents

Publication Publication Date Title
US7579227B2 (en) Semiconductor device and method for fabricating the same
US7701010B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
US20040084731A1 (en) Semiconductor device comprising buried channel region and method for manufacturing the same
US9059210B2 (en) Enhanced stress memorization technique for metal gate transistors
JP2005005406A (ja) 半導体装置の製造方法
JP2007227851A (ja) 半導体装置及びその製造方法
JP2009302317A (ja) 半導体装置およびその製造方法
US20100117163A1 (en) Semiconductor device and method of fabricating the same
JP5627165B2 (ja) 半導体装置及び半導体装置の製造方法
JP2009033173A (ja) 半導体素子およびその製造方法
US7714364B2 (en) Semiconductor device comprising gate electrode having arsenic and phosphorus
JPH07273330A (ja) 半導体装置及びその製造方法
JP2007005575A (ja) 半導体装置およびその製造方法
JP2006196646A (ja) 半導体装置及びその製造方法
JP2007288051A (ja) 半導体装置及びその製造方法
JP2006086467A (ja) 半導体装置及びその製造方法
JPH10163338A (ja) 半導体装置とその製造方法
US20050153498A1 (en) Method of manufacturing p-channel MOS transistor and CMOS transistor
KR100591172B1 (ko) 모스 트랜지스터의 제조 방법
US6740572B2 (en) Method for fabricating CMOS transistor of a semiconductor device
KR100311177B1 (ko) 반도체장치의 제조방법
JP2006310524A (ja) 半導体装置およびその製造方法
JP2001257346A (ja) 半導体集積回路装置
JP2005136436A (ja) 半導体装置およびその製造方法
US20070155110A1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120124

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120314

R150 Certificate of patent or registration of utility model

Ref document number: 4954508

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150323

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350