JP2013012750A - ヘテロエピタキシャル層を備えた半導体ウェハ及び前記ウェハの製造方法 - Google Patents

Abstract

【課題】バウの制御のためだけでなく、ＳｉＧｅエピタキシャル層の品質を改善するために、特にＳｉ基板上に堆積されたＳｉＧｅ層のクロスハッチ及び表面ラフネスを低減するために、背面層によって形成された応力を用いる適切な解決策を提供する。
【解決手段】第１の面及び第２の面を有する基板１０、前記基板の第１の面に堆積された完全に又は部分的に緩和されたヘテロエピタキシャル層２０、及び前記基板の第２の面に堆積された応力相殺層３０を有する、半導体ウェハ。
【選択図】図２

Description

単結晶基板上にエピタキシャル堆積法により堆積された結晶質のヘテロエピタキシャル層は、一般に、結晶格子の寸法及び熱膨張係を含む数多くの材料特性において基板とは異なる。前記堆積法の初期段階の間に、前記ヘテロエピタキシャル層は下層の基板の格子に対して歪む。所定の層厚（臨界厚さ）を越えた後に、前記ヘテロエピタキシャル層の結晶は、いわゆるミスフィット転位（ＭＦＤ）が入ることにより緩和し始める。成長方向に対して垂直な平面で配向するが、全てのＭＦＤは前記基板ウェハのエッジにまで及ばず、所定の数は曲がりかつ前記表面に対して成長層を通して広がるスレッディング転位（ＴＤ）を形成する。線に沿ってクラスタを形成するＴＤは、パイルアップ（Ｐｕ）といわれ、電気デバイスのために特に有害である。前記転位ネットワークからの前記歪みフィールドは、クロスハッチといわれる表面ラフネスを引き起こす。ＭＦＤ、Ｐｕ、ＴＤ、クロスハッチ及びウェハの撓み（バウ、ワープ）の形成は、前記の格子不整合からの歪みを緩和するメカニズムである。多数のエピタキシャル堆積技術が、ヘテロエピタキシャル層の結晶品質に関して前記の歪みの緩和の不利な効果を低減するために開発されている。Ｓｉ上でのＳｉＧｅ堆積は、格子定数をＳｉから、Ｓｉの格子定数よりも４．２％大きい格子定数を有する純粋なＧｅに増大させるための公知のシステムである。前記ＳｉＧｅ層中でのＧｅ濃度の勾配は、ＴＤ及びＰｕの密度及びＳｉＧｅバッファ層の表面ラフネスを低減させる有効な方法である。Ｓｉの結晶格子を、勾配Ｓｉ(1-x)Ｇｅxバッファ層の表面で所定の結晶格子定数に合わせるためにＧｅ濃度を勾配させる多くのバリエーションが開発された。ＳｉＧｅバッファ層のこの現在の品質はさらに改善する必要がある。特に、比較的高いＧｅ濃度についてのクロスハッチの強さは、大きな挑戦である。

従来では、前記堆積が終わった後の反応にはあまり注意がなされなかった。一般的に、前記堆積は基板、例えばシリコンウェハを所定の温度にまで加熱し、次いで気相中で皮膜を成長させるための成分が供給されることにより行われる（ＣＶＤ、ＰＶＤ、ＭＢＥ等）。皮膜成長が完了した後、前記皮膜は前記基板に対して完全に又は部分的に緩和される。しばしば、アニーリング工程が、このＳｉＧｅバッファの完全な緩和のために適用される。この堆積が完了した後に、積層されたウェハの冷却が開始される。ヘテロエピタキシャル層と基板との間で熱膨張係数が違うために応力が生じ、前記ウェハは、前記ウェハの一定の程度で撓むことで、ウェハの湾曲が生じる。前記ウェハの撓み（bowing）は、前記皮膜応力、前記皮膜の厚さ及び前記基板の機械特性の作用である。
ヘテロエピタキシャル層の厚さを制限しかつＳｉＧｅバッファ層中に中間層を用いるような試みは、生じるＳｉＧｅ／Ｓｉ構造のバウを最小にするためになされている。US2008/0017952A1（この文献は参照することにより完全に包含される）は、成長するＳｉＧｅ層中へシリコンの薄い歪んだ移行層を導入することにより、緩和されたＳｉＧｅバッファ層により引き起こされるバウを低減する方法を記載している。これらの層は、バウを所定の範囲に低減しかつＴＤ密度を１０⁴ｃｍ^-2未満にすることを要求されている。このアプローチはバウに関してはいくつかの有利な効果を有しているが、クロスハッチ及び表面ラフネスの低減については達成していない。
相殺する応力成分を有する前面層及び背面層を用いることで、ウェハのシェープを制御することは公知方法である（US2003/033974A1;US4,830,984;US 5,562,770;GB2,369,490;JP05,144727）。一般的に、前面層により形成された皮膜の応力を相殺するために、熱によるミスマッチ層をウェハの背面に堆積させる。

US2008/0017952A1 US2003/033974A1 US4,830,984 US5,562,770 GB2,369,490 JP05,144727

本発明の課題は、バウの制御のためだけでなく、ＳｉＧｅエピタキシャル層の品質を改善するために、特にＳｉ基板上に堆積されたＳｉＧｅ層のクロスハッチ及び表面ラフネスを低減するために、背面層によって形成された応力を用いる適切な解決策を提供することであった。

本発明は、第１の面及び第２の面を有する基板、前記基板の第１の面に堆積された完全に又は部分的に緩和されたＳｉＧｅヘテロエピタキシャル層、及び前記基板の第２の面に堆積された応力相殺層を有する、半導体ウェハを提供する。
本発明は、有利に、第１の面及び第２の面を有するＳｉ基板、前記基板の第１の面に堆積された完全に又は部分的に緩和されたＳｉＧｅヘテロエピタキシャル層、及び前記基板の第２の面に堆積された応力相殺層を有し、前記ＳｉＧｅ層は前記ウェハの中心で４０μｍ×４０μｍの測定範囲内で３０ｎｍよりも大きくないｒｍｓラフネスを有し、かつこれは前記ウェハの中心からエッジまで５０％より大きく異ならない半導体ウェハを有する。
本発明は、さらに、基板の第１の面に完全に又は部分的に緩和されたＳｉＧｅヘテロエピタキシャル層を所定の堆積温度で堆積させ、前記ウェハを堆積温度から冷却する前に、前記基板の第２の面に応力相殺層（ＳＣＬ）を提供することを有する、半導体ウェハの製造方法を提供する。
前記応力相殺層は、有利に、前面層及び背面層の堆積後に−２７μｍより小さくなくかつ＋１２１μｍよりも大きくないウェハの最終バウを生じさせる引張応力を提供する。
この特許請求の範囲に記載された方法は、ウェハの前面側に完全に又は部分的に緩和されたバッファ層（以後、「ヘテロエピタキシャル層」とする）を堆積させた後に堆積温度から前記ウェハを冷却する前に、基板ウェハの背面側に応力相殺層を提供することを有する。前記ＳＣＬは、有利に、前記ウェハが堆積温度から冷却される間に、前記ヘテロエピタキシャル層により形成される応力を緩和するための適切な量の応力を提供するように成長される。相殺応力の適切な量は、本発明の実施態様により、前記応力相殺層の厚さ及び組成が、前記ヘテロエピタキシャル層に対応するか又は同等の厚さである場合に達成される。同等の組成とは、ヘテロエピタキシャル層と応力相殺層とにおける成分の濃度が約２０％よりも大きく異ならないことを意味する。同等の厚さは、両方の層の厚さが２０％よりも大きく異ならないことを意味する。相殺する応力の適切な量は、本発明の多の実施態様により、前記応力相殺層が一定の組成のＳｉＧｅ層を有しかつ、前記の一定の組成のＳｉＧｅ層の厚さか又は組成又はその組成が応力の制御のために使用される場合に達成される。原則として、このアプローチは、ヘテロエピタキシャル層の組成及び厚さに依存する。一定の組成のＳｉＧｅ層の厚さの増大又は一定の組成のＳｉＧｅ層中でのＧｅ濃度の増大又はその両方の増大は、冷却の間にヘテロエピタキシャル層により引き起こされる応力を相殺するための応力を増大させる。一定の組成のＳｉＧｅ層中のＧｅ濃度は、有利に１０〜８０％の範囲内で選択される。
本発明による応力相殺層を提供することにより、生じたウェハのバウを適切に制御できるだけでなく、ヘテロエピタキシャル層のクロスハッチ及び表面ラフネスも明らかに低減できることは予想外であった。
本発明の発明者は、応力相殺層の提供が、堆積温度からウェハを冷却した後の段階の間に前記ヘテロエピタキシャル層の劣化を抑制することを推定した。この堆積の後に、前記ヘテロエピタキシャル層は、堆積の間の条件に応じて、完全に又は部分的に緩和された状態にある。前記皮膜形成ガスが停止される場合に、前記ウェハは通常では制御された方法で冷却される。前記基板と前記ヘテロエピタキシャル層との熱によるミスマッチによって、新たな応力が形成される。ＳｉＧｅの熱膨張率はＳｉよりも大きいため、このＳｉＧｅ層中のこの応力は引張応力である。これは、第２の転位の形成、前記表面のラフネス及び前記ウェハの反りを有する第２の緩和プロセスを引き起こす。一般にはウェハエッジに向かってＴＤの密度及び表面ラフネスの著しい増大が観察される。この特許請求の範囲に記載された応力相殺層を提供する方法は、引き起こされた不利な効果を新たな応力の形成によって最小にすることができ、前記ヘテロエピタキシャル層のＲＭＳラフネスに関して中心からエッジまでの不均一性を除去することができ、ヘテロエピタキシャル層のＴＤの密度及びクロスハッチにより引き起こされるラフネスを低下させることができ、かつウェハのバウを制御することができる。
次に、本発明をさらに図面を参照することにより説明する。

基板１と、前記基板上に堆積されたヘテロエピタキシャル層２とを有するウェハを表す。 本発明によるウェハを表す。前記ウェハは、基板１０と前記基板の前面に堆積されたヘテロエピタキシャル層２０とを有する。前記ウェハは、さらに、前記基板の背面に堆積された応力相殺層３０を有する。前記応力相殺層は、有利に、堆積温度から冷却の間にヘテロエピタキシャル層により引き起こされる応力を相殺するために適切な厚さと組成とを有する一定の組成のＳｉＧｅ層を有する。 本発明による有利なウェハを表す。前記ウェハは、基板１０と、前記基板の前面に堆積されたヘテロエピタキシャル層とを有し、前記ヘテロエピタキシャル層は、前記基板の前面に堆積された勾配したＳｉＧｅ層４０と、前記勾配したＳｉＧｅ層上に堆積された一定の組成のＳｉＧｅ層５０とを有する。前記ウェハは、さらに、前記基板の背面に堆積された応力相殺層を有し、前記応力相殺層は前記基板の背面に堆積された勾配したＳｉＧｅ層６０と、前記勾配したＳｉＧｅ層に堆積された一定の組成のＳｉＧｅ層７０とを有する。

本発明の有利な実施態様の場合に、前記応力相殺層は前記ヘテロエピタキシャル層と同じ又は同等の組成を有しかつ、前記ヘテロエピタキシャル層と同じ又は同等の厚さを有する。
本発明の有利な効果を、次に実施例により説明する。

勾配したＳｉＧｅ層と、前記勾配したＳｉＧｅ層上の一定の組成のＳｉＧｅ層とからなるヘテロエピタキシャル層を備えたウェハは、枚葉式ＣＶＤ反応器中で、シリコン基板ウェハの前面にヘテロエピタキシャル層を堆積させることにより製造した。勾配したＳｉＧｅ層中のゲルマニウムの最大濃度は７０％であった。この勾配したＳｉＧｅ層の厚さは４．６μｍであった。一定の組成のＳｉＧｅ層中のＧｅ濃度は７０％であった。この一定の組成のＳｉＧｅ層の厚さは１μｍであった。このヘテロエピタキシャル層を前記基板の前面に堆積させる前に、応力相殺層を基板の背面に堆積させた。
いくつかの実施例を、応力相殺層として一定の組成のＳｉ_0.3Ｇｅ_0.7層を用いて製造し、その際、前記層の厚さを、前記ヘテロエピタキシャル層に関する応力軽減効果を明らかにするために変化させた。背面層の厚さが増大すると共に、生じる引張応力の量は増大する。前面の層と背面の層とを堆積した後の前記ウェハの最終バウは、背面の応力が増大すると共に、負のバウから正のバウに変化する。これらの実施例は、ＳｉＧｅ前面のパラメータの改善が、最終バウの広い範囲にわたり、背面層の適用により得られることを示す。１つの実施例（実施例４）を、前記基板上に、ゲルマニウムの最大濃度７０％を有する勾配したＳｉＧｅ層と、前記勾配したＳｉＧｅ層上の一定の組成のＳｉＧｅ層とからなる応力相殺層を用いて製造した。このタイプの背面により形成されたこの応力は、最終バウの値により示されているように実施例３における背面からの応力と実施例５における背面からの応力との間にある。これらの実施例１〜５は、−２７μｍより低くなく、＋１２１μｍより高くない前記ウェハの最終バウを生じるために十分な大きさの応力を用いることにより、ＳｉＧｅ前面層の改善が明らかとなることを示す。
比較を提供するために、２つの試験を、堆積温度から前記ウェハを冷却する前に応力相殺層を提供せずに行った。第１の比較例によると、勾配したＳｉＧｅ層及び前記実施例の前面層と同じ一定の組成の層を、シリコン基板ウェハに堆積させた。前記の勾配した層中のゲルマニウムの最大濃度は７０％であった。
第２の比較例は、第１の比較例に従って実施されるが、生じるウェハのバウの低減のためにUS2008/0017952A1に教示されたような１１のシリコンの歪んだ移行層が前記勾配したＳｉＧｅ層内に提供されることだけが異なっていた。それぞれの移行層の厚さは７ｎｍであった。
これらの試験の更なる詳細及びバウ、ワープ、ＴＤＤ及びＲＭＳラフネスの低減に関する結果は、次の表中に示されている。応力相殺層及びヘテロエピタキシャル層を堆積させるための堆積ガスは、キャリアガスとしての水素中の、ＳｉＣｌ2Ｈ2及びＧｅＣｌ4の混合物であった。
ＴＤの密度は、Seccoエッチングの後の顕微鏡観察により測定した。ＲＭＳラフネスは、原子間力顕微鏡（４０×４０μｍ）を用いて測定した。ワープ分析は、ＡＤＥ社（ＵＳＡ）からのＡＳＦ型装置を用いて行った。
表：

Claims (11)

1. 第１の面及び第２の面を有する基板、
   前記基板の第１の面に堆積された完全に又は部分的に緩和されたヘテロエピタキシャル層、及び
   前記基板の第２の面に堆積された応力相殺層を有する、半導体ウェハ。
2. ヘテロエピタキシャル層の厚さ及び組成は、応力相殺層の厚さ及び組成と同じ又は同等である、請求項１記載のウェハ。
3. 応力相殺層は、基板に堆積された勾配したＳｉＧｅ層と、前記勾配したＳｉＧｅ層に堆積された一定の組成のＳｉＧｅ層とを有する、請求項１記載のウェハ。
4. 応力相殺層は、基板に堆積されかつ組成Ｓｉ_(1-x)Ｇｅ_xを有する一定の組成のＳｉＧｅ層を有する、請求項１記載のウェハ。
5. 一定の組成のＳｉＧｅ層中のＧｅの濃度は、１０〜８０％である、請求項４記載のウェハ。
6. 基板の第１の面に完全に又は部分的に緩和されたヘテロエピタキシャル層を所定の堆積温度で堆積させ、かつ
   前記ウェハを前記堆積温度から冷却する前に、前記基板の第２の面に応力相殺層を提供することを有する、半導体ウェハの製造方法。
7. 基板の第１の面に完全に又は部分的に緩和されたヘテロエピタキシャル層を堆積させる前に、前記基板の第２の面に応力相殺層を堆積させることにより、応力相殺層を提供する、請求項６記載の方法。
8. 基板の第１の面に完全に又は部分的に緩和されたヘテロエピタキシャル層を堆積させる間に、前記基板の第２の面に応力相殺層を堆積させることにより、応力相殺を提供する、請求項６記載の方法。
9. 応力相殺層として、完全に又は部分的に緩和されたヘテロエピタキシャル層と同じ又は同等の厚さ及び組成を有する層を提供する、請求項６記載の方法。
10. 基板の第２の面に勾配したＳｉＧｅ層を堆積させ、前記勾配したＳｉＧｅ層上に一定の組成のＳｉＧｅ層を堆積させることを有する、請求項６記載の方法。
11. 基板の第２の面に組成Ｓｉ_(1-x)Ｇｅ_xを有する一定の組成のＳｉＧｅ層を堆積させることを有する、請求項６記載の方法。