[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2013150587A1 - 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板 - Google Patents

単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板 Download PDF

Info

Publication number
WO2013150587A1
WO2013150587A1 PCT/JP2012/058943 JP2012058943W WO2013150587A1 WO 2013150587 A1 WO2013150587 A1 WO 2013150587A1 JP 2012058943 W JP2012058943 W JP 2012058943W WO 2013150587 A1 WO2013150587 A1 WO 2013150587A1
Authority
WO
WIPO (PCT)
Prior art keywords
crystal sic
single crystal
sic epitaxial
epitaxial film
substrate
Prior art date
Application number
PCT/JP2012/058943
Other languages
English (en)
French (fr)
Inventor
川見　浩
佳孝 瀬戸口
信吉 山田
Original Assignee
株式会社エコトロン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社エコトロン filed Critical 株式会社エコトロン
Priority to JP2014508935A priority Critical patent/JPWO2013150587A1/ja
Priority to PCT/JP2012/058943 priority patent/WO2013150587A1/ja
Publication of WO2013150587A1 publication Critical patent/WO2013150587A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Definitions

  • the present invention relates to a method for producing a single crystal SiC epitaxial substrate and a single crystal SiC epitaxial substrate.
  • Semiconductors using single crystal SiC are expected to be applied to devices because they can operate at high temperatures with lower loss than silicon due to their physical properties.
  • a bulk crystal manufactured by a sublimation method or the like is processed to form a single crystal SiC substrate, and a single crystal SiC epitaxial serving as an active region of a semiconductor device is formed on the single crystal SiC substrate.
  • a film is formed.
  • a vapor phase growth method VPE method: Vapor Phase Epitaxy
  • VPE method Vapor Phase Epitaxy
  • liquid phase growth method Liquid Phase Epitaxy
  • SiC SiC is very stable with respect to temperature. Since it is difficult to form a stable liquid phase state, it is difficult to form a high quality epitaxial film.
  • the present inventor forms a single crystal SiC by sandwiching a silicon raw material between a single crystal SiC substrate and a carbon supply raw material and melting the silicon by heating at a high temperature in a crucible to perform epitaxial growth on the single crystal SiC substrate.
  • a method (MSE method: Metastable Solvent Epitaxy, metastable solvent epitaxy method) is proposed. According to this method, a high-quality single crystal SiC epitaxial film can be formed on a single crystal SiC substrate at high speed.
  • such a single crystal SiC substrate is generally called threading screw dislocation (TSD), threading edge dislocation (TED), or basal plane dislocation (BPD). Crystal defects are inherent.
  • the epitaxial film employed in the power device needs to be formed with a fine film thickness and impurity concentration, and it is generally preferable to use the VPE method in order to control the film thickness and impurity concentration with high accuracy.
  • the present invention suppresses the re-conversion of TSD-derived partial dislocations to TSD when a single crystal SiC epitaxial film is formed using the VPE method on a substrate on which TSD-derived partial dislocations exist. It is an object of the present invention to provide a method for producing a single crystal SiC epitaxial substrate and a single crystal SiC epitaxial substrate that can be manufactured.
  • the present inventor has been studying the solution of the above-described problem, and from the conversion from TSD to partial dislocation in the formation of the MSE epitaxial film, and from the partial dislocation to TSD in the formation of the VPE epitaxial film on the MSE epitaxial film. The state of reconversion was observed in detail.
  • TSD 14 present in the single crystal SiC substrate 11 is converted into partial dislocations 15 in the MSE epitaxial film 12 as shown in FIG.
  • the single crystal SiC is 4H type SiC (4H—SiC)
  • the single crystal SiC is converted to four partial dislocations 15.
  • the MSE epitaxial film 12 was formed with an interval of 40 to 400 nm.
  • FIG. I understood. 5 is a view of the virtual plane B provided in FIG. 4 as viewed from the A direction.
  • the present inventor has found that it is effective to lower the substrate temperature or increase the growth rate at the initial stage of vapor phase growth as a specific means for widening the interval between the partial dislocations in this way.
  • the substrate is generally heated to 1500 to 1800 ° C. and the growth rate is less than 4 ⁇ m / h, but the substrate temperature is 1450 ° C. or lower, or the growth rate is 4 ⁇ m. It was found that by setting the ratio to / h or more, the interval between partial dislocations can be increased, and reconversion to TSD can be suppressed.
  • the invention according to claim 4 The interval between the partial dislocations is widened by setting the temperature of the single crystal SiC substrate to 1450 ° C. or less at the initial stage of growth of the single crystal SiC epitaxial film by the vapor phase growth method. 4. The method for producing a single crystal SiC epitaxial substrate according to any one of 3.
  • the invention according to claim 7 A single-crystal SiC epitaxial substrate in which a single-crystal SiC epitaxial film is formed on a single-crystal SiC substrate or a single-crystal SiC epitaxial film in which partial dislocation accompanied by a Frank type stacking fault originated from a threading screw dislocation,
  • the interval of the partial dislocations is widened toward the surface side.
  • the interval between the four partial dislocations 15 is widened at the initial stage of vapor phase growth, so that the partial dislocations 15 do not converge to one point as in the prior art, and is shown in FIG.
  • the VPE epitaxial film 13 spreads from the interface side with the MSE epitaxial film 12 toward the surface side.
  • the partial dislocation 15 is suppressed from being reconverted into TSD.
  • Single-crystal SiC substrate As the single-crystal SiC substrate, a single-crystal SiC substrate in which partial dislocations originated from TSD are used is used. For example, an MSE epitaxial film is formed as a buffer layer on a commercially available single-crystal SiC substrate. A single crystal SiC substrate can be used. Such a single crystal SiC substrate can be produced using a known method described in Patent Document 1.
  • polishing means include chemical mechanical polishing (CMP), and polishing is preferably performed so that the flatness (arithmetic average roughness: Ra) is 0.5 nm or less.
  • CMP chemical mechanical polishing
  • the single crystal SiC substrate 21 having the buffer layer formed on the surface is placed on the susceptor 24 in the reaction furnace 22.
  • the inside of the reaction furnace 22 is sufficiently replaced with a gas such as hydrogen.
  • the single crystal SiC substrate 21 is heated to a predetermined temperature by heating the graphite susceptor 24 by induction heating by the high frequency coil 25.
  • a source gas 26 such as silane or propane is introduced into the reaction furnace 22. The introduced source gas 26 is thermally decomposed to form a VPE epitaxial film on the single crystal SiC substrate 21.
  • a single crystal SiC substrate 21 having a buffer layer formed on the surface thereof is put into a quartz reaction furnace 22 and placed on a graphite susceptor 24 enclosed by a heat insulating material 23.
  • the single crystal SiC substrate 21 is preferably preliminarily subjected to degreasing cleaning with an organic solvent and removal of heavy metal deposits with acid or alkali.
  • disilane, chlorosilane, dichlorosilane, or the like can be used instead of the above silane gas.
  • methane, ethane, butane, ethylene, acetylene, propylene, butylene, or the like can be used instead of propane gas.
  • an epitaxial film in which the interval between partial dislocations is widened can be obtained. Once the epitaxial film with the partial dislocation spacing widened is formed, the partial dislocation spacing does not return to the original even if epitaxial growth is performed on the epitaxial film at the same high temperature as in the prior art.
  • the upper limit of the growth rate of the epitaxial film is preferably 100 ⁇ m / h or less.
  • Such adjustment of the growth rate of the epitaxial film can be performed by adjusting the supply amount of the source gas.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　ＴＳＤ起源の部分転位が存在する基板上に、ＶＰＥ法を用いて単結晶ＳｉＣエピタキシャル膜を形成するに際して、ＴＳＤ起源の部分転位がＴＳＤに再変換されることを抑制することができる単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板を提供する。　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板上に、気相成長法によって単結晶ＳｉＣエピタキシャル膜を形成する単結晶エピタキシャル基板の製造方法であって、気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期に、単結晶ＳｉＣエピタキシャル膜に伝播された部分転位の間隔を広げることにより、部分転位を、貫通螺旋転位に再変換させることなく、単結晶ＳｉＣエピタキシャル膜に伝播させる単結晶ＳｉＣエピタキシャル基板の製造方法。

Description

単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板
　本発明は、単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板に関するものである。
　単結晶ＳｉＣを用いた半導体は、その物性値からシリコンと比較して低損失で高温動作可能なため、デバイスへの応用が期待されている。
　単結晶ＳｉＣデバイスを作製する際には、昇華法等で作製したバルク結晶を加工して単結晶ＳｉＣ基板を作り、その単結晶ＳｉＣ基板の上に、半導体デバイスの活性領域となる単結晶ＳｉＣエピタキシャル膜を形成する。この単結晶ＳｉＣエピタキシャル膜の形成方法としては、従来より、気相から原料を供給して所望のエピタキシャル膜を形成する気相成長法（ＶＰＥ法：Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）が主流となっている。
　一方、ＧａＡｓ等の化合物半導体では、原料を液相から供給してエピタキシャル成長を行う液相成長法（ＬＰＥ法：Ｌｉｑｕｉｄ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）も採用されているが、ＳｉＣは温度に対して非常に安定であり、安定した液相状態を形成することが困難なため、高品質なエピタキシャル膜を形成することが困難であった。
　そこで本発明者は、単結晶ＳｉＣ基板と炭素供給原料との間にシリコン原料を挟み、坩堝内で高温加熱することでシリコンを溶融して単結晶ＳｉＣ基板上にエピタキシャル成長を行う単結晶ＳｉＣの形成方法（ＭＳＥ法：Ｍｅｔａｓｔａｂｌｅ　Ｓｏｌｖｅｎｔ　Ｅｐｉｔａｘｙ、準安定溶媒エピタクシー法）を提案している。この方法によれば、単結晶ＳｉＣ基板上に高速で良質な単結晶ＳｉＣエピタキシャル膜を形成することができる。
　ところで、このような単結晶ＳｉＣ基板には、一般に、貫通螺旋転位（Ｔｈｒｅａｄｉｎｇ　Ｓｃｒｅｗ　Ｄｉｓｌｏｃａｔｉｏｎ：ＴＳＤ）や貫通刃状転位（Ｔｈｒｅａｄｉｎｇ　Ｅｄｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ：ＴＥＤ）、あるいは基底面転位（Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）と呼ばれる結晶欠陥が内在している。
　そして、従来のＶＰＥ法で作製されたエピタキシャル膜では、基板中のＴＳＤはそのまま膜中に伝播してしまい、デバイスを作製した際にデバイス不良を起こしてしまうことがあった（非特許文献１）。
　一方、ＭＳＥ法で作製したエピタキシャル膜では、基板中のＴＳＤの大半がＦｒａｎｋ型の積層欠陥を伴った部分転位（以下、「Ｆｒａｎｋ型の部分転位」、あるいは単に「部分転位」ともいう）へ変換される（非特許文献２）。このＦｒａｎｋ型の部分転位はデバイス不良を引き起こさないため、ＭＳＥエピタキシャル膜を用いてデバイスを作製することができれば、ＴＳＤに起因するデバイス不良を低減することが可能である。
　しかし、パワーデバイスに採用されるエピタキシャル膜は、膜厚や不純物濃度を精細に形成する必要があり、膜厚や不純物濃度を精度良く制御するためには、一般に、ＶＰＥ法を用いる方が好ましい。
　そこで、本発明者は、ＭＳＥ法を用いて形成したエピタキシャル膜を転位低減のためのバッファ層にして、ＶＰＥ法で活性層を形成するハイブリッド構造を提案している（特許文献１）。
「パワーエレクトロニクスインバータ基板技術開発プロジェクト」（事後評価）第１回分科会　資料　５－２（２）１８／２７、独立行政法人新エネルギー・産業技術総合開発機構　研究評価委員会、平成２２年２月 浜田信吉他、「準安定溶媒エピタキシ法によるＳｉＣ結晶欠陥の変換」、ＳｉＣ及び関連ワイドギャップ半導体研究会　第１７回講演会　予稿集、Ｐ－７
ＪＰ　ＷＯ　２００９／０１３９１４　Ａ１公報
　しかしながら、上記のようなハイブリッド構造のエピタキシャル膜を形成する際、条件によっては、基板中のＴＳＤから変換されたＭＳＥエピタキシャル膜の部分転位の多くが、ＶＰＥエピタキシャル膜の成長に際してＴＳＤに再変換されて、良好なデバイスが得られない場合があることが分かった。
　そこで、本発明は、ＴＳＤ起源の部分転位が存在する基板上に、ＶＰＥ法を用いて単結晶ＳｉＣエピタキシャル膜を形成するに際して、ＴＳＤ起源の部分転位がＴＳＤに再変換されることを抑制することができる単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板を提供することを課題とする。
　本発明者は、上記課題の解決について検討を進める中で、ＭＳＥエピタキシャル膜の形成におけるＴＳＤから部分転位への変換、および、ＭＳＥエピタキシャル膜上でのＶＰＥエピタキシャル膜の形成における部分転位からＴＳＤへの再変換の様子を詳しく観察した。
　即ち、単結晶ＳｉＣ基板上にＭＳＥエピタキシャル膜を形成した場合、図４に示すように、単結晶ＳｉＣ基板１１に内在するＴＳＤ１４が、ＭＳＥエピタキシャル膜１２中で部分転位１５に変換される。
　例えば、単結晶ＳｉＣが４ＨタイプのＳｉＣ（４Ｈ－ＳｉＣ）の場合、４本の部分転位１５に変換されることが知られているが、本発明者が詳しく観察したところ、これらの部分転位１５が、ＭＳＥエピタキシャル膜１２中では、４０～４００ｎｍの間隔を持って形成されていることが分かった。
　そして、ＶＰＥエピタキシャル膜１３を形成する際の成長初期に、これらの部分転位１５の間隔が狭まっていき、図５に示すように、１点に収束したときにＴＳＤ１４に再変換されていることが分かった。なお、図５は、図４に設けた仮想面ＢをＡ方向から見た図である。
　これらの知見に基づき、本発明者は、部分転位を１点に収束させなければ、ＴＳＤへの再変換を防止できると考え、種々の実験と検討を行った。
　その結果、ＶＰＥエピタキシャル膜の成長初期に、これらの部分転位の間隔を広げた場合、１点に収束することなく、部分転位のまま、ＶＰＥエピタキシャル膜中で間隔を広げながら伝播されていくことが分かった。
　そして、本発明者は、このように部分転位の間隔を広げる具体的な手段として、気相成長初期に基板温度を下げるか、または成長速度を上げることが有効であることを見出した。具体的には、気相成長時、基板は一般的に１５００～１８００℃に加熱され、成長速度は４μｍ／ｈ未満とされるが、基板温度を１４５０℃以下とするか、または成長速度を４μｍ／ｈ以上とすることにより、部分転位の間隔を広げることができ、ＴＳＤへの再変換を抑制することができることを見出した。
　そして、さらに、検討を行った結果、上記の方法は、単結晶ＳｉＣ基板上に形成したＭＳＥエピタキシャル膜をバッファ層として、気相成長法で活性層を形成するハイブリッド構造に限定されず、ＭＳＥ法以外の方法で作製されて表面部分にＴＳＤ起源の部分転位を有する単結晶ＳｉＣ基板であっても、同様に適用することができることが分かった。
　本発明は、上記の知見に基づくものであり、請求項１に記載の発明は、
　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板上に、気相成長法によって単結晶ＳｉＣエピタキシャル膜を形成する単結晶エピタキシャル基板の製造方法であって、
　気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期に、前記単結晶ＳｉＣエピタキシャル膜に伝播された前記部分転位の間隔を広げることにより、
　前記部分転位を、貫通螺旋転位に再変換させることなく、前記単結晶ＳｉＣエピタキシャル膜に伝播させる
ことを特徴とする単結晶ＳｉＣエピタキシャル基板の製造方法である。
　また、請求項２に記載の発明は、
　単結晶ＳｉＣ基板上に形成され、貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣエピタキシャル膜上に、気相成長法によって単結晶ＳｉＣエピタキシャル膜を形成する単結晶エピタキシャル基板の製造方法であって、
　気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期に、前記単結晶ＳｉＣエピタキシャル膜に伝播された前記部分転位の間隔を広げることにより、
　前記部分転位を、貫通螺旋転位に再変換させることなく、前記単結晶ＳｉＣエピタキシャル膜に伝播させる
ことを特徴とする単結晶ＳｉＣエピタキシャル基板の製造方法である。
　また、請求項３に記載の発明は、
　前記貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣエピタキシャル膜を、準安定溶媒エピタクシー法を用いて形成することを特徴とする請求項２に記載の単結晶エピタキシャル基板の製造方法である。
　また、請求項４に記載の発明は、
　前記気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期において、前記単結晶ＳｉＣ基板の温度を１４５０℃以下にすることにより、前記部分転位の間隔を広げることを特徴とする請求項１ないし請求項３のいずれか１項に記載の単結晶ＳｉＣエピタキシャル基板の製造方法である。
　また、請求項５に記載の発明は、
　前記気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期において、前記貫単結晶ＳｉＣエピタキシャル膜の成長速度を４μｍ／ｈ以上にすることにより、前記部分転位の間隔を広げることを特徴とする請求項１ないし請求項３のいずれか１項に記載の単結晶ＳｉＣエピタキシャル基板の製造方法である。
　また、請求項６に記載の発明は、
　請求項１ないし請求項５のいずれか１項に記載の単結晶ＳｉＣエピタキシャル基板の製造方法を用いて、
　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板または単結晶ＳｉＣエピタキシャル膜上に、気層成長法を用いて単結晶ＳｉＣエピタキシャル膜が形成されていることを特徴とする単結晶ＳｉＣエピタキシャル基板である。
　また、請求項７に記載の発明は、
　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板または単結晶ＳｉＣエピタキシャル膜上に、単結晶ＳｉＣエピタキシャル膜が形成されている単結晶ＳｉＣエピタキシャル基板であって、
　形成された単結晶ＳｉＣエピタキシャル膜において、前記部分転位の間隔が、表面側に向けて広がっていることを特徴とする単結晶ＳｉＣエピタキシャル基板である。
　本発明によれば、ＴＳＤ起源の部分転位が存在する基板上に、ＶＰＥ法を用いて単結晶ＳｉＣエピタキシャル膜を形成するに際して、ＴＳＤ起源の部分転位がＴＳＤに再変換されることを抑制することができる単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板を提供することができる。そして、この結果、良好なデバイスを作製することができる。
本発明の一実施の形態の単結晶ＳｉＣエピタキシャル基板における転位の伝播を模式的に示す図である。 本発明の一実施の形態の単結晶ＳｉＣエピタキシャル基板における転位の伝播を説明する一部拡大図である。 ＶＰＥエピタキシャル膜形成装置の構成を模式的に示す図である。 部分転位がＴＳＤに再変換される機構を説明する斜視図である。 図４に設けた仮想面ＢをＡ方向から見た図である。
　以下、本発明を実施の形態に基づいて説明する。
１．単結晶ＳｉＣエピタキシャル基板
　はじめに、本実施の形態に係る単結晶ＳｉＣエピタキシャル基板について説明する。図１は、本実施の形態の単結晶ＳｉＣエピタキシャル基板における転位の伝播を模式的に示す図である。そして、図２は前記した転位の伝播を説明する一部拡大図であり、４Ｈタイプの単結晶ＳｉＣ基板上に形成されたＭＳＥエピタキシャル膜に発生した転位のＶＰＥエピタキシャル膜への伝播の様子を示している。なお、図１および図２において、１１は単結晶ＳｉＣ基板、１２は単結晶ＳｉＣ基板１１から形成されたＭＳＥエピタキシャル膜、１３はＶＰＥエピタキシャル膜、１４はＴＳＤ、１５は部分転位である。図２は、図１をＡ方向から見た図である。
　前記したように、４Ｈタイプの単結晶ＳｉＣ基板１１に内在するＴＳＤ１４は、ＭＳＥエピタキシャル膜１２内において４本の部分転位１５に変換され、さらにＶＰＥエピタキシャル膜１３に伝播される。
　本実施の形態においては、４本の部分転位１５の間隔が、気相成長の初期に広げられることにより、従来のように、部分転位１５が１点に収束することがなく、図２に示すように、ＶＰＥエピタキシャル膜１３のＭＳＥエピタキシャル膜１２との界面側から表面側に向かって広がっていく。この結果、部分転位１５がＴＳＤに再変換することが抑制される。
２．単結晶ＳｉＣエピタキシャル基板の製造方法
　次に、本実施の形態に係る単結晶ＳｉＣエピタキシャル基板の製造方法について説明する。
（１）単結晶ＳｉＣ基板
　単結晶ＳｉＣ基板としては、ＴＳＤ起源の部分転位が内在する単結晶ＳｉＣ基板が使用され、例えば、市販の単結晶ＳｉＣ基板上にバッファ層としてＭＳＥエピタキシャル膜が形成された単結晶ＳｉＣ基板を使用することができる。このような単結晶ＳｉＣ基板は、特許文献１に記載されている公知の方法を用いて作製することができる。
　しかし、ＭＳＥ法を用いて作製されたＭＳＥエピタキシャル膜には、表面に凹凸（ステップバンチング）が形成されており、このような凹凸が存在していると、半導体デバイスの作製に際して不都合が生じるため、これらの凹凸を研磨によって平坦に加工する。
　具体的な研磨手段としては、例えば、化学機械研磨（ＣＭＰ）を挙げることができ、平坦度（算術平均粗さ:Ｒａ）が０．５ｎｍ以下となるように研磨することが好ましい。
　そして、研磨後のＭＳＥエピタキシャル膜（バッファ層）の厚みとしては、単結晶ＳｉＣ基板中に内在するＴＳＤ等の欠陥が充分に抑制されて、部分転移１５に変換されていれば、特に限定されない。
（２）ＶＰＥエピタキシャル膜の形成
　次に、上記で作製された単結晶ＳｉＣ基板上に形成されるＶＰＥエピタキシャル膜の形成について説明する。図３は、本実施の形態において、ＶＰＥエピタキシャル膜を形成するために用いられる気相成長エピタキシャル装置の構成を模式的に示す図であり、２１は単結晶ＳｉＣ基板、２２は反応炉、２３は断熱材、２４はサセプタ、２５は高周波コイル、２６は原料ガスである。
　本実施の形態におけるＶＰＥエピタキシャル膜の形成は、基本的に従来と同様であり、概略、以下の手順に従って、作製される。
　即ち、最初に、表面にバッファ層が形成された単結晶ＳｉＣ基板２１を、反応炉２２内のサセプタ２４上に設置する。次に、反応炉２２内を水素等のガスで充分に置換する。次に、高周波コイル２５による誘導加熱によってグラファイト製サセプタ２４を加熱することにより、単結晶ＳｉＣ基板２１を所定の温度まで加熱する。次に、シランやプロパン等の原料ガス２６を反応炉２２内に導入する。導入された原料ガス２６は熱分解されて、単結晶ＳｉＣ基板２１上にＶＰＥエピタキシャル膜が形成される。
　具体的には、最初に、表面にバッファ層が形成された単結晶ＳｉＣ基板２１を、石英製の反応炉２２内に投入し、断熱材２３で内包されたグラファイト製のサセプタ２４上に設置する。このとき、単結晶ＳｉＣ基板２１は、予め、有機溶剤による脱脂洗浄と、酸またはアルカリによる重金属系付着物の除去とを行っておくことが好ましい。
　なお、単結晶ＳｉＣ基板２１の反応炉２２内への投入に際しては、大気中の窒素ガスや酸素ガスを除去するために、ターボ分子ポンプなどの真空排気装置を用いて充分に排気した後、不活性ガスであるＡｒガス置換を行なう。
　次に、反応炉２２内のガスを水素ガスに置換して、マスフローコントローラで所定の水素ガス供給量を供給しながら、エピタキシャル成長を行う圧力に調整する。
　圧力調整は、例えば、反応炉２２内の圧力をバラトロン真空計で測定し、排気系の圧力調整バルブ開度へフィードバックすることによって行ない、ガス流量と成長圧力を各装置固有の最適値に合わせる。
　ガス流量と圧力が安定した後、高周波コイル２５に電力供給を行い、誘導加熱によってカーボン製サセプタ２４を加熱することにより、単結晶ＳｉＣ基板２１を所定の温度まで昇温する。なお、気相成長中の基板温度はパイロメータを用いてモニターしておく。
　次に、シランやプロパンなどの原料ガス２６を反応炉２２内に導入して、エピタキシャル成長を行う。なお、原料ガスを供給する前には、基板表面をより平坦にするために、水素ガスによるエッチングを施すことが好ましい。
　なお、原料ガスとしては、上記のシランガスに替えて、ジシラン、クロルシラン、ジクロルシランなどを用いることもできる。また、プロパンガスに替えて、メタン、エタン、ブタン、エチレン、アセチレン、プロピレン、ブチレンなどを用いることもできる。
　このとき、従来の気相成長においては、Ｓｉ液滴の形成を防止するために、単結晶ＳｉＣ基板２１を１５００～１８００℃の温度まで昇温して、エピタキシャル成長を行っていたが、本実施の形態においては、単結晶ＳｉＣ基板２１の温度は１２００～１４５０℃という低い温度でエピタキシャル成長を行う。
　このように、従来よりも低い温度でエピタキシャル成長を行うことにより、部分転位の間隔が広がったエピタキシャル膜を得ることができる。そして、一旦、部分転位の間隔が広がったエピタキシャル膜が形成されると、その上に、従来と同様の高い温度でエピタキシャル成長を行っても部分転位の間隔が元に戻ることはない。
　このため、本実施の形態においては、例えば、気相成長の成長初期に部分転位の間隔を広げる条件で部分転位を伝播させ、その後はデバイスに応じて必要な活性層が形成できるように気相成長の条件を変えるといった、複数の成長条件を経てＶＰＥエピタキシャル膜を成長させることもできる。
　上記においては、従来よりも低い温度でエピタキシャル成長を行うことにより部分転位の間隔を広げているが、エピタキシャル膜の成長速度を従来よりも速く、具体的には４μｍ／ｈ以上とすることによっても、部分転位の間隔を広げることができる。
　ただし、エピタキシャル膜の成長速度をあまり速くすると、結晶性が悪くなるため、エピタキシャル膜の成長速度の上限は、１００μｍ／ｈ以下とすることが好ましい。
　このようなエピタキシャル膜の成長速度の調整は、原料ガスの供給量により行うことができる。
　以下、実施例により本発明をより具体的に説明する。
Ａ．実験１
　以下の実験１においては、気相成長時の単結晶ＳｉＣ基板の温度を変えてＶＰＥエピタキシャル膜への部分転位の伝播率と単結晶ＳｉＣ基板の温度との関係を調べた。
１．ＳｉＣ単結晶基板
　ＳｉＣ単結晶基板として、市販のＳｉＣ単結晶基板（４Ｈ－ＳｉＣ）上に厚み１５μｍのＭＳＥエピタキシャル膜がバッファ層として形成されたＳｉＣ単結晶基板を用いた。
２．ＶＰＥエピタキシャル膜の形成
（１）気相成長温度
　サセプタ上に配置された単結晶ＳｉＣ基板を、１４００～１６５０℃の範囲で表１に示す５水準の温度で加熱した。
（２）前処理
　原料ガスを供給する前に、水素ガスによるエッチングを２０分間実施した。
（３）気相成長の圧力調整
　反応炉内に５０ｓｌｍの水素ガスを供給して、反応炉内の圧力を８０ｔｏｒｒに調整した。
（４）原料ガスの供給
　原料ガスとして、プロパンガス６．７ｓｃｃｍ、およびシランガス１０ｓｃｃｍを供給し、供給原子比率（Ｃ／Ｓｉ比）を２．０にした。
（５）エピタキシャル成長
　成長速度４．７μｍ／ｈで６０分間エピタキシャル成長を行った。
３．部分転位の伝播率の測定
（１）測定方法
　得られた各単結晶ＳｉＣエピタキシャル膜を、加熱融解した水酸化カリウム融液中でエッチングして転位を確認し、各単結晶ＳｉＣエピタキシャル膜における部分転位の伝播率（％）、即ち、ＭＳＥ膜（バッファ層）の部分転位が気相成長エピタキシャル膜（活性層）に部分転位として伝播した割合（％）を求めた（残りはＴＳＤに再変換されている）。
（２）測定結果
　測定結果をまとめて表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１より、気相成長温度が１４５０℃以下とした場合（実験例４、実験例５）には、気相成長温度が１４５０℃より高い場合（実験例１～３）に比べて、部分転位の伝播率が高く、ＴＳＤへの再変換が充分に抑制されることが確認できた。
Ｂ．実験２
　以下の実験２においては、気相成長時の単結晶ＳｉＣエピタキシャル膜の成長速度を変えて、部分転位の伝播率と単結晶ＳｉＣエピタキシャル膜の成長速度との関係を調べた。
　気相成長温度を１４００℃に固定し、表２に示す単結晶ＳｉＣエピタキシャル膜の成長速度としたこと以外は、実験１と同様にして、単結晶ＳｉＣエピタキシャル膜を得、部分転位の伝播率の測定を行った。測定結果をまとめて表２に示す。
Figure JPOXMLDOC01-appb-T000002
　表２より、単結晶ＳｉＣエピタキシャル膜の成長速度が速くなるに伴い、部分転位の伝播率が高くなることが分かる。そして、単結晶ＳｉＣエピタキシャル膜の成長速度が４μｍ／ｈ以上の場合（実験例８）には、ＴＳＤへの再変換が充分に抑制されることが確認できた。
　以上、説明したように、本発明においては、ＴＳＤ起源の部分転位がＴＳＤに再変換されることを抑制することができる単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板を提供することができる。
　以上、本発明を実施の形態に基づき説明したが、本発明は上記の実施の形態に限定されるものではない。本発明と同一および均等の範囲内において、上記の実施の形態に対して種々の変更を加えることが可能である。
１１、２１　　単結晶ＳｉＣ基板
１２　　　　　ＭＳＥエピタキシャル膜
１３　　　　　ＶＰＥエピタキシャル膜
１４　　　　　ＴＳＤ
１５　　　　　部分転位
２２　　　　　反応炉
２３　　　　　断熱材
２４　　　　　サセプタ
２５　　　　　高周波コイル
２６　　　　　原料ガス
Ａ　　　　　　矢視方向
Ｂ　　　　　　仮想面

Claims (7)

  1. 　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板上に、気相成長法によって単結晶ＳｉＣエピタキシャル膜を形成する単結晶エピタキシャル基板の製造方法であって、
    　気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期に、前記単結晶ＳｉＣエピタキシャル膜に伝播された前記部分転位の間隔を広げることにより、
    　前記部分転位を、貫通螺旋転位に再変換させることなく、前記単結晶ＳｉＣエピタキシャル膜に伝播させる
    ことを特徴とする単結晶ＳｉＣエピタキシャル基板の製造方法。
  2. 　単結晶ＳｉＣ基板上に形成され、貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣエピタキシャル膜上に、気相成長法によって単結晶ＳｉＣエピタキシャル膜を形成する単結晶エピタキシャル基板の製造方法であって、
    　気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期に、前記単結晶ＳｉＣエピタキシャル膜に伝播された前記部分転位の間隔を広げることにより、
    　前記部分転位を、貫通螺旋転位に再変換させることなく、前記単結晶ＳｉＣエピタキシャル膜に伝播させる
    ことを特徴とする単結晶ＳｉＣエピタキシャル基板の製造方法。
  3. 　前記貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣエピタキシャル膜を、準安定溶媒エピタクシー法を用いて形成することを特徴とする請求項２に記載の単結晶エピタキシャル基板の製造方法。
  4. 　前記気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期において、前記単結晶ＳｉＣ基板の温度を１４５０℃以下にすることにより、前記部分転位の間隔を広げることを特徴とする請求項１ないし請求項３のいずれか１項に記載の単結晶ＳｉＣエピタキシャル基板の製造方法。
  5. 　前記気相成長法による単結晶ＳｉＣエピタキシャル膜の成長初期において、前記貫単結晶ＳｉＣエピタキシャル膜の成長速度を４μｍ／ｈ以上にすることにより、前記部分転位の間隔を広げることを特徴とする請求項１ないし請求項３のいずれか１項に記載の単結晶ＳｉＣエピタキシャル基板の製造方法。
  6. 　請求項１ないし請求項５のいずれか１項に記載の単結晶ＳｉＣエピタキシャル基板の製造方法を用いて、
    　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板または単結晶ＳｉＣエピタキシャル膜上に、気層成長法を用いて単結晶ＳｉＣエピタキシャル膜が形成されていることを特徴とする単結晶ＳｉＣエピタキシャル基板。
  7. 　貫通螺旋転位起源のＦｒａｎｋ型の積層欠陥を伴った部分転位が内在する単結晶ＳｉＣ基板または単結晶ＳｉＣエピタキシャル膜上に、単結晶ＳｉＣエピタキシャル膜が形成されている単結晶ＳｉＣエピタキシャル基板であって、
    　形成された単結晶ＳｉＣエピタキシャル膜において、前記部分転位の間隔が、表面側に向けて広がっていることを特徴とする単結晶ＳｉＣエピタキシャル基板。
PCT/JP2012/058943 2012-04-02 2012-04-02 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板 WO2013150587A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014508935A JPWO2013150587A1 (ja) 2012-04-02 2012-04-02 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板
PCT/JP2012/058943 WO2013150587A1 (ja) 2012-04-02 2012-04-02 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/058943 WO2013150587A1 (ja) 2012-04-02 2012-04-02 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板

Publications (1)

Publication Number Publication Date
WO2013150587A1 true WO2013150587A1 (ja) 2013-10-10

Family

ID=49300117

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/058943 WO2013150587A1 (ja) 2012-04-02 2012-04-02 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板

Country Status (2)

Country Link
JP (1) JPWO2013150587A1 (ja)
WO (1) WO2013150587A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015097852A1 (ja) * 2013-12-27 2015-07-02 日新電機株式会社 単結晶ＳｉＣエピタキシャル膜の形成方法
WO2019043927A1 (ja) * 2017-09-01 2019-03-07 住友電気工業株式会社 炭化珪素エピタキシャル基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001122692A (ja) * 1999-10-26 2001-05-08 Central Res Inst Of Electric Power Ind 半導体結晶の製造方法およびこれを利用する製造装置
JP2003086516A (ja) * 2001-09-10 2003-03-20 Sanyo Electric Co Ltd サセプタ、ｃｖｄ装置、成膜方法、および半導体装置
WO2009013914A1 (ja) * 2007-07-26 2009-01-29 Ecotron Co., Ltd. ＳｉＣエピタキシャル基板およびその製造方法
JP2010089983A (ja) * 2008-10-07 2010-04-22 Ecotron:Kk ＳｉＣ単結晶の形成方法
JP2011219299A (ja) * 2010-04-07 2011-11-04 Nippon Steel Corp エピタキシャル炭化珪素単結晶基板の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4946264B2 (ja) * 2006-08-23 2012-06-06 日立金属株式会社 炭化珪素半導体エピタキシャル基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001122692A (ja) * 1999-10-26 2001-05-08 Central Res Inst Of Electric Power Ind 半導体結晶の製造方法およびこれを利用する製造装置
JP2003086516A (ja) * 2001-09-10 2003-03-20 Sanyo Electric Co Ltd サセプタ、ｃｖｄ装置、成膜方法、および半導体装置
WO2009013914A1 (ja) * 2007-07-26 2009-01-29 Ecotron Co., Ltd. ＳｉＣエピタキシャル基板およびその製造方法
JP2010089983A (ja) * 2008-10-07 2010-04-22 Ecotron:Kk ＳｉＣ単結晶の形成方法
JP2011219299A (ja) * 2010-04-07 2011-11-04 Nippon Steel Corp エピタキシャル炭化珪素単結晶基板の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015097852A1 (ja) * 2013-12-27 2015-07-02 日新電機株式会社 単結晶ＳｉＣエピタキシャル膜の形成方法
WO2019043927A1 (ja) * 2017-09-01 2019-03-07 住友電気工業株式会社 炭化珪素エピタキシャル基板
WO2019043973A1 (ja) * 2017-09-01 2019-03-07 住友電気工業株式会社 炭化珪素エピタキシャル基板
WO2019044841A1 (ja) * 2017-09-01 2019-03-07 住友電気工業株式会社 炭化珪素エピタキシャル基板
JPWO2019043973A1 (ja) * 2017-09-01 2019-11-07 住友電気工業株式会社 炭化珪素エピタキシャル基板
JPWO2019044841A1 (ja) * 2017-09-01 2020-10-01 住友電気工業株式会社 炭化珪素エピタキシャル基板
US11459670B2 (en) 2017-09-01 2022-10-04 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial wafer

Also Published As

Publication number Publication date
JPWO2013150587A1 (ja) 2015-12-14

Similar Documents

Publication Publication Date Title
JP5304713B2 (ja) 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ
US8093143B2 (en) Method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side
WO2018131449A1 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
US20100080956A1 (en) Low resistivity single crystal silicon carbide wafer
JP2008004888A (ja) 炭化珪素半導体エピタキシャル基板の製造方法。
JP2015002207A (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
CN107709635A (zh) 外延碳化硅单晶晶片的制造方法
JP2007273946A (ja) 窒化物半導体単結晶膜
JP6304699B2 (ja) エピタキシャル炭化珪素ウエハの製造方法
JP2005324994A (ja) ＳｉＣ単結晶の成長方法およびそれにより成長したＳｉＣ単結晶
JP2009231836A (ja) ヘテロエピタキシャル層を備えた半導体ウェハ及び前記ウェハの製造方法
CN104078331A (zh) 单晶4H-SiC衬底及其制造方法
JP2014019596A (ja) エピタキシャル成長装置、炭化珪素エピタキシャルウエハ、および炭化珪素エピタキシャルウエハ製造方法
CN104867818B (zh) 一种减少碳化硅外延材料缺陷的方法
JP6248532B2 (ja) ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置
WO2018211737A1 (ja) ＳｉＣエピタキシャルウエハおよびその製造方法
JP2015044727A (ja) ＳｉＣエピタキシャルウエハの製造方法
WO2013150587A1 (ja) 単結晶ＳｉＣエピタキシャル基板の製造方法および単結晶ＳｉＣエピタキシャル基板
JP2014027028A (ja) ＳｉＣエピタキシャル基板製造装置、ＳｉＣエピタキシャル基板の製造方法、ＳｉＣエピタキシャル基板
WO2012090268A1 (ja) 単結晶炭化珪素エピタキシャル基板とその製造方法および単結晶ＳｉＣデバイス
JP5370025B2 (ja) 炭化珪素単結晶インゴット
JP4916479B2 (ja) 炭化珪素エピタキシャル用基板の製造方法
WO2015097852A1 (ja) 単結晶ＳｉＣエピタキシャル膜の形成方法
JP2013035731A (ja) 単結晶炭化シリコン膜の製造方法及び単結晶炭化シリコン膜付き基板の製造方法
JP4311217B2 (ja) ３Ｃ−ＳｉＣ結晶の成長方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12873657

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014508935

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12873657

Country of ref document: EP

Kind code of ref document: A1