JP2012160244A

JP2012160244A - 半導体不揮発性メモリ

Info

Publication number: JP2012160244A
Application number: JP2011020988A
Authority: JP
Inventors: Yoshihiro Nakatake; 義浩中武
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-02-02
Filing date: 2011-02-02
Publication date: 2012-08-23
Also published as: CN102629490A; US20120195127A1

Abstract

【課題】誤ったデータ書き込みを防止することが可能な半導体不揮発性メモリを提供する。
【解決手段】メモリセル１０各々の内で第１論理レベルのデータ書き込み対象となるメモリセル１０に対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域には低電圧を印加することによりこのメモリセル１０内に書込電流を流す。一方、第２論理レベルのデータ書き込み対象となるメモリセル１０に対しては、ソース領域に高電圧のソース電圧を印加すると共に、ドレイン領域には電源電圧ＶＤＤよりも高い書込禁止電圧を印加することによりこのメモリセル１０内に書込電流が流れ込むのを禁止する。
【選択図】図３

Description

本発明は、半導体不揮発性メモリに関する。

半導体不揮発性メモリの１つとして、スプリットゲート型のフラッシュメモリが知られている（例えば、特許文献１の図１参照）。

かかるフラッシュメモリは、メモリセルアレイ、ワードラインドライバ、ソースラインドライバ、カラムデコーダを有する。

メモリセルアレイには、複数のビットラインの各々に交叉して複数のソースライン及びワードラインが形成されており、これらビットライン及びソースライン（ワードライン）の各交叉部に、スプリットゲート型のメモリセルが配置された構造を有する。スプリットゲート型のメモリセルは、そのゲート領域が、蓄積電荷量を制御する為のフローティングゲートと、アクセス対象となるセルを選択制御する為の選択ゲートと、に分離して構築されているＭＯＳ（Metal Oxide Semiconductor）構造のトランジスタからなる。かかるメモリセルのソース領域はソースラインに接続されており、そのドレイン領域はビットラインに接続されている。更に、選択ゲートにはワードラインが接続されている。ワードラインドライバは、メモリ書込、読出、消去の各動作に対応した各種駆動電圧をワードラインに印加する。ソースラインドライバは、メモリ書込、読出、消去の各動作に対応した各種駆動電圧をソースラインに印加する。カラムデコーダは、メモリ書込、読出、消去の各動作に対応した各種駆動電圧をビットラインに印加する。

尚、各メモリセルの初期状態は、フローティングゲートに電子が注入されていない状態であり、この状態で読み出しを行うと、データ「１」に対応した電圧がビットライン上に送出される。つまり、フローティングゲートに電子が注入されていない状態が、メモリセルにおけるデータ「１」の書き込み状態となる。

ここで、所望の１つのワードラインに接続されているメモリセルにデータ「０」を書き込む場合、先ず、ワードドライバが、このワードラインに対して所定の選択電圧を印加する。この間、ソースラインドライバが所定の高電圧をソースラインに印加し、カラムデコーダが低電圧をビットラインに印加する。これにより、メモリセルの選択ゲート及びフローティングゲート領域が共にオン状態となり、このメモリセルに書込電流が流れ込む。かかる書込電流によってフローティングゲートに電子が注入される。

一方、かかるワードラインに接続されているメモリセルの内でデータ「１」の書き込みを行うメモリセルのビットラインには、カラムデコーダが、電源電圧に対応した高電圧を印加する。これにより、かかるメモリセルのソースライン及びビットラインには、共に高電圧が印加されるので、メモリセルの選択ゲート及びフローティングゲート領域が共にオフ状態となり、上記した書込電流は流れない。よって、フローティングゲートに電子注入が為されないので、このメモリセルは、データ「１」の書き込み状態となる。

ところで、同時にデータ「０」の書き込みが為されるメモリセルの数が多いと、各メモリセルに流れ込む書込電流の合計電流が大となる為、電源電圧が低下する虞が生じる。この際、データ「１」の書き込みが為されるメモリセルのビットラインには、上記した書込電流の流れ込みを禁止させる、つまり選択ゲートの領域をオフ状態に維持させる為に、電源電圧に対応した高電圧が印加されている。しかしながら、電源電圧の低下によって、選択ゲートの領域がオン状態となり、メモリセルに書込電流が流れ込んでしまう場合があった。よって、データ「０」の誤った書き込みが為されてしまうという問題が生じた。

特開２００４−２１３８７９号公報

本発明は、誤ったデータ書き込みを防止することが可能な半導体不揮発性メモリを提供することを目的とする。

本発明による半導体不揮発性メモリは、夫々がＭＯＳＦＥＴ構造からなる複数のメモリセルと、前記メモリセルを選択的に駆動するドライバと、を含む不揮発性半導体メモリであって、前記ドライバは、書込対象となるメモリセルにデータを書き込ませるべき書込指令に応じて、電源電圧に基づき当該電源電圧よりも高いソース電圧を前記メモリセルの内の少なくとも書込対象メモリセル各々のソース領域に印加する第１駆動部と、前記書込指令に応じて、前記書込対象メモリセル各々の内で第１論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には所定の低電圧を印加することによりこの書込対象メモリセル内に書込電流を流す一方、前記第１論理レベルとは異なる第２論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には前記電源電圧よりも高い電圧を書込禁止電圧として印加することによりこの書込対象メモリセル内に前記書込電流が流れ込むのを禁止する第２駆動部と、を有する。

本発明においては、メモリセル各々の内で第１論理レベルのデータ書き込み対象となるメモリセルに対しては、そのソース領域及びドレイン領域間に書込電流を流すことにより、このメモリセルを第１論理レベルのデータ書込状態に設定する。一方、第２論理レベルのデータ書き込み対象となるメモリセルに対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域に電源電圧よりも高い書込禁止電圧を印加してこのメモリセル内に書込電流が流れ込むのを禁止することにより、第２論理レベルのデータ書込状態に設定するようにしている。

従って、第１論理レベルのデータ書き込み対象となるメモリセルの数が多い為に書込電流が増大し、それに伴い電源電圧が低下してしまっても、第２論理レベルのデータ書き込み対象となるメモリセルに印加される書込禁止電圧を、書込電流を阻止し得る程度の高電圧に維持することが可能となる。よって、第２論理レベルのデータが書き込まれるべきメモリセルに第１論理レベルのデータが書き込まれてしまうという誤った書き込みが防止される。

半導体不揮発性メモリの内部構成を示すブロック図である。メモリセル１０の構造を示す断面図である。カラムドライバ１０６に含まれる書込制御部ＷＣの内部構成の一例を示す回路図である。書込制御部ＷＣによる書込動作を説明する為のタイムチャートである。カラムドライバ１０６に含まれる書込制御部ＷＣの内部構成の他の一例を示す回路図である。

本発明による半導体不揮発性メモリにおいては、メモリセル各々の内で第１論理レベルのデータ書き込み対象となるメモリセルに対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域には低電圧を印加することによりこのメモリセル内に書込電流を流す。一方、第２論理レベルのデータ書き込み対象となるメモリセルに対しては、ソース領域に高電圧のソース電圧を印加すると共に、ドレイン領域には電源電圧よりも高い書込禁止電圧を印加することによりこのメモリセル内に書込電流が流れ込むのを禁止する。

図１は、半導体不揮発性メモリの全体構成を示すブロック図である。

図１に示すように、かかる半導体不揮発性メモリは、メモリセルアレイ１００、ロウドライバ１０４、カラムドライバ１０６及びコントローラ１０８を有する。

メモリセルアレイ１００には、ビットラインＢＬ_１〜ＢＬ_Ｍ（Ｍは２以上の整数）が配列されており、ビットラインＢＬ_１〜ＢＬ_Ｍに交叉した状態で、ワードラインＷＬ_１〜ＷＬ_Ｎ（Ｎは１以上の整数）及びソースラインＳＬ_１〜ＳＬ_Ｎ/2が配列されている。ソースラインＳＬ_１〜ＳＬ_Ｎ/2及びワードラインＷＬ_１〜ＷＬ_Ｎは、ＷＬ_１,ＳＬ_１,ＷＬ_２,ＷＬ_３,ＳＬ_２,ＷＬ_４,・・・の如き順に配列されており、これらワードラインＷＬ、ソースラインＳＬ及びビットラインＢＬの各交叉部に、図２に示す如きスプリット構造を有するメモリセル１０が形成されている。

図２に示すように、メモリセル１０は、例えばスプリットゲート型のｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)から構成されている。すなわち、メモリセル１０は、ｐ型のシリコン基板１１の上面に形成されているｎ型のソース領域１２及びドレイン領域１３を覆うように、ＳｉＯ_２からなるゲート絶縁膜１４及び選択ゲート電極１５が積層形成されている構造を有する。ただし、メモリセル１０においては、図２に示すように、ゲート絶縁膜１４内にフローティングゲート電極１５が含まれている。

コントローラ１０８は、読出又は消去指令が供給された場合には、その読出又は消去元を示すアドレス情報をロウドライバ１０４に供給する。また、書込指令が供給された場合には、コントローラ１０８は、書込動作を実施させるべき書込動作信号ＰＲＯＧをロウドライバ１０４及びカラムドライバ１０６に供給する。更に、コントローラ１０８は、その書き込み先を示すアドレス情報をロウドライバ１０４に供給すると共に、１ワードラインＷＬに接続されているＭ個のメモリセル１０各々に書き込むべき書込データＤＴ_１〜ＤＴ_Ｍをカラムドライバ１０６に供給する。

ロウドライバ１０４は、コントローラ１０８から供給された書込動作信号ＰＲＯＧに応じて、メモリセルアレイ１００に形成されているワードラインＷＬ_１〜ＷＬ_Ｎの内の１のワードラインＷＬを上記したアドレス情報に基づいて選択し、このワードラインＷＬにゲート電圧を供給する。これにより、ゲート電圧が供給された１のワードラインＷＬに接続されているメモリセル１０の各々がデータの読出、消去又は書込対象となる。更に、ロウドライバ１０４は、データの読出、消去又は書込に対応した各種電圧を生成し、これをソースラインＳＬに印加する。

カラムドライバ１０６は、コントローラ１０８から供給された書込動作信号ＰＲＯＧに応じて、データの読出、消去又は書込に対応した各種電圧を生成し、これを対応するビットラインＢＬ_１〜ＢＬ_Ｍの各々に印加する。

このように、図１に示される半導体不揮発性メモリは、マトリクス状に配列された複数のメモリセル１０と、メモリセル１０を駆動するドライバ部（ロウドライバ１０４、カラムドライバ１０６及びコントローラ１０８を含む）と、を有する。

次に、図１に示される半導体不揮発性メモリの書込動作について説明する。

先ず、書込動作信号ＰＲＯＧに応じて、ロウドライバ１０４が、上記したアドレス情報に基づき１のワードラインＷＬを書き込み対象とすべき選択電圧をこのワードラインＷＬに印加する。更に、ロウドライバ１０４は、この半導体不揮発性メモリを駆動すべく供給された電源電圧ＶＤＤに基づき高電圧のソース電圧Ｖ_ＰＰを生成し、これを書込動作信号ＰＲＯＧに応じて、このワードラインＷＬに隣接するソースラインＳＬに印加する。尚、ソース電圧Ｖ_ＰＰは、電源電圧ＶＤＤよりも高い電圧値を有する。

また、書込動作信号ＰＲＯＧに応じて、カラムドライバ１０６に設けられている書込制御部ＷＣが、コントローラ１０８から供給された書込データＤＴ_１〜ＤＴ_Ｍ各々に対応した電圧（後述する）を生成し、夫々ビットラインＢＬ_１〜ＢＬ_Ｍの各々に印加する。

図３は、かかる書込制御部ＷＣの内部構成の一例を示す図である。

図３に示すように、書込制御部ＷＣは、ビットラインＢＬ_１〜ＢＬ_Ｍ各々毎に設けられた、夫々同一の内部構成を有する書込電圧生成回路２０_１〜２０_Ｍからなる。書込電圧生成回路２０_１〜２０_Ｍの各々は、昇圧回路２１、第１基準電圧発生回路２２、第２基準電圧発生回路２３、インバータ２４、ｐチャネル型のＭＯＳＦＥＴであるＦＥＴ２５、ｎチャネル型のＭＯＳＦＥＴであるＦＥＴ２６及び２７から構成される。

昇圧回路２１は、図４（ａ）又は図４（ｂ）に示す如く、書込動作信号ＰＲＯＧが書込動作を促す論理レベル１の状態にある間に亘り、電源電圧ＶＤＤを昇圧することにより、この電源電圧ＶＤＤよりも高電圧のピーク電圧Ｖ_ＭＭを有する書込禁止電圧Ｖ_PROGを生成し、これをＦＥＴ２５のソース端子に供給する。

第１基準電圧発生回路２２は、書込動作信号ＰＲＯＧが書込動作を促す論理レベル１の状態にある間は、ＦＥＴ２５をオン状態にする電圧を有する第１基準電圧Ｖ_ref1を生成してＦＥＴ２５のゲート端子に供給する。また、書込動作信号ＰＲＯＧが論理レベル０の状態にある間は、第１基準電圧発生回路２２は、ＦＥＴ２５をオフ状態にする電圧を有する第１基準電圧Ｖ_ref1を生成しこれをＦＥＴ２５のゲート端子に供給する。第２基準電圧発生回路２３は、書込動作信号ＰＲＯＧが書込動作を促す論理レベル１の状態にある間は、ＦＥＴ２７をオン状態にする電圧を有する第２基準電圧Ｖ_ref2を生成してＦＥＴ２７のゲート端子に供給する。また、書込動作信号ＰＲＯＧが論理レベル０の状態にある間は、第２基準電圧発生回路２３は、ＦＥＴ２７をオフ状態にする電圧を有する第２基準電圧Ｖ_ref2を生成しこれをＦＥＴ２７のゲート端子に供給する。インバータ２４は、コントローラ１０８から供給された書込データＤＴの論理レベルを反転させた信号を、ＦＥＴ２６のゲート端子に供給する。ＦＥＴ２５は、書込動作信号ＰＲＯＧが書込動作を促す論理レベル１の状態にある場合に、第１基準電圧発生回路２２から供給された第１基準電圧Ｖ_ref1に応じてオン状態となり、昇圧回路２１から供給された書込禁止電圧Ｖ_progをビットラインＢＬに印加する。ＦＥＴ２７は、書込動作信号ＰＲＯＧが書込動作を促す論理レベル１の状態にある場合に、第２基準電圧発生回路２３から供給された第２基準電圧Ｖ_ref2に応じてオン状態となり、そのソース端子に印加されている低電位の接地電圧ＧＮＤを、ドレイン端子を介してＦＥＴ２６のソース端子に供給する。ＦＥＴ２６は、論理レベル１を示す書込データＤＴが供給された場合にはオフ状態となる一方、論理レベル０を示す書込データＤＴが供給された場合にはオン状態となり、ＦＥＴ２７から供給された接地電圧ＧＮＤをビットラインＢＬに供給する。

図３に示す構成により、書込制御部ＷＣは、論理レベル０の書込データＤＴが書き込まれるべきメモリセル１０が接続されているビットラインＢＬには、図４（ａ）に示す如き低電圧Ｖ_Ｔを印加する。例えば、書込データＤＴ_１が論理レベルが０である場合には、書込電圧生成回路２０_１のＦＥＴ２６がオン状態となり、低電位である接地電圧ＧＮＤがＦＥＴ２６及び２７を介してビットラインＢＬ_１に印加される。すなわち、この間、高電圧である書込禁止電圧Ｖ_progがＦＥＴ２５を介してビットラインＢＬ_１に印加されているものの、低電圧である接地電圧ＧＮＤもＦＥＴ２６及び２７を介してビットラインＢＬ_１に印加されるので、ビットラインＢＬ_１上の電圧、つまりメモリセル１０のドレイン領域１３には、図４（ａ）に示す如き低電圧Ｖ_Ｔが印加されることになる。尚、メモリセル１０のソース領域１２には、図４（ａ）に示す如く、ロウドライバ１０４から供給された高電圧のソース電圧Ｖ_ＰＰが印加されている。よって、メモリセル１０のソース領域１２には高電圧（Ｖ_ＰＰ）、ドレイン領域１３には低電圧（Ｖ_Ｔ）が印加されることになるので、ソース領域１２及びドレイン領域１３間に書込電流が流れる。かかる書込電流に伴い、ビットラインＢＬ_１に接続されているメモリセル１０のフローティングゲート領域には電子が注入され、このメモリセル１０は、論理レベル０のデータが書き込まれた状態に設定される。

一方、論理レベル１の書込データＤＴが書き込まれるべきメモリセル１０が接続されているビットラインＢＬには、書込制御部ＷＣは、図４（ｂ）に示す如く書込禁止電圧Ｖ_progを印加する。例えば、書込データＤＴ_２が論理レベルが１である場合には、書込電圧生成回路２０_２のＦＥＴ２６がオフ状態となるので、図４（ｂ）に示す如く、昇圧回路２１から送出された高電圧のピーク電圧Ｖ_ＭＭを有する書込禁止電圧Ｖ_progだけがＦＥＴ２５を介してビットラインＢＬ_２に印加される。つまり、高電圧の書込禁止電圧Ｖ_progがビットラインＢＬ_２を介してメモリセル１０のドレイン領域１３に印加されるのである。尚、この間、メモリセル１０のソース領域１２には、ロウドライバ１０４から供給された高電圧のソース電圧Ｖ_ＰＰが印加されている。よって、メモリセル１０のソース領域１２及びドレイン領域１３には共に高電圧（Ｖ_prog、Ｖ_ＰＰ）が印加されることになるので、ソース領域１２及びドレイン領域１３間に上記した如き書込電流が流れることはない。従って、ビットラインＢＬ_２に接続されているメモリセル１０のフローティングゲート領域に対しては電子の注入が為されないので、このメモリセル１０は、論理レベル１のデータが書き込まれた状態に設定される。

ここで、上述した如き論理レベル０を有するデータの書き込みが同時に為されるメモリセル１０の数が多いと、各メモリセルに流れ込む書込電流の合計電流が大となり、電源電圧ＶＤＤの低下が生じる場合がある。尚、論理レベル１を書き込むべきメモリセル１０のドレイン領域１３には、上記した如き書込電流の発生を禁止する為の書込禁止電圧Ｖ_progが印加されるが、電源電圧ＶＤＤの低下に伴いこの書込禁止電圧Ｖ_progも低下してしまう。この際、ドレイン領域１３に印加される高電圧の書込禁止電圧Ｖ_progが、ソース領域１２に印加される高電圧のソース電圧Ｖ_ＰＰに対して所定電圧値以上低下してしまうと、メモリセル１０に書込電流が流れ込んでしまい、本来、論理レベル１の書き込みが為されるべきメモリセル１０に論理レベル０の誤った書き込みが為されてしまうという問題が生じる。

しかしながら、図３に示される書込制御部ＷＣでは、昇圧回路２１によって電源電圧ＶＤＤの電圧値を昇圧することにより書込禁止電圧Ｖ_proを生成するようにしているので、このような誤った書き込みが防止される。つまり、書込電流の増大に伴う電源電圧ＶＤＤの低下量を予め想定しておき、この低下量の分だけ電源電圧ＶＤＤを昇圧したものを書込禁止電圧Ｖ_proとすれば、例え電源電圧ＶＤＤが低下してしまっても、書込禁止電圧Ｖ_proは書込電流を阻止し得る程度の高電圧に維持することが可能となる。これにより、論理レベル１のデータ書き込み対象となるメモリセル１０に対して、論理レベル０のデータ書き込まれてしまうという誤った書き込みを防止することが可能となる。

尚、書込電圧生成回路２０_１〜２０_Ｍ各々の内部構成としては、図３に示されるものに代わり、図５に示す如き構成を採用しても良い。

図５に示す書込電圧生成回路２０では、図３に示される構成中から昇圧回路２１を省くと共に、レベルシフタ３１、ｐチャネル型ＭＯＳＦＥＴであるＦＥＴ３２及び３３を追加した点を除く他の構成は、図３に示されるものと同一である。よって、以下に、レベルシフタ３１、ＦＥＴ３２及び３３各々の動作を中心にして、図５に示される書込電圧生成回路２０の動作について説明する。

図５において、レベルシフタ３１は、インバータ２４によって論理反転された信号、つまり書込データＤＴの論理レベルを反転させた信号のレベルを、ＦＥＴ３２を駆動し得るレベルにシフトし、このレベルシフトした反転書込データ信号ＷＳをＦＥＴ３２のゲート端子に供給する。ＦＥＴ３２のソース端子はソースラインＳＬに接続されており、そのドレイン端子はＦＥＴ２５のソース端子に接続されている。

ＦＥＴ３２は、そのゲート端子に供給された反転書込データ信号ＷＳが論理レベル１に対応したレベルである場合にはオフ状態となる一方、反転書込データ信号ＷＳが論理レベル０に対応したレベルである場合にはオン状態となり、ソースラインＳＬ上の電圧を書込禁止電圧Ｖ_progとしてＦＥＴ２５のソース端子に供給する。

ＦＥＴ３３は、書込データＤＴの論理レベルが１である場合にはオフ状態にとなる一方、書込データＤＴの論理レベルが０である場合にはオン状態となり、電源電圧ＶＤＤをＦＥＴ２５のソース端子に供給する。

次に、図５に示される構成を有する書込電圧生成回路２０の動作について説明する。

先ず、コントローラ１０８から書込動作を促す論理レベル１の書込動作信号ＰＲＯＧが供給され、更に論理レベル０の書込データＤＴが供給された場合には、書込電圧生成回路２０のＦＥＴ２５〜２７がオン状態、ＦＥＴ３３がオン状態、ＦＥＴ３２がオフ状態となる。これにより、ＦＥＴ３３及び２５を介して電源電圧ＶＤＤがビットラインＢＬに印加されると共に、接地電圧ＧＮＤがＦＥＴ２７及び２６を介してビットラインＢＬに印加される。よって、ビットラインＢＬ上の電圧、つまりメモリセル１０のドレイン領域１３には、図４（ａ）に示す如き低電圧Ｖ_Ｔが印加されることになる。尚、この間、図４（ａ）に示す如く、ロウドライバ１０４から供給された高電圧のソース電圧Ｖ_ＰＰがソースラインＳＬを介してメモリセル１０のソース領域１２に印加される。よって、メモリセル１０のソース領域１２には高電圧（Ｖ_ＰＰ）、ドレイン領域１３には低電圧（Ｖ_Ｔ）が印加されることになり、ソース領域１２及びドレイン領域１３間に書込電流が流れる。かかる書込電流に伴い、ビットラインＢＬに接続されているメモリセル１０のフローティングゲート領域には電子が注入され、このメモリセル１０は、論理レベル０のデータが書き込まれた状態に設定される。

一方、論理レベル１の書込データＤＴが供給された場合には、書込電圧生成回路２０のＦＥＴ２５及び２７がオン状態、ＦＥＴ２６がオフ状態、ＦＥＴ３３がオフ状態、ＦＥＴ３２がオン状態となる。これにより、ＦＥＴ３２が、ソースラインＳＬに印加されているソース電圧Ｖ_ＰＰを書込禁止電圧Ｖ_progとし、これをＦＥＴ２５を介してビットラインＢＬに印加する。従って、ソース電圧Ｖ_ＰＰがメモリセル１０のソース領域１２に印加されると共に、このソース電圧Ｖ_ＰＰと等しい電圧値を有する書込禁止電圧Ｖ_progがメモリセル１０のドレイン領域１３に印加されることになる。よって、このメモリセル１０のソース領域１２及びドレイン領域１３間に書込電流が流れることはないので、このメモリセル１０は、論理レベル１のデータが書き込まれた状態に設定される。

このように、図５に示す構成を有する書込電圧生成回路２０は、論理レベル１の書込データＤＴが書き込まれるべきメモリセル１０に対しては、ＦＥＴ３２が、このメモリセル１０のソース領域１２に印加されているソース電圧Ｖ_ＰＰを書込禁止電圧Ｖ_progとしてドレイン領域１３に中継供給することにより、書込電流の流れ込みを禁止するようにしている。よって、例え電源電圧ＶＤＤが低下してしまっても、メモリセル１０のソース領域１２及びドレイン領域１３間に書込電流が流れることは無いので、論理レベル１の書込データＤＴが書き込まれるべきメモリセル１０に対して論理レベル０のデータが書き込まれてしまうという誤ったデータ書き込みが防止される。

尚、書込電圧生成回路２０の内部構成として図５に示される構成を採用すれば、上記した如き昇圧回路２１が不要となるので、図３に示される内部構成を採用した場合に比して回路規模を縮小化することが可能となる。

１０メモリセル
２０_１〜２０_Ｍ書込電圧生成回路
２１昇圧回路
２５〜２７、３２、３３ＦＥＴ
３１レベルシフタ

Claims

夫々がＭＯＳＦＥＴ構造からなる複数のメモリセルと、前記メモリセルを選択的に駆動するドライバと、を含む不揮発性半導体メモリであって、
前記ドライバは、書込対象となるメモリセルにデータを書き込ませるべき書込指令に応じて、電源電圧に基づき当該電源電圧よりも高いソース電圧を前記メモリセルの内の少なくとも書込対象メモリセル各々のソース領域に印加する第１駆動部と、
前記書込指令に応じて、前記書込対象メモリセル各々の内で第１論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には所定の低電圧を印加することによりこの書込対象メモリセル内に書込電流を流す一方、前記第１論理レベルとは異なる第２論理レベルのデータ書き込み対象となる書込対象メモリセルのドレイン領域には前記電源電圧よりも高い電圧を書込禁止電圧として印加することによりこの書込対象メモリセル内に前記書込電流が流れ込むのを禁止する第２駆動部と、を有することを特徴とする不揮発性半導体メモリ。
前記第２駆動部は、前記電源電圧を昇圧して前記書込禁止電圧を生成する昇圧回路と、
前記書込指令に応じて、前記書込対象メモリセルのドレイン領域に前記書込禁止電圧を印加する第１トランジスタと、
前記書込指令に応じて、前記第１論理レベルのデータが供給された場合にはオン状態となって接地電圧を前記書込対象メモリセルのドレイン領域に印加する一方、前記第２論理レベルのデータが供給された場合にはオフ状態となる第２トランジスタと、を含むことを特徴とする請求項１記載の不揮発性半導体メモリ。
前記第２駆動部は、前記書込対象メモリセルのソース領域の電圧を前記書込禁止電圧としこれを前記第２論理レベルのデータ書き込み対象となる前記書込対象メモリセルのドレイン領域に中継供給するスイッチング手段を含むことを特徴とする請求項１記載の不揮発性半導体メモリ。
前記スイッチング手段は、前記第２論理レベルのデータが供給された場合にオン状態となって前記書込対象メモリセルのソース領域の電圧を前記書込禁止電圧として取り込む第１トランジスタと、前記書込指令に応じて前記第１トランジスタが取り込んだ前記書込禁止電圧を前記書込対象メモリセルのドレイン領域に印加する第２トランジスタとを、含み、
前記第２駆動部は、前記書込指令に応じて、前記第１論理レベルのデータが供給された場合にはオン状態となって接地電圧を前記書込対象メモリセルのドレイン領域に印加する一方、前記第２論理レベルのデータが供給された場合にはオフ状態となる第３トランジスタを更に有することを特徴とする請求項３記載の不揮発性半導体メモリ。
前記メモリセルは、スプリットゲート型のＭＯＳＦＥＴ構造を有することを特徴とする請求項１〜４のいずれか１に記載の不揮発性半導体メモリ。