JP6298240B2 - 半導体装置及びその消去方法 - Google Patents

Description

本発明は、Ｐ型メモリトランジスタを有する半導体記憶装置及びその消去方法に関する。

フラッシュメモリに代表される不揮発性の半導体記憶装置は、種々の電子機器におけるデータ記憶素子として多用されている。近年、電子機器の小型化・低消費電力化の要求に伴い、半導体記憶装置にも半導体記憶装置の高集積化・低消費電力化が求められている。

特開２０００−００３５９７号公報 特開２００７−０８０３３８号公報

しかしながら、本願発明者等がＰ型メモリトランジスタの消去動作に関する検証を行ったところ、トランジスタの各端子に消去電圧を印加後、待機電圧に戻す際に、大電流が流れる場合があることが初めて明らかとなった。大電流が発生しても消去を可能にするためには、大電流に耐える太い配線や、大電流を供給できる大きな電源回路が必要であり、半導体記憶装置の集積化の妨げになる。また、消去時に流れる大電流は、場合によってはメモリトランジスタ自体を破壊する虞もある。

本発明の目的は、消去動作の際に大電流が流れるのを防止しうる半導体記憶装置及びその消去方法を提供することにある。

実施形態の一観点によれば、半導体基板内に形成されたＮ型のウェルと、前記ウェル内に形成されたＰ型の第１の不純物領域及び第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを含むＰ型メモリトランジスタを有する半導体記憶装置の消去方法であって、前記ゲート電極に負電圧を印加し、前記第１の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜く工程と、前記第１の不純物領域をフローティング状態にして前記ウェルを待機電圧まで降圧する工程とを有する半導体記憶装置の消去方法が提供される。

また、実施形態の他の観点によれば、半導体基板内に形成されたＮ型のウェルと、前記ウェル内に形成されたＰ型の第１の不純物領域及び第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリトランジスタと、前記ゲート電極に負電圧を印加し、前記第１の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜いた後、前記第１の不純物領域をフローティング状態にして前記ウェルを待機電圧まで降圧する制御回路とを有する半導体記憶装置が提供される。

開示の半導体記憶装置及びその消去方法によれば、消去電圧を待機電圧まで降圧する際に大電流が流れるのを防止することができる。また、メモリトランジスタが大電流により破壊されるのを防止することができ、半導体記憶装置の信頼性を向上することができる。

図１は、一実施形態による半導体記憶装置の構造を示す概略図（その１）である。 図２は、一実施形態による半導体記憶装置の構造を示す概略図（その２）である。 図３は、一実施形態による半導体記憶装置の構造を示す概略図（その３）である。 図４は、一実施形態による半導体記憶装置の構造を示す概略図（その４）である。 図５は、一実施形態による半導体記憶装置の構造を示す概略図（その５）である。 図２は、一実施形態による半導体記憶装置の構造を示す概略図（その６）である。 図７は、一実施形態による半導体記憶装置の消去方法を示すフローチャートである。 図８は、一実施形態による半導体記憶装置の消去方法を示すタイムチャートである。 図９は、一実施形態による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。 図１０は、参考例による半導体記憶装置の構造を示す概略図である。 図１１は、参考例による半導体記憶装置の消去方法を示すフローチャートである。 図１２は、参考例による半導体記憶装置の消去方法を示すタイムチャートである。 図１３は、参考例による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。

［一実施形態］
一実施形態による半導体記憶装置の構造及びその消去方法について図１乃至図９を用いて説明する。

図１乃至図６は、本実施形態による半導体記憶装置の構造を示す概略図である。図７は、本実施形態による半導体記憶装置の消去方法を示すフローチャートである。図８は、本実施形態による半導体記憶装置の消去方法を示すタイムチャートである。図９は、本実施形態による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。

はじめに、本実施形態による半導体記憶装置の構造について図１乃至図６を用いて説明する。

図１に示すように、メモリセルアレイ１０には、ワードライン制御回路１２、ビットライン制御回路３０、ソースライン制御回路４６及びウェル制御回路６２が接続されている。ワードライン制御回路１２には、ワードライン電圧発生回路２２が接続されている。ビットライン制御回路３０には、ビットライン電圧制御回路４０が接続されている。ソースライン制御回路４６には、ソースライン電圧発生回路５６が接続されている。ウェル制御回路６２には、ウェル電圧発生回路７２が接続されている。ワードライン電圧発生回路２２、ビットライン電圧発生回路４０、ソースライン電圧発生回路５６及びウェル電圧発生回路には、ストレス印加信号発振回路８２が接続されている。なお、本明細書では、これら制御回路及び電圧発生回路を、一括して「制御回路」と表現することがある。

ワードラインの電圧を検出するワードライン電圧検出回路２８には、ワードライン制御回路１２、ワードライン電圧発生回路２２、ソースライン電圧発生回路５６、ウェル電圧発生回路７２及びストレス印加信号発信回路８２が接続されている。ウェルの電圧を検出するウェル電圧検出回路７８には、ワードライン制御回路１２、ソースライン制御回路４６及びウェル制御回路６２が接続されている。ワードライン電圧発生回路２２及びビットライン制御回路３０には、消去実行信号発信回路８０が接続されている。

このように、本実施形態による半導体記憶装置では、消去の後にストレス印加信号の立ち下がりに応じてウェル電圧を降圧する観点から、ストレス印加信号発信回路８２からの出力信号をウェル電圧発生回路７２に入力できるようになっている。また、Ｎウェル電圧が待機電圧まで降下したのを確認後にソース電圧及びゲート電圧を待機電圧に戻す観点から、ウェル電圧検出回路７２からの出力信号をソースライン制御回路４６及びワードライン制御回路１２に入力できるようになっている。

メモリセルアレイ１０は、図２に示すように、複数のセクタ１０Ａ，１０Ｂ…を有している。複数のセクタ１０Ａ，１０Ｂ…は、互いに電気的に分離されたＮウェルによって画定されている。Ｎウェルには、ウェル信号線Ｗがそれぞれ接続されている。ここでは、セクタ１０ＡのＮウェルにウェル信号線Ｗ_Ａが接続され、セクタ１０ＢのＮウェルにウェル信号線Ｗ_Ｂが接続されているものとする。なお、図２には２つのセクタ１０Ａ，１０Ｂを記載しているが、セクタの総数はこれに限定されるものではない。

セクタ１０Ａ，Ｂ内には、Ｐ型メモリトランジスタＭＣがマトリクス状にそれぞれ配置されている。Ｐ型メモリトランジスタＭＣは、例えばＰ型のシリコン基板内に形成されたＮウェル内に形成される。ソース領域（第１の不純物領域）、ドレイン領域（第２の不純物領域）及びコントロールゲート電極はＰ型半導体により形成され、フローティングゲート電極（電荷蓄積層）はＮ型半導体により形成される。なお、以後の説明において「ゲート電極」は、「コントロールゲート電極」を表すものである。

行方向に並ぶＰ型メモリトランジスタＭＣのゲート電極は、ワードラインＷＬにより共通接続されている。また、列方向に並ぶＰ型メモリトランジスタＭＣのドレイン端子は、ビットラインＢＬにより共通接続されている。ここでは、セクタ１０ＡにワードラインＷＬ_Ａ１，ＷＬ_Ａ２，ＷＬ_Ａ３…とビットラインＢＬ_Ａ１，ＢＬ_Ａ２，ＢＬ_Ａ３…が設けられ、セクタ１０ＢにワードラインＷＬ_Ｂ１，ＷＬ_Ｂ２，ＷＬ_Ｂ３…とビットラインＢＬ_Ｂ１，ＢＬ_Ｂ２，ＢＬ_Ｂ３…が設けられているものとする。なお、図では各セクタ１０Ａ，１０Ｂに５本のワードラインＷＬと３本のビットラインＢＬとを記載しているが、ワードラインＷＬ及びビットラインＢＬの本数はこれらに限定されるものではない。

Ｐ型メモリトランジスタＭＣのソース端子は、セクタ１０Ａ，１０Ｂ毎に束ねられ、ソースラインＳＬに接続されている。ここでは、セクタ１０Ａ内のＰ型メモリトランジスタＭＣに共通接続されたソースラインＳＬをソースラインＳＬ_Ａと表し、セクタ１０ＢのメモリセルＭＣに共通接続されたソースラインＳＬをソースラインＳＬ_Ｂと表すものとする。

ワードライン電圧発生回路２２は、図３に示すように、消去電圧１発生回路２４、消去電圧２発生回路２５、ＶＤＤ発生回路２６を有している。ワードライン電圧発生回路２２は、ワードライン電圧検出回路２８、ストレス印加信号発信回路８０、ストレス信号発信回路８２からの信号に応じて、消去電圧１発生回路２４、消去電圧２発生回路２５、ＶＤＤ発生回路２６により発生された電圧をワードライン制御回路１２に出力する。

ワードライン制御回路１２は、図３に示すように、電源接続論理回路１４、電源接続スイッチ１６、ワードラインアドレスデコード回路１８、ワードライン選択回路２０を有している。電源接続論理回路１４は、ワードライン電圧発生回路２２及びウェル電圧検出回路７８からの信号に応じて各ワードラインＷＬに印加する電圧を決定し、電源接続スイッチ１６、ワードラインアドレスデコード回路１８及びワードライン選択回路２０を制御する。これにより、各ワードラインＷＬに、ワードライン電圧発生回路２２から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。

なお、消去はセクタ単位で行われるため、ワードライン選択回路２０では、セクタ毎にワードラインＷＬに印加される電圧が選択される。図において、ＷＬ_Ａは、セクタ１０Ａに配置されたワードライン（ＷＬ_Ａ１，ＷＬ_Ａ２，ＷＬ_Ａ３…）に対応し、ＷＬ_Ｂは、セクタ１０Ｂに配置されたワードライン（ＷＬ_Ｂ１，ＷＬ_Ｂ２，ＷＬ_Ｂ３…）に対応する。

ビットライン電圧発生回路４０は、図４に示すように、スタンバイ電圧発生回路４２を有している。ビットライン電圧発生回路４０は、ストレス印加信号発信回路８２からの信号に応じて、スタンバイ電圧発生回路４２により発生された電圧をビットライン制御回路３０に出力する。

ビットライン制御回路３０は、図４に示すように、電源接続論理回路３２、電源接続スイッチ３４、ビットラインアドレスデコード回路３４、ビットライン選択回路３８を有している。電源接続論理回路３２は、ビットライン電圧発生回路４０及び消去実行信号発信回路８０からの信号に応じて各ビットラインＢＬに印加する電圧を決定し、電源接続スイッチ３４、ビットラインアドレスデコード回路３６及びワードライン選択回路３８を制御する。これにより、各ビットラインＢＬに、ビットライン電圧発生回路４０から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。或いは、ビットライン電圧発生回路４０から切り離し、各ビットラインＢＬをフローティング状態にできるようになっている。

なお、消去はセクタ単位で行われるため、ビットライン選択回路３８では、セクタ毎にビットラインＢＬに印加される電圧が選択される。図において、ＢＬ_Ａは、セクタ１０Ａに配置されたビットライン（ＢＬ_Ａ１，ＢＬ_Ａ２，ＢＬ_Ａ３…）に対応し、ＢＬ_Ｂは、セクタ１０Ｂに配置されたビットライン（ＢＬ_Ｂ１，ＢＬ_Ｂ２，ＢＬ_Ｂ３…）に対応する。

ソースライン電圧発生回路５６は、図５に示すように、消去電圧発生回路５８、ＶＤＤ発生回路６０を有している。ソースライン電圧発生回路５０は、ストレス印加信号発信回路８２からの信号に応じて、消去電圧発生回路５８、ＶＤＤ発生回路６０により発生された電圧をソースライン制御回路４６に出力する。

ソースライン制御回路４６は、図５に示すように、電源接続論理回路４８、電源接続スイッチ５０、セクタデコード回路５２、セクタ選択回路５４を有している。電源接続論理回路４８は、ソースライン電圧発生回路５６及びウェル電圧検出回路７８からの信号に応じて各ソースラインＳＬに印加する電圧を決定し、電源接続スイッチ５０、セクタデコード回路５２及びセクタ選択回路５４を制御する。これにより、各ソースラインＳＬ_Ａ，ＳＬ_Ｂ…に、ソースライン電圧発生回路５６から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。或いは、ソースライン電圧発生回路５６から切り離し、各ソースラインＳＬをフローティング状態にできるようになっている。

ウェル電圧発生回路７２は、図６に示すように、スタンバイ電圧発生回路７４、消去電圧発生回路７６を有している。ウェル電圧発生回路７２は、ワードライン電圧検出回路２８及びストレス印加信号発信回路８２からの信号に応じて、スタンバイ電圧発生回路７４、消去電圧発生回路７６により発生された電圧をウェル制御回路６２に出力する。

ウェル制御回路６２は、図６に示すように、電源接続論理回路６４、電源接続スイッチ６６、セクタデコード回路６８、セクタ選択回路７０を有している。電源接続論理回路６４は、ウェル電圧発生回路７２からの信号に応じて各セクタのＮウェルに印加する電圧を決定し、電源接続スイッチ６６、セクタデコード回路６８及びセクタ選択回路７０を制御する。これにより、各セクタ１０_Ａ，１０_ＢのＮウェル（ウェル信号線Ｗ_Ａ，Ｗ_Ｂ）に、ウェル電圧発生回路７２から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。

次に、本実施形態による半導体記憶装置の消去方法について図１乃至図９を用いて説明する。ここでは、セクタ１０Ａ内のＰ型メモリトランジスタＭＣを一括消去する過程を説明する。なお、以下の説明において示す駆動電圧の値は一例であり、これに限定されるものではなく、半導体装置の寸法や電源電圧等に応じて適宜増減することができる。また、本明細書において、「昇圧」とは印加電圧の絶対値を大きくすることを意味し、「降圧」とは印加電圧の絶対値を小さくすることを意味するものとする。

Ｐ型メモリトランジスタＭＣの消去は、フローティングゲートに蓄積された電子を引き抜くことにより行われる。この方式は、ＦＮ（Fowler-Nordheim Tunneling）イレース方式と呼ばれている。

本実施形態による半導体記憶装置の消去方法では、図７に示すステップＳ１０〜ステップＳ１６の順序で、Ｐ型メモリトランジスタＭＣの消去を行う。本実施形態による半導体記憶装置の消去方法を用いることにより、後述する参考例による消去方法の場合において生じるような大電流がソース−Ｎウェル間に流れるのを防止することができる。

（ステップＳ１０）
待機状態では、総てのＰ型メモリトランジスタＭＣの各端子（ゲート、ドレイン、ソース、Ｎウェル）には、電源電圧ＶＤＤ（ここでは＋１．２Ｖ）の待機電圧が印加されている）。

（ステップＳ１１）
ここで、時間ｔ１において、消去実行命令が出されたものとする。消去実行命令が出されると、消去実行信号発信回路８０は、ワードライン電圧発生回路２２及びビットライン電圧発生回路４０に、ローレベルからハイレベルに立ち上がる消去実行信号を出力する。

ビットライン電圧発生回路４０は、消去実行信号の立ち上がりに応じて、ビットライン制御回路３２を介して、消去対象のセクタ１０_ＡのビットラインＢＬ_Ａをフローティング状態とする。それ以外のセクタ１０_ＢのビットラインＢＬ_Ｂの電圧は、スタンバイ電圧発生回路４２からの出力電圧である待機電圧のまま維持する（図８及び図４参照）。

また、ワードライン電圧発生回路２２は、消去実行信号の立ち上がりに応じて、ワードライン制御回路１２を介して、消去電圧１発生回路２４を消去対象のセクタ１０_ＡのワードラインＷＬ_Ａに接続する。これにより、ワードラインＷＬ_Ａの電圧を待機電圧から消去電圧１発生回路２４からの出力電圧（Ｖ_ｇａｔｅ（Ｅ′）：−５．３Ｖ）まで徐々に昇圧する。それ以外のセクタ１０_ＢのワードラインＷＬ_Ｂの電圧は、ＶＤＤ発生回路２６からの出力電圧である待機電圧のまま維持する（図８及び図３参照）。

なお、消去電圧１発生回路２４からの出力電圧は、消去時の印加電圧である消去電圧２発生回路２５からの出力電圧と待機電圧との間の電圧である。本実施形態の消去方法では、ゲート電極に印加する電圧を、まず消去電圧１発生回路２４からの出力電圧（Ｖ_ｇａｔｅ（Ｅ′））まで昇圧し、次いで消去時の印加電圧である消去電圧２発生回路２５からの出力電圧（Ｖ_ｇａｔｅ（Ｅ））まで昇圧する。２段階に分けて昇圧するのは、カップリングによる誤動作を防止するためである。

ワードライン電圧検出回路２８は、ワードラインＷＬ_Ａの電圧を検出し、ワードラインＷＬ_Ａの電圧が所定値（Ｖ_ｇａｔｅ（Ｅ′）：−５．３Ｖ）まで充電されたかどうかをチェックする。ワードラインＷＬ_Ａの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路２８は、所定時間の間ハイレベルからローレベルに立ち下がるＶ_ｇａｔｅ（Ｅ′）検出信号を、ワードライン電圧発生回路２２、ソースライン電圧発生回路５６及びウェル電圧発生回路７２に出力する。ここでは、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がり時を時間ｔ２とする。

（ステップＳ１２）
ソースライン電圧発生回路５６は、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がりに応じて、ソースライン制御回路４６を介して、消去電圧発生回路５８を消去対象のセクタ１０_ＡのソースラインＳＬ_Ａに接続する。これにより、ソースラインＳＬ_Ａの電圧を待機電圧から消去電圧発生回路５８からの出力電圧（Ｖ_{ｓｏｕｒｃｅ}（Ｅ）：＋９．３Ｖ）まで徐々に昇圧する。それ以外のセクタ１０Ｂに接続されたソースラインＳＬ_Ｂの電圧は、ＶＤＤ発生回路６０からの出力電圧である待機電圧のまま維持する（図８及び図５参照）。

また、ウェル電圧発生回路７２は、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がりに応じて、ウェル制御回路６２を介して、消去電圧発生回路７６を消去対象のセクタ１０_ＡのＮウェル（ウェル信号線Ｗ_Ａ）に接続する。これにより、Ｎウェルの電圧を待機電圧から消去電圧発生回路７６からの出力電圧（Ｖ_ｗｅｌｌ（Ｅ）：＋９．３Ｖ）まで徐々に昇圧する。それ以外のセクタ１０ＢのＮウェル（ウェル信号線Ｗ_Ｂ）の電圧は、スタンバイ電圧発生回路７４からの出力電圧である待機電圧のまま維持する（図８及び図６参照）。

また、ワードライン電圧発生回路２２は、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がりに応じて、ワードライン制御回路１２を介して、消去電圧２発生回路２５を消去対象のセクタ１０_ＡのワードラインＷＬ_Ａに接続する。これにより、ワードラインＷＬ_Ａの電圧をＶ_ｇａｔｅ（Ｅ′）から消去電圧２発生回路２５からの出力電圧（Ｖ_ｇａｔｅ（Ｅ）：−９．３Ｖ）まで徐々に昇圧する。それ以外のセクタ１０_ＢのワードラインＷＬ_Ｂの電圧は、ＶＤＤ発生回路２６からの出力電圧である待機電圧のまま維持する（図８及び図３参照）。

ワードライン電圧検出回路２８は、ワードラインＷＬ_Ａの電圧を検出し、ワードラインＷＬ_Ａの電圧が所定値（Ｖ_ｇａｔｅ（Ｅ）：−９．３Ｖ）まで充電されたかどうかをチェックする。ワードラインＷＬ_Ａの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路２８は、所定時間の間ハイレベルからローレベルに立ち下がるＶ_ｇａｔｅ（Ｅ）検出信号を、ストレス印加信号発信回路８２に出力する。

（ステップＳ１３）
ストレス印加信号発信回路８２は、Ｖ_ｇａｔｅ（Ｅ）検出信号の立ち上がりに応じて、ローレベルからハイレベルに立ち上がるストレス印加信号を、ワードライン電圧発生回路２２、ビットライン電圧発生回路４０、ソースライン電圧発生回路５６及びウェル電圧発生回路７２に出力する。

ストレス印加信号がハイレベルに維持されている間、消去対象のセクタ１０_Ａ内のＰ型メモリトランジスタＭＣの各端子には消去を実行するための所定の電圧が印加される。すなわち、ゲート端子にはＶ_ｇａｔｅ（Ｅ）（−９．３Ｖ）が印加され、ソース端子にはＶ_{ｓｏｕｒｃｅ}（Ｅ）（＋９．３Ｖ）が印加され、ＮウェルにはＶ_ｗｅｌｌ（Ｅ）（＋９．３Ｖ）が印加される。ドレイン端子はフローティングである。これにより、セクタ１０_Ａ内のＰ型メモリトランジスタＭＣの消去が実行される（ステップＳ１３）。ここでは、消去実行時を時間ｔ３とする。

所定の消去時間が経過後、ストレス印加信号発信回路８２は、ストレス印加終了命令を受け、ストレス印加信号をハイレベルからローレベルに立ち下げる（時間ｔ４）。

（ステップＳ１４）
ワードライン電圧発生回路２２は、ストレス印加信号の立ち下がりに応じて、ワードライン制御回路１２を介して、消去対象のセクタ１０_ＡのワードラインＷＬ_Ａを消去電圧１発生回路２４に接続し、Ｖ_ｇａｔｅ（Ｅ′）（−５．３Ｖ）まで放電する。それ以外のセクタ１０_ＢのワードラインＷＬ_Ｂの電圧は、ＶＤＤ発生回路２６からの出力電圧である待機電圧のまま維持する（図８及び図３参照）。

また、ビットライン電圧発生回路４０は、ストレス印加信号の立ち下がりに応じて、ビットライン制御回路３２を介して、スタンバイ電圧発生回路４２を消去対象のセクタ１０_ＡのビットラインＢＬ_Ａに接続する。これにより、セクタ１０_ＡのビットラインＢＬ_Ａにスタンバイ電圧発生回路４２からの出力電圧である待機電圧を印加する。それ以外のセクタ１０_ＢのビットラインＢＬ_Ｂの電圧は、スタンバイ電圧発生回路４２からの出力電圧である待機電圧のまま維持する（図８及び図４参照）。

また、ソースライン電圧発生回路５６は、ストレス印加信号の立ち下がりに応じて、ソースライン制御回路４６を介して、消去対象のセクタ１０_ＡのソースラインＳＬ_Ａをフローティング状態とする。それ以外のセクタ１０_ＢのソースラインＳＬ_Ｂの電圧は、ＶＤＤ発生回路６０からの出力電圧である待機電圧のまま維持する（図８及び図５参照）。

また、ウェル電圧発生回路７２は、ストレス印加信号の立ち下がりに応じて、ウェル電圧制御回路６２を介して、スタンバイ電圧発生回路７４を消去対象のセクタ１０_ＡのＮウェル（ウェル信号線Ｗ_Ａ）に接続する。これにより、セクタ１０_ＡのＮウェルの電圧をＶ_ｗｅｌｌ（Ｅ）（＋９．３Ｖ）からスタンバイ電圧発生回路７４の出力電圧である待機電圧まで徐々に降圧する。それ以外のセクタ１０_ＢのＮウェルに接続されたウェル信号線Ｗ_Ｂの電圧は、スタンバイ電圧発生回路７６からの出力電圧である待機電圧のまま維持する（図８及び図６参照）。

このように、本実施形態の消去方法では、ソース端子をフローティングとした状態でＮウェル電圧を待機電圧まで降圧する。ソース端子をフローティング状態としてＮウェル電圧を降圧するとソース−Ｎウェル接合が順方向バイアスされることがあるが、ソース端子がフローティング状態のため大電流が流れることはない。これについては後述する。

ウェル電圧検出回路７８は、ウェル信号線Ｗ_Ａの電圧を検出し、Ｎウェルが待機電圧（ＶＤＤ）まで放電されたかどうかをチェックする。Ｎウェルが待機電圧まで放電されたことが確認されると、ウェル電圧検出回路７８は、所定時間の間ローレベルからハイレベルに立ち上がるＶＤＤ検出信号を、ワードライン電圧発生回路２２及びソースライン電圧発生回路５６に出力する。

（ステップＳ１５）
ワードライン電圧発生回路２２は、ＶＤＤ検出信号の立ち下がりに応じて、ワードライン制御回路１２を介して、消去対象のセクタ１０_ＡのワードラインＷＬ_ＡをＶＤＤ発生回路２６に接続し、待機電圧まで放電する。それ以外のセクタ１０_ＢのワードラインＷＬ_Ｂの電圧は、ＶＤＤ発生回路２６からの出力電圧である待機電圧のまま維持する（図８及び図３参照）。

また、ソースライン電圧発生回路５６は、ＶＤＤ検出信号の立ち下がりに応じて、ソースライン制御回路４６を介して、消去対象のセクタ１０_ＡのソースラインＳＬ_ＡをＶＤＤ発生回路６０に接続する。これにより、１０_ＡのソースラインＳＬ_Ａに、ＶＤＤ発生回路６０からの出力電圧である電圧ＶＤＤを印加する。それ以外のセクタ１０_ＢのソースラインＳＬ_Ｂの電圧は、ＶＤＤ発生回路６０からの出力電圧である待機電圧のまま維持する（図８及び図５参照）。

（ステップＳ１６）
これにより、消去対象のセクタ１０_Ａ内のＰ型メモリトランジスタＭＣの各端子への印加電圧は、待機状態に戻る。

次いで、消去実行信号をローレベルに立ち下げ、セクタ１０_Ａの消去を完了する（図８参照）。

この後、必要に応じて、同様の手順により、他のセクタ１０_Ｂ等の消去を行う。

上述のように、本実施形態による半導体記憶装置の消去方法では、図９（ａ）に示す端子電圧で消去を実行した後、図９（ｂ）に示す（１）〜（３）の順序で各端子電圧を待機電圧まで降圧する。すなわち、手順（１）では、ゲート電圧をＶ_ｇａｔｅ（Ｅ）（−９．３Ｖ）からＶ_ｇａｔｅ（Ｅ′）（−５．３Ｖ）まで降圧し、フローティング状態のドレイン電圧を待機電圧（＋１．２Ｖ）に戻し、ソース電圧をＶ_{ｓｏｕｒｃｅ}（Ｅ）（＋９．３Ｖ）からフローティング状態にする。次いで、手順（２）では、ウェル電圧をＶ_ｗｅｌｌ（Ｅ）（＋９．３Ｖ）から待機電圧（＋１．２Ｖ）まで降圧する（ステップＳ１４）。その後、手順（３）では、フローティング状態のソース電圧を待機電圧（＋１．２Ｖ）に戻す（ステップＳ１５）。

本実施形態による半導体記憶装置の消去方法においてこのような手順で端子電圧を降圧する理由について、以下に述べる。

まず、手順（１）において、ソース端子をＶ_{ｓｏｕｒｃｅ}（Ｅ）が印加された状態からフローティング状態に切り換えると、ソース端子はいくらかの電荷が蓄積された状態となる。ここでは、蓄積された電荷によってソース端子の電圧がＶ_{ｓｏｕｒｃｅ}（Ｅ）のまま保持された状態であった場合を考える。

次いで、手順（２）においてＮウェル電圧を降圧すると、ソース電圧がＮウェル電圧よりも高くなり、すなわちソース−Ｎウェル接合は順方向バイアスされ、ソース−Ｎウェル接合には順方向電流（図中、矢印で表す）が流れる。ソース電圧がＶ_{ｓｏｕｒｃｅ}（Ｅ）よりも低い電圧に保持されていた場合も、Ｎウェル電圧がソース電圧よりも低くなることにより、順方向電流が流れる。

ソース電圧はこの順方向電流に伴う電荷の移動によって下降していき、順方向電流はソース電圧とＮウェル電圧とが等しくなるまで流れる。このときソース端子をフローティング状態にしておくことにより、フローティング状態に切り換えた際に保持されていた電荷の流れ以上の順方向電流が発生することはない（後述の参考例を参照）。

したがって、Ｎウェル電圧を徐々に降圧することで、ソース−Ｎウェル接合に順方向電流を流してソース端子に蓄積されていた電荷を徐々に引き抜き、ソース電圧を徐々に降圧することができる。

その後、手順（３）においてフローティング状態のソース電圧を待機電圧に戻し、ゲート電圧を待機電圧に戻すことで、大電流の発生を防止しつつ、一連の消去プロセスを実行することができる。

したがって、本実施形態の消去方法を用いる半導体記憶装置では、電源回路の電流供給能力を低く、すなわち、電源回路を小さくすることができる。また、配線も通常の太さにすることができる。これにより、半導体記憶装置の集積度を向上することができる。また、逆方向の大電流が流れることによるＰ型メモリトランジスタの破壊を防止することができ、半導体記憶装置の信頼性を向上することができる（後述の参考例を参照）。

このように、本実施形態によれば、Ｐ型メモリトランジスタを消去した後、消去電圧を待機電圧まで降圧する際に大電流が流れるのを防止することができる。これにより、大電流に耐えうる太い配線や大電流を供給するための大きな電源回路は不要となり、半導体記憶装置の集積度を向上することができる。また、メモリトランジスタが大電流により破壊されるのを防止することができ、半導体記憶装置の信頼性を向上することができる。

［参考例］
参考例による半導体記憶装置及びその消去方法について図１０乃至図１３を用いて説明する。図１乃至図９に示す一実施形態による半導体記憶装置及びその消去方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図１０は、本参考例による半導体記憶装置の構造を示す概略図である。図１１は、本実施形態による半導体記憶装置の消去方法を示すフローチャートである。図１２は、本実施形態による半導体記憶装置の消去方法を示すタイムチャートである。図１３は、本実施形態による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。

はじめに、本参考例による半導体記憶装置の構造について図１０を用いて説明する。

図１０に示すように、メモリセルアレイ１０には、ワードライン制御回路１２、ビットライン制御回路３０、ソースライン制御回路４６及びウェル制御回路６２が接続されている。ワードライン制御回路１２には、ワードライン電圧発生回路２２が接続されている。ビットライン制御回路３０には、ビットライン電圧制御回路４０が接続されている。ソースライン制御回路４６には、ソースライン電圧発生回路５６が接続されている。ウェル制御回路６２には、ウェル電圧発生回路７２が接続されている。ワードライン電圧発生回路２２、ビットライン電圧発生回路４０、ソースライン電圧発生回路５６には、ストレス印加信号発振回路８２が接続されている。

ワードラインの電圧を検出するワードライン電圧検出回路２８には、ワードライン制御回路１２、ワードライン電圧発生回路２２、ソースライン電圧発生回路５６、ウェル電圧発生回路７２及びストレス印加信号発信回路８２が接続されている。ワードライン電圧発生回路２２及びビットライン制御回路３０には、消去実行信号発信回路８０が接続されている。

メモリセルアレイ１０、ワードライン制御回路１２、ワードライン電圧発生回路、ビットライン制御回路３０、ビットライン電圧発生回路、ソースライン制御回路４６、ソースライン電圧発生回路５６、ウェル制御回路６２及びウェル電圧発生回路７２の内部構成は、図２乃至図６に示す一実施形態による半導体記憶装置と基本的には同じである。

このように、本参考例による半導体記憶装置では、消去の後にソース電圧を待機電圧まで降圧した後にＮウェル電圧を待機電圧まで降圧する観点から、ソースライン制御回路４６の出力信号をウェル電圧発生回路７２に入力できるようになっている。

この点で、ストレス印加信号発信回路８２からの出力信号がウェル電圧発生回路７２に入力され、ウェル電圧検出回路７２からの出力信号がソースライン制御回路４６及びワードライン制御回路１２に入力される一実施形態による半導体記憶装置とは相違している。

次に、本参考例による半導体記憶装置の消去方法について図１１乃至図１３を用いて説明する。

本参考例による半導体記憶装置の消去方法では、図１１に示すステップＳ２０〜ステップＳ２７の順序で、Ｐ型メモリトランジスタＭＣの消去を行う。

（ステップＳ２０）
待機状態では、総てのＰ型メモリトランジスタＭＣの各端子（ゲート、ドレイン、ソース、Ｎウェル）には、電源電圧ＶＤＤの待機電圧が印加されている。

（ステップＳ２１）
ここで、時間ｔ１において、消去実行命令が出されたものとする。消去実行命令が出されると、消去実行信号発信回路８０は、ワードライン電圧発生回路２２及びビットライン電圧発生回路４０に、ローレベルからハイレベルに立ち上がる消去実行信号を出力する。

ビットライン電圧発生回路４０は、消去実行信号の立ち上がりに応じて、ビットライン制御回路３２を介して、消去対象のセクタ１０_ＡのビットラインＢＬ_Ａをフローティング状態とする（図１２参照）。

また、ワードライン電圧発生回路２２は、消去実行信号の立ち上がりに応じて、ワードライン制御回路１２を介して、消去電圧１発生回路２４を消去対象のセクタ１０_ＡのワードラインＷＬ_Ａに接続する。これにより、ワードラインＷＬ_Ａの電圧を待機電圧から消去電圧１発生回路２４からの出力電圧（Ｖ_ｇａｔｅ（Ｅ′）：−５．３Ｖ）まで徐々に昇圧する（図１２参照）。

ワードライン電圧検出回路２８は、ワードラインＷＬ_Ａの電圧を検出し、ワードラインＷＬ_Ａの電圧が所定値（Ｖ_ｇａｔｅ（Ｅ′）：−５．３Ｖ）まで充電されたかどうかをチェックする。ワードラインＷＬ_Ａの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路２８は、所定時間の間ハイレベルからローレベルに立ち下がるＶ_ｇａｔｅ（Ｅ′）検出信号を、ワードライン電圧発生回路２２、ソースライン電圧発生回路５６及びウェル電圧発生回路７２に出力する（ステップＳ２１）。ここでは、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がり時を時間ｔ２とする。

（ステップＳ２２）
ソースライン電圧発生回路５６は、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がりに応じて、ソースライン制御回路４６を介して、消去電圧発生回路５８を消去対象のセクタ１０_ＡのソースラインＳＬ_Ａに接続する。これにより、ソースラインＳＬ_Ａの電圧を待機電圧から消去電圧発生回路５８からの出力電圧（Ｖ_{ｓｏｕｒｃｅ}（Ｅ）：＋９．３Ｖ）まで徐々に昇圧する（図１２参照）。

また、ウェル電圧発生回路７２は、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がりに応じて、ウェル制御回路６２を介して、消去電圧発生回路７６を消去対象のセクタ１０_ＡのＮウェル（ウェル信号線Ｗ_Ａ）に接続する。これにより、Ｎウェルの電圧を待機電圧から消去電圧発生回路７６からの出力電圧（Ｖ_ｗｅｌｌ（Ｅ）：＋９．３Ｖ）まで徐々に昇圧する（図１２参照）。

また、ワードライン電圧発生回路２２は、Ｖ_ｇａｔｅ（Ｅ′）検出信号の立ち上がりに応じて、ワードライン制御回路１２を介して、消去電圧２発生回路２５を消去対象のセクタ１０_ＡのワードラインＷＬ_Ａに接続する。これにより、ワードラインＷＬ_Ａの電圧をＶ_ｇａｔｅ（Ｅ′）から消去電圧２発生回路２５からの出力電圧（Ｖ_ｇａｔｅ（Ｅ）：−９．３Ｖ）まで徐々に昇圧する（図１２参照）。

ワードライン電圧検出回路２８は、ワードラインＷＬ_Ａの電圧を検出し、ワードラインＷＬ_Ａの電圧が所定値（Ｖ_ｇａｔｅ（Ｅ）：−９．３Ｖ）まで充電されたかどうかをチェックする。ワードラインＷＬ_Ａの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路２８は、所定時間の間ハイレベルからローレベルに立ち下がるＶ_ｇａｔｅ（Ｅ）検出信号を、ストレス印加信号発信回路８２に出力する。

（ステップＳ２３）
ストレス印加信号発信回路８２は、Ｖ_ｇａｔｅ（Ｅ）検出信号の立ち上がりに応じて、ローレベルからハイレベルに立ち上がるストレス印加信号を、ワードライン電圧発生回路２２、ビットライン電圧発生回路４０及びソースライン電圧発生回路５６に出力する。

ストレス印加信号がハイレベルに維持されている間、消去対象のセクタ１０_Ａ内のＰ型メモリトランジスタＭＣの各端子には消去を実行するための所定の電圧が印加される。これにより、セクタ１０_Ａ内のＰ型メモリトランジスタＭＣの消去が実行される。ここでは、消去実行時を時間ｔ３とする。

所定の消去時間が経過後、ストレス印加信号発信回路８２は、ストレス印加終了命令を受け、ストレス印加信号をハイレベルからローレベルに立ち下げる（時間ｔ４）。

（ステップＳ２４）
ワードライン電圧発生回路２２は、ストレス印加信号の立ち下がりに応じて、ワードライン制御回路１２を介して、消去対象のセクタ１０_ＡのワードラインＷＬ_Ａを消去電圧１発生回路２４に接続し、Ｖ_ｇａｔｅ（Ｅ′）（−５．３Ｖ）まで放電する（図１２参照）。

また、ビットライン電圧発生回路４０は、ストレス印加信号の立ち下がりに応じて、ビットライン制御回路３２を介して、スタンバイ電圧発生回路４２を消去対象のセクタ１０_ＡのビットラインＢＬ_Ａに接続する。これにより、セクタ１０_ＡのビットラインＢＬ_Ａにスタンバイ電圧発生回路４２からの出力電圧である待機電圧を印加する（図１２参照）。

また、ソースライン電圧発生回路５６は、ストレス印加信号の立ち下がりに応じて、ソースライン制御回路４６を介して、ＶＤＤ発生回路６０を消去対象のセクタ１０_ＡのソースラインＳＬ_Ａに接続する。これにより、セクタ１０_ＡのソースラインＳＬ_Ａの電圧をＶ_{ｓｏｕｒｃｅ}（Ｅ））（＋９．３Ｖ）からＶＤＤ発生回路６０からの出力電圧である待機電圧まで徐々に降圧する（図１２参照、ステップＳ２４）。ここでは、ソースラインＳＬ_Ａの電圧が待機電圧まで降圧された時を時間ｔ５とする。
（ステップＳ２５）
次いで、消去対象のセクタ１０_ＡのソースラインＳＬ_Ａの電圧が待機電圧まで降圧された後、ウェル電圧発生回路７２は、ウェル電圧制御回路６２を介して、スタンバイ電圧発生回路７４を消去対象のセクタ１０_ＡのＮウェル（ウェル信号線Ｗ_Ａ）に接続する。これにより、セクタ１０_ＡのＮウェルの電圧をＶ_ｗｅｌｌ（Ｅ）（＋９．３Ｖ）からスタンバイ電圧発生回路７４の出力電圧である待機電圧まで徐々に降圧する（図１２参照）。

なお、本参考例では、ソースラインＳＬ_Ａの電圧を先に待機電圧まで降圧した後、Ｎウェルの電圧を待機電圧まで降圧している。これは、ソース−Ｎウェル接合に順方向バイアスが印加されるのを防止するためである。

（ステップＳ２６）
次いで、消去対象のセクタ１０_ＡのＮウェルの電圧が待機電圧まで降圧された後、ワードライン電圧発生回路２２は、ワードライン制御回路１２を介して、消去対象のセクタ１０_ＡのワードラインＷＬ_ＡをＶＤＤ発生回路２６に接続し、待機電圧（ＶＤＤ）まで放電する（図１２参照）。

（ステップＳ２７）
これにより、消去対象のセクタ１０_Ａ内のＰ型メモリトランジスタＭＣの各端子への印加電圧は、待機状態に戻る。

次いで、消去実行信号をローレベルに立ち下げ、セクタ１０_Ａの消去を完了する（図１２参照）。

上述のように、本参考例による半導体記憶装置の消去方法では、図１３（ａ）に示す端子電圧で消去を実行した後、図１３（ｂ）に示す（１）〜（３）の順序で各端子電圧を待機電圧まで降圧する。図１３（ｂ）の順序に従い、（２）ソース電圧を降圧し、その後、（３）Ｎウェル電圧を降圧した場合、ソース−Ｎウェル接合は常に逆方向バイアスされた状態となり、理論的には電流は流れないはずである。

しかしながら、実際に上記手順でソース電圧及びＮウェル電圧を降圧すると、徐々に逆方向電流（図中、矢印で表す）が増加し、結果１０ｍＡオーダーの大電流が流れることが確認された。なお、ＮウェルとＰ型基板との間では電流が流れていないことが確認された。また、ソース電位は＋５Ｖ付近までしか下がっていないことが確認された。

この大電流が発生しても消去を可能にするためには、大電流に耐えうる太い配線や、大電流を供給する能力を有する大きな電源回路が必要となる。また、仮に大電流に耐える配線や電源回路を備えたとしても、場合によってはＰ型メモリトランジスタ自体を破壊する虞がある。

本願発明者等は、大電流が流れる原因について鋭意検討を行い、そのメカニズムが以下のようなものであると考察した。

ソース−Ｎウェル接合には、ソース電圧を降圧して逆方向バイアスとなることで空乏層が広がるため、通常は電流は流れない。しかしながら、電圧条件によっては、あるところからツェナーやアバランシュと呼ばれる降伏状態となり、電流が流れ出すことがある。ツェナーが定電流であるのに対し、アバランシェは電子雪崩と呼ばれるように二次曲線的に電流量が増えるように電流が流れる。

消去を終えた後のシーケンスの電圧条件と実測値は、Ｐ型メモリトランジスタ構造では、ソースとＮウェル間での電位差がバンド間トンネル（ＢＴＢＴ：Band To Band Tunneling）電流（アバランシェ）の発生条件によく似ている。

これらのことより、はじめにＢＴＢＴにより発生した電子が僅かな電流を発生させ、続いて電子雪崩を誘発し、逆方向大電流になったと推定される。

［変形実施形態］
上記実施形態に記載した半導体記憶装置及びその消去方法は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

例えば、上記実施形態では、Ｐ型メモリトランジスタの消去後、ソース電圧及びウェル電圧を待機電圧まで戻す際に、ドレイン端子には待機電圧を印加しているが、消去時から引き続きドレイン端子はフローティング状態を維持するようにしてもよい。この場合、ソース端子をフローティング状態から待機電圧に戻す際に、ドレイン端子もフローティング状態から待機電圧に戻すようにすればよい。

また、上記実施形態では、ゲート電圧を２段階で降圧・昇圧しているが、必ずしも２段階で降圧・昇圧する必要はない。例えば、待機電圧から消去電圧まで徐々に昇圧し、消去電圧から待機電圧まで徐々に降圧するようにしてもよい。

また、Ｐ型メモリトランジスタに消去電圧を印加するまでの手順は、必ずしも上記実施形態に記載の手順と同じである必要はない。カップリング等による誤動作を防止しうる手順を適宜選択することが望ましい。

また、上記実施形態では、待機電圧をＶＤＤとしたが、必ずしもＶＤＤである必要はない。また、各端子に印加する待機電圧は、必ずしも同じである必要はない。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１） 半導体基板内に形成されたＮ型のウェルと、前記ウェル内に形成されたＰ型の第１の不純物領域及び第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを含むＰ型メモリトランジスタを有する半導体記憶装置の消去方法であって、
前記ゲート電極に負電圧を印加し、前記第１の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜く工程と、
前記電荷蓄積層に蓄積された前記電荷を引き抜く工程の後、前記第１の不純物領域をフローティング状態にして前記ウェルを降圧させる工程と
を有することを特徴とする半導体記憶装置の消去方法。

（付記２） 付記１記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程において、前記ウェルを第１の待機電圧まで降圧させる
ことを特徴とする半導体記憶装置の消去方法。

（付記３） 付記１又は２記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程の後、前記第１の不純物領域に第２の待機電圧を印加する工程を更に有する
ことを特徴とする半導体記憶装置の消去方法。

（付記４） 付記１乃至３のいずれか１項に記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程の後、前記ゲート電極を第３の待機電圧まで降圧する工程を更に有する
ことを特徴とする半導体記憶装置の消去方法。

（付記５） 付記４記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程では、前記ゲート電極に、前記負電圧より高く、前記第３の待機電圧より低い電圧を印加する
ことを特徴とする半導体記憶装置の消去方法。

（付記６） 付記１乃至５のいずれか１項に記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程では、前記第２の不純物領域に第４の待機電圧を印加する
ことを特徴とする半導体記憶装置の消去方法。

（付記７） 付記１乃至５のいずれか１項に記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程では、前記第２の不純物領域をフローティング状態とし、
前記ウェルを降圧させる工程の後、前記第２の不純物領域に第４の待機電圧を印加する工程を更に有する
ことを特徴とする半導体記憶装置の消去方法。

（付記８） 付記１乃至７のいずれか１項に記載の半導体記憶装置の消去方法において、
前記電荷を引き抜く工程では、前記第２の不純物領域をフローティング状態とする
ことを特徴とする半導体記憶装置の消去方法。

（付記９） 半導体基板内に形成されたＮ型のウェルと、前記ウェル内に形成されたＰ型の第１の不純物領域及び第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリトランジスタと、
前記ゲート電極に負電圧を印加し、前記第１の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜いた後、前記第１の不純物領域をフローティング状態にして前記ウェルを降圧する制御回路と
を有することを特徴とする半導体記憶装置。

（付記１０） 付記９記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際、前記ウェルを第１の待機電圧まで降圧させる
ことを特徴とする半導体記憶装置。

（付記１１） 付記９又は１０記載の半導体記憶装置において、
前記ウェルの電圧を検出するウェル電圧検出回路を更に有し、
前記制御回路は、前記ウェルを降圧させた後、前記第１の不純物領域に第２の待機電圧を印加する
ことを特徴とする半導体記憶装置。

（付記１２） 付記１１記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させた後、前記ゲート電極を第３の待機電圧に降圧する
ことを特徴とする半導体記憶装置。

（付記１３） 付記１２記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際に、前記ゲート電極に、前記負電圧より高く、前記第３の待機電圧より低い電圧を印加する
ことを特徴とする半導体記憶装置。

（付記１４） 付記９乃至１３のいずれか１項に記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際に、前記第２の不純物領域に第４の待機電圧を印加する
ことを特徴とする半導体記憶装置。

（付記１５） 付記９乃至１３のいずれか１項に記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際に、前記第２の不純物領域をフローティング状態とし、前記ウェルを降圧させた後、前記第２の不純物領域に第４の待機電圧を印加する
ことを特徴とする半導体記憶装置。

（付記１６） 付記９乃至１５のいずれか１項に記載の半導体記憶装置において、
前記制御回路は、前記電荷を引き抜く際に、前記第２の不純物領域をフローティング状態とする
ことを特徴とする半導体記憶装置。

１０…メモリセルアレイ
１２…ワードライン制御回路
１４，３２，４８，６４…電源接続論理回路
１６，３４，５０，６６…電源接続スイッチ
１８…ワードラインアドレスデコード回路
２０…ワードライン選択回路
２２…ワードライン電圧発生回路
２４…消去電圧１発生回路
２５…消去電圧２発生回路
２６，６０…ＶＤＤ発生回路
２８…ワードライン電圧検出回路
３０…ビットライン制御回路
３６…ビットラインアドレスデコード回路
３８…ビットライン選択回路
４０…ビットライン電圧発生回路
４２，７４…スタンバイ電圧発生回路
４６…ソースライン制御回路
５２，６８…セクタデコード回路
５４，７０…セクタ選択回路
５６…ソースライン電圧発生回路
５８，７６…消去電圧発生回路
６２…ウェル制御回路
７２…ウェル電圧発生回路
７８…ウェル電圧検出回路
８０…消去実行信号発信回路
８２…ストレス印加信号発信回路

Claims (9)

1. 半導体基板内に形成されたＮ型のウェルと、前記ウェル内に形成されたＰ型の第１の不純物領域及び第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを含むＰ型メモリトランジスタを有する半導体記憶装置の消去方法であって、
   前記ゲート電極に負電圧を印加し、前記第１の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜く工程と、
   前記電荷蓄積層に蓄積された前記電荷を引き抜く工程の後、前記第１の不純物領域をフローティング状態にして前記ウェルを降圧させる工程と
   を有し、
   前記ウェルを降圧させる工程では、前記第２の不純物領域に第４の待機電圧を印加する
   ことを特徴とする半導体記憶装置の消去方法。
2. 請求項１記載の半導体記憶装置の消去方法において、
   前記ウェルを降圧させる工程において、前記ウェルを第１の待機電圧まで降圧させる
   ことを特徴とする半導体記憶装置の消去方法。
3. 請求項１又は２記載の半導体記憶装置の消去方法において、
   前記ウェルを降圧させる工程の後、前記第１の不純物領域に第２の待機電圧を印加する工程を更に有する
   ことを特徴とする半導体記憶装置の消去方法。
4. 請求項１乃至３のいずれか１項に記載の半導体記憶装置の消去方法は、
   前記ウェルを降圧させる工程の前に、前記第２の不純物領域をフローティング状態とする工程をさらに含む、
   ことを特徴とする半導体記憶装置の消去方法。
5. 半導体基板内に形成されたＮ型のウェルと、前記ウェル内に形成されたＰ型の第１の不純物領域及び第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリトランジスタと、
   前記ゲート電極に負電圧を印加し、前記第１の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜いた後、前記第１の不純物領域をフローティング状態にして前記ウェルを降圧する制御回路と
   を有し、
   前記制御回路は、前記ウェルを降圧させる際に、前記第２の不純物領域に第４の待機電圧を印加する
   ことを特徴とする半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記制御回路は、前記ウェルを降圧させる際、前記ウェルを第１の待機電圧まで降圧させる
   ことを特徴とする半導体記憶装置。
7. 請求項５又は６記載の半導体記憶装置において、
   前記ウェルの電圧を検出するウェル電圧検出回路を更に有し、
   前記制御回路は、前記ウェルを降圧させた後、前記第１の不純物領域に第２の待機電圧を印加する
   ことを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置において、
   前記制御回路は、前記ウェルを降圧させた後、前記ゲート電極を第３の待機電圧に降圧する
   ことを特徴とする半導体記憶装置。
9. 請求項５乃至８のいずれか１項に記載の半導体記憶装置において、
   前記制御回路は、前記第２の不純物領域をフローティング状態とし、前記ウェルを降圧させる際に、前記フローティング状態とした前記第２の不純物領域に第４の待機電圧を印加する
   ことを特徴とする半導体記憶装置。

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