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KR100666183B1 - 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 - Google Patents

3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 Download PDF

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KR100666183B1
KR100666183B1 KR1020060009631A KR20060009631A KR100666183B1 KR 100666183 B1 KR100666183 B1 KR 100666183B1 KR 1020060009631 A KR1020060009631 A KR 1020060009631A KR 20060009631 A KR20060009631 A KR 20060009631A KR 100666183 B1 KR100666183 B1 KR 100666183B1
Authority
KR
South Korea
Prior art keywords
bit line
data
odd
latch
nonvolatile semiconductor
Prior art date
Application number
KR1020060009631A
Other languages
English (en)
Inventor
모현선
김호정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060009631A priority Critical patent/KR100666183B1/ko
Priority to US11/595,923 priority patent/US7411820B2/en
Application granted granted Critical
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Priority to JP2007009404A priority patent/JP5154083B2/ja
Priority to DE102007006279A priority patent/DE102007006279B4/de
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Abstract

3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한 구동방법이 게시된다. 본 발명의 불휘발성 반도체 메모리 장치는 3가지의 문턱전압 레벨로 제어될 수 있는 3-레벨의 메모리셀들과 이들을 제어하는 페이지 버퍼를 포함한다. 3-레벨의 메모리셀들은 2개가 한조를 이루어, 3비트의 데이터를 맵핑할 수 있다. 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 높은 집적도와 신뢰성이 획득된다. 또한, 불휘발성 반도체 메모리 장치에서는, 한조를 이루는 제1 및 제2 메모리셀은, 제1 이븐 스트링과 제2 이븐 스트링의 쌍 및 제1 오드 스트링과 제2 오드 스트링의 쌍에 분산되어 배치된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에서는, 제1 및 제2 이븐 스트링 또는 제1 및 제2 오드 비트라인은 쉴딩라인(shilding line)으로서 역할을 수행한다. 이와 같이, 이븐 비트라인들 또는 오드 비트라인들이 쉴딩라인으로서 역할을 수행함으로써, 노이즈 및 커플링이 차단되며, 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 동작 특성이 향상된다.
3-레벨, 불휘발성, 반도체, 메모리, 프로그램, 독출, 래치, 플럽

Description

3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한 구동방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING THREE-LEVEL MEMORY CELLS AND OPERATING METHOD THEREFOR}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 트랜지스터 타입의 메모리셀의 단면도이다.
도 2은 2-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 3은 4-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 4는 3-레벨 메모리셀의 문턱전압 분포를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다.
도 6은 도 5의 메모리 어레이의 일부를 나타내는 도면으로서, NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
도 7은 도 5의 페이지 버퍼를 자세히 나타내는 도면이다.
도 8 및 도 9는 각각 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계를 나타내는 순서도 및 데이터 흐름도이다.
도 10은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계가 수행된 후, 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
도 11은 및 도 12는 각각 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계를 나타내는 순서도 및 데이터 흐름도이다.
도 13은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
도 14a 및 도 14b는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계를 나타내는 순서도이다.
도 15a 및 도 15b는 도 14a 및 도 14b의 순서도에 따른 데이터 흐름도이다.
도 16은 도 14a 및 도 14b에 따른 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계를 중의 제1 및 제2 래치데이터의 상태를 설명하기 위한 도면이다.
도 17은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
도 18a 및 도 18b는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제1 페이지 독출 단계를 나타내는 순서도이다.
도 19a 및 도 19b는 도 18a 및 도 18b의 순서도에 따른 데이터 흐름도이다.
도 20a 및 도 20b는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제2 페이지 독출 단계를 나타내는 순서도이다.
도 21a 및 도 21b는 도 20a 및 도 20b의 순서도에 따른 데이터 흐름도이다.
도 22는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제3 페이지 독출 단계를 나타내는 순서도이다.
도 23은 도 22의 순서도에 따른 데이터 흐름도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 3-레벨 메모리셀들을 가지는 3-레벨 불휘발성 반도체 메모리 장치 및 이의 구동방법에 관한 것이다.
불휘발성 반도체 메모리 장치는, 전원이 제거된 상태에서도, 저장된 데이터를 보존한다. 불휘발성 반도체 메모리 장치에 적합한 여러종류의 메모리셀들이 알려져 있는데, 그 중의 하나가 단일 트랜지스터 타입의 메모리셀이다.
일반적으로, 트랜지스터 타입의 메모리셀(MC)은, 도 1에 도시되는 바와 같이, 반도체 기판 위에 소오스(S)-드레인(D) 사이에 형성되는 전류통로, 절연막(DOX:dielectric oxide)과 게이트 산화막(GOX:gate oxide) 사이에 형성되는 플로팅 게이트(FG) 및 제어게이트(CG)로 구성된다. 상기 플로팅 게이트(FG)는 전자 (electron)들을 트랩(trap)하며, 트랩된 전자는 메모리셀(MC)의 문턱전압(threshold voltage)을 결정(establish)한다. 그리고, 불휘발성 반도체 메모리 장치가 독출(read) 동작을 수행할 때, 메모리셀(MC)의 문턱전압이 감지되어, 저장된 데이터가 확인된다.
전형적으로, 불휘발성 반도체 메모리 장치의 메모리셀(MC)들에서는, 프로그램과 소거동작이 반복적으로 수행될 수 있다. 이때, 단일 트랜지스터 메모리셀(MC)들의 여러가지 기능들은 인가되는 다양한 종류의 전압들에 의하여 결정된다. 단일 트랜지스터 메모리셀(MC)은, 전자들이 플로팅 게이트(FG)로 이동됨으로써, 프로그램된다. 플로팅 게이트(FG)로 이동되는 전자는, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)이나, 전자 주입(electron injection) 등에 의하여 발생된다. 전자 주입은 채널 핫-일렉트론(channel hot-electon injection:CHE)이나, 채널 초기화된 이차 전자 주입(channel-initiated secondary electron injection:CISEI) 등으로 수행된다. 그리고, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)은 한꺼번에 데이터를 소거하는 플래쉬 메모리에서 널리 이용되고 있다.
통상적으로, 트랜지스터 메모리셀(MC)은 2가지 데이터값 중의 하나를 저장한다. 상기 2가지 데이터값은, 도 2에 도시되는 바와 같이, 2가지 레벨 중의 하나로 셋팅되는 문턱전압에 의하여 결정된다. 예를 들면, 메모리셀(MC)의 문턱전압이 기준전압(VM)보다 낮은 경우에는, 데이터는 "1"로 독출되며, 메모리셀(MC)의 문턱전압이 기준전압(VM)보다 높은 경우에는, 데이터는 "0"으로 독출된다.
한편, 반도체 메모리 장치가 고집적화됨에 따라, 4-레벨 메모리셀이 개발되 었다. 4-레벨 메모리셀은, 도 3에 도시되는 바와 같이, 4가지 레벨의 문턱전압 중 하나로 프로그램될 수 있다. 결과적으로, 4-레벨 메모리셀은 4가지 중 어느하나의 데이터를 저장할 수 있게 된다. 그러므로, 4-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '4-레벨 불휘발성 반도체 메모리 장치'라 칭함)는, 2-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '2-레벨 불휘발성 반도체 메모리 장치'라 칭함)에 비하여, 2배 정도의 데이터 저장용량을 가지게 된다.
그런데, 4-레벨 메모리셀에서는, 인접하는 레벨 사이의 문턱전압의 마진(margin)은 전형적으로 0.67V 정도로 매우 작다. 이때, 각 메모리셀들의 문턱전압은, 전자들의 누설 등으로 인하여, 쉬프트(shift)될 수 있다. 따라서, 4-레벨 중의 하나로 프로그램된 메모리셀(MC)의 문턱전압이 인접한 레벨의 문턱전압으로 이동될 수 있다. 그러므로, 4-레벨 불휘발성 반도체 메모리 장치에서는, 신뢰성이 낮게 된다는 문제점이 발생된다.
따라서, 본 발명의 목적은 높은 집적도와 신뢰성을 가지는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 불휘발성 반도체 메모리 장치를 효율적으로 구동하는 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 제1 이븐 비트라인 및 제1 오드 비트라인에 각각 연결되는 제1 이븐 스트링 및 제1 오드 스트링, 제2 이븐 비트라인 및 제2 오드 비트라인에 각각 연결되는 제2 이븐 스트링 및 제2 오드 스트링을 가지는 메모리 어레이로서, 상기 제1 이븐 비트라인 및 제1 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제1 공통 비트라인에 선택적으로 연결되며, 상기 제2 이븐 비트라인 및 제2 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제2 공통 비트라인에 선택적으로 연결되는 상기 메모리 어레이; 상기 제1 및 제2 공통 비트라인을 통하여, 상기 메모리 어레이에 커플드되며, 한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되는 페이지 버퍼; 및 상기 메모리 어레이의 선택되는 메모리셀의 워드라인을 제어하는 로우 디코더를 구비한다. 그리고, 상기 한조의 제1 및 제2 메모리셀은 상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어된다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면 및 또 다른 일면은 제1 이븐 비트라인 및 제1 오드 비트라인에 각각 연결되는 제1 이븐 스트링 및 제1 오드 스트링, 제2 이븐 비트라인 및 제2 오드 비트라인에 각각 연결되는 제2 이븐 스트링 및 제2 오드 스트링을 가지는 메모리 어레이로서, 상기 제1 이븐 비트라인 및 제1 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제1 공통 비트라인에 선택적으로 연결되며, 상기 제2 이븐 비트라인 및 제2 오드 비트 라인은 데이터의 프로그램 및 독출동작에서, 제2 공통 비트라인에 선택적으로 연결되는 상기 메모리 어레이를 포함하는 불휘발성 반도체 메모리 장치의 구동방법에 관한 것이다.
본 발명의 다른 일면에 따른 불휘발성 반도체 메모리 장치의 구동방법은 제1 및 제2 비트의 데이터에 따라 제1 메모리셀 및 제2 메모리셀의 문턱전압을 일차적으로 제어하는 단계; 및 일차적으로 제어된 상기 제1 메모리셀 및 상기 제2 메모리셀의 문턱전압을, 제3 비트의 데이터에 따라 이차적으로 제어하는 단계를 구비한다. 그리고, 상기 제1 및 제2 메모리셀은 상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어된다.
본 발명의 또 다른 일면에 따른 불휘발성 반도체 메모리 장치의 구동방법은 소정의 기준전압을 기준으로 하여, 제1 메모리셀의 문턱전압 및 제2 메모리셀의 문턱전압을 각각 제1 공통 비트라인과 제2 공통 비트라인으로 각각 독출하는 A)단계; 상기 A)단계에 따른 제1 공통 비트라인과 제2 공통 비트라인의 상기 비트라인의 전압레벨에 따라, 제1 래치데이터 및 제2 래치데이터를 각각 플럽하는 B)단계; 제1 래치데이터에 따른 레벨을 상기 제2 공통 비트라인에 반영하는 C)단계; 및 상기 C)단계에 따른 상기 제2 공통 비트라인의 전압레벨에 따라, 상기 제2 래치데이터를 플럽하는 D)단계를 구비한다. 그리고, 상기 제1 및 제2 메모리셀은 상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 불휘발성 반도체 메모리 장치는 3-레벨 메모리셀들을 포함한다. 3-레벨 메모리셀(MC)은, 도 4에 도시되는 바와 같이, 3개의 레벨의 문턱전압(threshold voltage) 그룹으로 프로그램될 수 있다. 그리고, 메모리셀(MC)의 문턱전압의 그룹은, 제1 기준전압(VR1) 및 제2 기준전압(VR2)을 기준으로 구분될 수 있다. 본 명세서에서는, 제1 기준전압(VR1)보다 낮은 문턱전압 그룹을 "제1 문턱전압 그룹(G1)"이라 칭하며, 제1 기준전압(VR1)과 제2 기준전압(VR2) 사이의 문턱전압 그룹을 "제2 문턱전압 그룹(G2)"이라 칭한다. 그리고, 제2 기준전압(VR2)보다 높은 문턱전압 그룹을 "제3 문턱전압 그룹(G3)"이라 칭한다.
한편, 본 발명의 불휘발성 반도체 메모리 장치에서의 제1 기준전압(VR1) 및 제2 기준전압(VR2)은, 프로그램의 패스(pass) 여부를 확인을 위한 확인 독출 시와, 저장된 데이터를 독출하기 위한 노말 독출 시에, 서로 상이한 레벨로 설정될 수 있다. 본 명세서에서는, 확인독출시와 노말독출시의 제1 기준전압(VR1) 및 제2 기준전압(VR2)은 동일한 것으로 가정된다. 그러나, 이는 단지 설명의 편의를 위한 것이며, 이로 인하여 본 발명의 기술적 보호 범위가 제한되지는 않는다.
이와 같은, 3-레벨 메모리셀은, 2-레벨 메모리셀에 비하여, 많은 수의 데이터 저장상태를 가지므로, 상대적으로 높은 집적도를 가진다. 또한, 3-레벨 메모리셀은, 4-레벨 메모리셀에 비하여, 문턱전압 레벨들 사이의 간격이 크게 증가하므로, 상대적으로 높은 신뢰성을 가진다. 그러므로, 3-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(본 명세서에서는, '3-레벨 불휘발성 반도체 메모리 장치'라 칭함)는 집적도 및 신뢰성의 측면에서 큰 잇점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다. 도 5에는, 메모리 어레이(100), 페이지 버퍼(200) 및 로우 디코더(300)가 도시된다.
상기 메모리 어레이(100)는 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함한다. 도 6은 도 5의 메모리 어레이(100)의 일부를 나타내는 도면으로서, NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
상기 메모리 어레이(100)는, 도 6에 도시되는 바와 같이, 제1 이븐 스트링(STe1), 제1 오드 스트링(STo1), 제2 이븐 스트링(STe2) 및 제2 오드 스트링(STo2)을 포함한다. 제1 이븐 스트링(STe1), 제1 오드 스트링(STo1), 제2 이븐 스트링(STe2) 및 제2 오드 스트링(STo2)은 각각 제1 이븐 비트라인(BLe1), 제1 오드 비트라인(BLo1), 제2 이븐 비트라인(BLe2) 및 제2 오드 비트라인(BLo2)에 각각 연결된다.
상기 제1 이븐 비트라인(BLe1) 및 제1 오드 비트라인(BLo1)은 본 발명의 불휘발성 반도체 메모리 장치의 데이터 프로그램 및 독출 동작에서, 제1 공통 비트라인 제어블락(BKCON1)을 통하여, 제1 공통 비트라인(BLc1)에 선택적으로 연결된다. 구체적으로 기술하면, 이븐 비트라인 선택신호(BLSLTe) 및 제1 센싱 비트라인 신호(SOBLK1)이 "H"로 활성화할 때, 제1 이븐 비트라인(BLe1)이 제1 공통 비트라인(BLc1)에 연결된다. 그리고, 오드 비트라인 선택신호(BLSLTo) 및 제1 센싱 비트라인 신호(SOBLK1)이 "H"로 활성화할 때, 제1 오드 비트라인(BLo1)이 제1 공통 비트라인(BLc1)에 연결된다.
그리고, 상기 제2 이븐 비트라인(BLe2) 및 제2 오드 비트라인(BLo2)은 본 발명의 불휘발성 반도체 메모리 장치의 데이터 프로그램 및 독출 동작에서, 제2 공통 비트라인 제어블락(BKCON2)을 통하여, 제2 공통 비트라인(BLc2)에 선택적으로 연결된다. 구체적으로 기술하면, 이븐 비트라인 선택신호(BLSLTe) 및 제2 센싱 비트라인 신호(SOBLK2)이 "H"로 활성화할 때, 제2 이븐 비트라인(BLe2)이 제2 공통 비트라인(BLc2)에 연결된다. 그리고, 오드 비트라인 선택신호(BLSLTo) 및 제2 센싱 비트라인 신호(SOBLK2)이 "H"로 활성화할 때, 제2 오드 비트라인(BLo2)이 제2 공통 비트라인(BLc2)에 연결된다.
또한, 상기 제1 이븐 비트라인(BLe1) 및 제1 오드 비트라인(BLo1)은, 제1 공통 비트라인 제어블락(BKCON1)에 의하여, 전원전압(VDD) 및 접지전압(VSS)으로 제어되며, 상기 제2 이븐 비트라인(BLe2) 및 제2 오드 비트라인(BLo2)은, 제2 공통 비트라인 제어블락(BKCON2)에 의하여, 전원전압(VDD) 및 접지전압(VSS)으로 제어된 다. 구체적으로 기술하면, 이븐 고전압 쉴딩신호(SHLDHe)에 응답하여 제1 및 제2 이븐 비트라인(BLe1, BLe2)이 전원전압(VDD)으로 제어되며, 오드 고전압 쉴딩신호(SHLDHo)에 응답하여 제1 및 제2 오드 비트라인(BLo1, BLo2)이 전원전압(VDD)으로 제어된다. 그리고, 이븐 저전압 쉴딩신호(SHLDLe)에 응답하여 제1 및 제2 이븐 비트라인(BLe1, BLe2)이 접지전압(VSS)으로 제어되며, 오드 저전압 쉴딩신호(SHLDLo)에 응답하여 제1 및 제2 오드 비트라인(BLo1, BLo2)이 접지전압(VSS)으로 제어된다.
제1 이븐 스트링(STe1) 및 제1 오드 스트링(STo1) 그리고, 제2 이븐 스트링(STe2) 및 제2 오드 스트링(STo2)에는, 다수개의 메모리셀(MC)들이 포함된다. 본 명세서에서는, 제1 이븐 스트링(STe1) 및 제1 오드 스트링(STo1)에 포함되는 메모리셀은 '제1 메모리셀(MC1)'로 불릴 수 있으며, 제2 이븐 스트링(STe2) 및 제2 오드 스트링(STo2)에 포함되는 메모리셀은 '제2 메모리셀(MC2)'로 불릴 수 있다. 그러나, 이는 단지 설명의 편의를 위한 것이며, 이로 인하여 본 발명의 권리범위가 제한되지 않는다.
상기 제1 메모리셀들(MC1) 및 상기 제2 메모리셀들(MC2)은 동일한 형태의 메모리셀로 구현될 수 있으며, 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않는 상태에서도 데이터의 보존이 가능하다.
한편, 본 발명의 바람직한 실시예에 의하면, 한조를 이루는 상기 제1 메모리셀(MC1) 및 상기 제2 메모리셀(MC2)은, 제1 이븐 스트링(STe1)과 제2 이븐 스트링(STe2)의 쌍 및 제1 오드 스트링(STo1)과 제2 오드 스트링(STo2)의 쌍에 분산되어 배치되며, 동일한 워드라인(도 6에서는, WL<n-1>)에 의하여 제어된다.
구체적으로 기술하면, 제1 이븐 스트링(STe1)에 포함되는 하나의 제1 메모리셀(MC1)과 제2 이븐 스트링(STe2)에 포함되는 하나의 제2 메모리셀(MC2)가 한조를 이룬다. 그리고, 제1 오드 스트링(STo1)에 포함되는 하나의 제1 메모리셀(MC1)과 제2 오드 스트링(STo2)에 포함되는 하나의 제2 메모리셀(MC2)가 한조를 이룬다.
상기 한조의 제1 및 제2 메모리셀(MC1, MC2)에는, 한조를 이루는 제1 내지 제3 비트의 데이터값이 프로그램될 수 있다. 또한, 상기 한조의 2개 메모리셀의 문턱전압에 따른 저장상태는 상기 제1 내지 제3 비트의 데이터값으로 독출된다.
본 명세서 및 도면에서, 제1 내지 제3 비트는 참조번호 'BIT1~BIT3'로 나타날 수 있다. 그리고, 한조의 2개 메모리셀을 이용한 데이터의 프로그램 및 독출방법은, 본 명세서에서, 추후에 자세히 기술된다.
본 발명의 불휘발성 반도체 메모리 장치에서는, 제1 이븐 스트링(STe1)과 제2 이븐 스트링(STe2)의 제1 메모리셀(MC1)과 제2 메모리셀(MC2)이 선택되어 구동될 때, 제1 오드 비트라인(BLo1) 및 제2 오드 비트라인(BLo2)는 쉴딩라인(shilding line)으로서 역할을 수행한다. 그리고, 제1 오드 스트링(STo1)과 제2 오드 스트링(STo2)의 제1 메모리셀(MC1)과 제2 메모리셀(MC2)이 선택되어 구동될 때, 제1 이븐 비트라인(BLe1) 및 제2 이븐 비트라인(BLe2)는 쉴딩라인(shilding line)으로서 역할을 수행한다.
이와 같이, 이븐 비트라인들(BLe1, BLe2) 또는 오드 비트라인들(BLo1, BLo2)이 쉴딩라인으로서 역할을 수행함으로써, 노이즈 및 커플링이 차단되며, 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 동작 특성이 향상된다.
다시 도 5를 참조하면, 상기 페이지 버퍼(200)는 상기 제1 및 제2 공통 비트라인(BLc1, BLc2)을 통하여, 상기 메모리 어레이(100)에 커플드된다. 그리고, 상기 페이지 버퍼(200)는 한조의 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터들을 한조의 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압 그룹으로 맵핑하도록 구동된다.
도 7은 도 5의 페이지 버퍼(200)를 자세히 나타내는 도면이다. 상기 페이지 버퍼(200)는 스위치(SW), 제1 래치블락(LTBK1) 및 제2 래치블락(LTBK2)을 포함한다.
상기 스위치(SW)는 소정의 스위칭신호(VSW)에 응답하여, 상기 제1 공통 비트라인(BLc1)과 상기 제2 공통 비트라인(BLc2)를 연결한다.
상기 제1 래치블락(LTBK1)은 제1 래치데이터(DLT1)를 저장할 수 있으며, 상기 제1 공통 비트라인(BLc1)에 연결된다. 상기 제1 버퍼블락(LTBK1)은 구체적으로 제1 센싱단자(NSEN1), 제1 래치부(211), 제1 플럽부(213), 제1 래치제어부(215) 및 제1 덤핑부(217)를 구비한다.
상기 제1 센싱단자(NSEN1)는 제1 비트라인 연결신호(BLSHF1)에 응답하여, 상기 제1 공통 비트라인(BLc1)과 연결된다. 이때, 상기 제1 센싱단자(NSEN1)의 데이터는, 제1 비트라인 연결부(223)를 통하여, 상기 제1 공통 비트라인(BLc1)에 제공될 수 있다.
상기 제1 래치부(211)는 제1 래치데이터(DLT1)를 래치하여 저장한다. 그리고, 상기 제1 래치부(211)는 제1 버퍼 선택신호(PBSLT1)에 응답하여, 상기 제1 래 치데이터(DLT1)를 상기 제1 공통 비트라인(BLc1)에 송신할 수 있다.
상기 제1 플럽부(213)는, 상기 제1 센싱단자(NSEN1)의 전압레벨에 따라, 상기 제1 래치데이터(DLT1)을 논리 "L"에서 논리 "H"로 플럽시킨다. 이 경우, 입력신호(DI)가 "H"로 활성화된다. 또한, 상기 제1 플럽부(213)는, 상기 제1 센싱단자(NSEN1)의 전압레벨에 따라, 상기 제1 래치데이터(DLT1)을 논리 "H"에서 논리 "L"로 반전 플럽시킨다. 이 경우, 반전입력신호(nDI)가 "H"로 활성화된다.
상기 제1 래치제어부(215)는 상기 제1 래치데이터(DLT1)를 "H"로 셋팅한다. 이 경우, 입력신호(DI)가 "H"로 활성화된다. 상기 제1 래치제어부(215)는 상기 제1 래치데이터(DLT1)를 "L"로 리셋한다. 이 경우, 반전입력신호(nDI)가 "H"로 활성화된다.
본 실시예에서, 상기 입력신호(DI)에 게이팅되는 앤모스 트랜지스터(T11)와 상기 반전입력신호(nDI)에 게이팅되는 앤모스 트랜지스터(T13)는 제1 플럽부(213)와 제1 래치제어부(215)에 공통적으로 포함된다.
상기 제1 덤핑부(217)는 상기 제1 래치데이터(DLT1)에 따라 상기 제1 센싱단자(NSEN1)을 접지전압(VSS)으로 디스차아지한다. 구체적으로 기술하면, 상기 제1 덤핑부(217)는, 상기 제1 래치데이터(DLT1)가 논리 "H"일 때, 제1 덤핑신호(DUMP1)에 응답하여, 상기 제1 센싱단자(NSEN1)을 접지전압(VSS)으로 디스차아지한다. 따라서, 상기 제1 덤핑부(217)는, 논리 "H"의 상기 제1 래치데이터(DLT1)를 반전하여, 상기 제1 센싱단자(NSEN1)에 제공하는 역할을 수행한다.
바람직하기로, 제1 버퍼블락(LTBK1)은 제1 출력부(219), 제1 프리차아지부 (221) 및 제1 비트라인 연결부(223)를 더 구비한다.
상기 제1 출력부(219)는, 제1 출력제어신호(DIO1)에 응답하여, 상기 제1 래치부(211)의 제1 래치데이터(DLT1)를 내부 데이터라인(IDL)으로 제공하기도 한다.
제1 프리차아지부(221)는 제1 센싱 프리차아지 신호(/PRE1)에 응답하여, 상기 제1 센싱단자(NSEN1)을 전원전압(VDD)으로 프리차아지시킨다.
제1 비트라인 연결부(223)는 제1 비트라인 연결신호(BLSHF1)에 응답하여, 상기 제1 공통 비트라인(BLc1)과 상기 제1 센싱단자(NSEN1) 사이의 전기적 연결을 제어한다.
계속 도 7을 참조하면, 상기 제2 래치블락(LTBK2)은 제2 래치데이터(DLT2)를 저장할 수 있으며, 상기 제2 공통 비트라인(BLc2)에 연결된다. 상기 제2 버퍼블락(LTBK2)은 구체적으로 제2 센싱단자(NSEN2), 제2 래치부(261), 제2 플럽부(263), 제2 래치제어부(265) 및 제2 덤핑부(267)를 구비하며, 제2 출력부(269), 제2 프리차아지부(271) 및 제2 비트라인 연결부(273)를 더 구비한다.
상기 제2 래치블락(LTBK2)의 제2 센싱단자(NSEN2), 제2 래치부(261), 제2 플럽부(263), 제2 래치제어부(265), 제2 덤핑부(267), 제2 출력부(269), 제2 프리차아지부(271) 및 제2 비트라인 연결부(273)는, 상기 제1 래치블락(LTBK1)의 제1 센싱단자(NSEN1), 제1 래치부(211), 제1 플럽부(213), 제1 래치제어부(215), 제1 덤핑부(217), 제1 출력부(219), 제1 프리차아지부(221) 및 제1 비트라인 연결부(223)와, 유사한 구성 및 작용을 수행하며, 이는 당업자에게 용이하게 이해될 수 있다. 그러므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
다시 도 5를 참조하면, 로우 디코더(300)는 상기 메모리 어레이(100)에 커플드되어, 선택되는 워드라인(WL)의 전압레벨을 제어하며, 스트링 선택신호(SSL) 및 그라운드 선택신호(GSL)를 발생한다. 데이터 입출력 회로(400)는 상기 페이지 버퍼(200)에 래치된 데이터를 외부 시스템으로 출력하며, 또한, 외부 시스템으로부터 입력되는 데이터를 상기 페이지 버퍼(200)에 로딩한다.
한편, 본 실시예에서, 내부 데이터라인(IDL)의 데이터값은, 프로그램 또는 독출동작시에, 외부로 제공되는 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터와 일치하는 것으로 가정한다. 즉, 각 비트의 데이터가 "1" 인 경우, 상기 내부 데이터라인(IDL)은 "H"이고, 각 비트의 데이터가 "0" 인 경우, 상기 내부 데이터라인(IDL)은 "L"인 것으로 가정한다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법이 기술된다. 이때, 한조의 메모리셀에 대한 프로그램은 제1 내지 제3 비트(BIT1 내지 BIT3)를 각각 이용하는 제1 내지 제3 페이지 프로그램 단계 순으로 진행된다.
도 8 및 도 9는 각각 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계를 나타내는 순서도 및 데이터 흐름도이다. 제1 페이지 프로그램 단계에서는, 제1 비트(BIT1)의 데이터에 따라 제1 메모리셀(MC1)의 문턱전압이 제2 문턱전압 그룹(G2)으로 프로그램된다.
도 8을 참조하면, S1110 단계에서, 제1 래치데이터(DLT1)가 논리 "H"로 셋팅된다. 그리고, S1120 단계에서, 제1 비트(BIT1)의 데이터가 상기 제1 래치데이터(DLT1)로 로딩된다(도 9의 (A1) 참조). 즉, 제1 비트(BIT1)가 "0"인 경우에는, 반 전입력신호(nDI)가 "H"로 활성화되어, 상기 제1 래치데이터(DLT1)는 "L"로 래치된다. 반면에, 상기 제1 비트(BIT1)가 "1"인 경우에는, 입력신호(DI)가 "H"로 활성화되며, 상기 제1 래치데이터(DLT1)는 "H"를 유지한다.
이후, S1130 단계에서, 상기 제1 래치데이터(DLT1)를 제1 공통 비트라인(BLc1)에 덤핑하여, 상기 제1 메모리셀(MC1)에 대한 프로그램이 수행된다(도 9의 (A2) 참조). 즉, 제1 비트(BIT1)가 "0"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 높아지고, 제1 비트(BIT1)가 "1"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 이전상태를 그대로 유지한다.
그리고, S1140 단계에서, 상기 제1 기준전압(VR1)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 제1 공통 비트라인(BLc1)을 거쳐, 상기 제1 센싱단자(NSEN1)에 반영된다(도 9의 (A3) 참조). 즉, 상기 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1) 이상인지 여부가 상기 제1 공통 비트라인(BLc1)을 거쳐 제1 센싱단자(NSEN1)에 반영된다. 다시 기술하면, 상기 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1)보다 높은 경우에는, 상기 제1 공통 비트라인(BLc1)과 상기 제1 센싱단자(NSEN1)의 전압레벨은 전원전압(VDD) 쪽으로 제어된다. 반면에, 상기 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1)보다 낮은 경우에는, 상기 제1 공통 비트라인(BLc1)과 상기 제1 센싱단자(NSEN1)의 전압레벨은 접지전압(VSS) 쪽으로 제어된다.
S1150 단계에서, 제1 래치제어신호(LCH1)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 9의 (A4) 참조). 다시 기술하면, 상기 제1 센싱단자(NSEN1)의 전압레벨이 전원전압(VDD) 쪽인 경우에는, 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다. 반면에, 상기 제1 센싱단자(NSEN1)의 전압레벨이 접지전압(VSS) 쪽인 경우에는, 제1 래치데이터(DLT1)는 이전의 데이터 상태를 그대로 유지한다.
결과적으로, S1150 단계의 수행 후, 제1 래치데이터(DLT1)가 논리 "L"인 것은, 제1 메모리셀(MC1)에 대한 프로그램이 수행되었으나, 상기 제1 메모리셀(MC1)의 문턱전압이 목표로 하는 제2 문턱전압 그룹(G2)로 제어되지 못하였음을 의미한다.
S1160 단계에서, 제1 출력제어신호(DIO1)가 "H"펄스로 발생되어, 제1 래치데이터(DLT1)의 논리상태가 외부로 독출되며(도 9의 (A5) 참조), S1170 단계에서 프로그램의 성공 여부가 확인된다. 본 실시예에서는, S1160 단계에서 독출되는 데이터의 논리상태 "H"는 프로그램 성공을 나타낸다. 반면에, S1160 단계에서 독출되는 데이터의 논리상태 "L"는 프로그램 실패를 나타낸다.
만약, 프로그램이 실패(fail)이면, S1130 단계부터 반복적으로 수행된다. 이때, S1130 단계에서, 선택되는 워드라인의 전압레벨은 점차적으로 증가한다.
그리고, S1170 단계의 확인 결과, 프로그램의 성공이 확인되면, S1180 단계에서, 제1 페이지 프로그램의 완료가 확인된다.
도 10은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계가 수행된 후, 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
제1 비트(BIT1)의 데이터가 "1"인 경우(CASE11)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "0"인 경우(CASE12)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
도 11은 및 도 12는 각각 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계를 나타내는 순서도 및 데이터 흐름도이다. 제2 페이지 프로그램 단계에서는, 제2 비트(BIT2)의 데이터에 따라 제2 메모리셀(MC2)의 문턱전압이 제2 문턱전압 그룹(G2)으로 프로그램된다.
도 11을 참조하면, S1210 단계에서, 제2 래치데이터(DLT2)가 논리 "H"로 셋팅된다. 그리고, S1220 단계에서, 제2 비트(BIT2)의 데이터가 상기 제2 래치데이터(DLT2)로 로딩된다(도 12의 (B1) 참조). 즉, 제2 비트(BIT2)가 "0"인 경우에는, 반전입력신호(nDI)가 "H"로 활성화되어, 상기 제2 래치데이터(DLT2)는 "L"로 래치된다. 반면에, 상기 제2 비트(BIT2)가 "1"인 경우에는, 입력신호(DI)가 "H"로 활성화되며, 상기 제2 래치데이터(DLT2)는 "H"를 유지한다.
이후, S1230 단계에서, 상기 제2 래치데이터(DLT2)를 제2 공통 비트라인(BLc2)에 덤핑하여, 상기 제2 메모리셀(MC2)에 대한 프로그램이 수행된다(도 12의 (B2) 참조). 즉, 제2 비트(BIT2)가 "0"인 경우에는, 상기 제2 메모리셀(MC2)의 문턱전압은 높아지고, 제2 비트(BIT2)가 "1"인 경우에는, 상기 제2 메모리셀(MC2)의 문턱전압은 이전상태를 그대로 유지한다.
그리고, S1240 단계에서, 상기 제1 기준전압(VR1)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 제2 공통 비트라인(BLc2)을 거쳐, 상기 제2 센싱단자(NSEN2)에 반영된다(도 12의 (B3) 참조). 즉, 상기 제2 메모리셀(MC2)의 문턱전압이 제1 기준전압(VR1) 이상인지 여부가 상기 제2 공통 비트라인(BLc2)을 거쳐 제2 센싱단자(NSEN2)에 반영된다. 다시 기술하면, 상기 제2 메모리셀(MC2)의 문턱전압이 제1 기준전압(VR1)보다 높은 경우에는, 상기 제2 공통 비트라인(BLc2)과 상기 제2 센싱단자(NSEN2)의 전압레벨은 전원전압(VDD) 쪽으로 제어된다. 반면에, 상기 제2 메모리셀(MC2)의 문턱전압이 제1 기준전압(VR1)보다 낮은 경우에는, 상기 제2 공통 비트라인(BLc2)과 상기 제2 센싱단자(NSEN2)의 전압레벨은 접지전압(VSS) 쪽으로 제어된다.
S1250 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 12의 (B4) 참조). 다시 기술하면, 상기 제2 센싱단자(NSEN2)의 전압레벨이 전원전압(VDD) 쪽인 경우에는, 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다. 반면에, 상기 제2 센싱단자(NSEN1)의 전압레벨이 접지전압(VSS) 쪽인 경우에는, 제2 래치데이터(DLT2)는 이전의 데이터 상태를 그대로 유지한다.
결과적으로, S1250 단계의 수행 후, 제2 래치데이터(DLT1)가 논리 "L"인 것은, 제2 메모리셀(MC2)에 대한 프로그램이 수행되었으나, 상기 제2 메모리셀(MC2)의 문턱전압이 목표로 하는 제2 문턱전압 그룹(G2)로 제어되지 못하였음을 의미한다.
S1260 단계에서, 제2 출력제어신호(DIO2)가 "H"펄스로 발생되어, 제2 래치데이터(DLT2)의 논리상태가 외부로 독출되며(도 12의 (B5) 참조), S1270 단계에서 프로그램의 성공 여부가 확인된다. 본 실시예에서는, S1260 단계에서 독출되는 데이터의 논리상태 "H"는 프로그램 성공을 나타낸다. 반면에, S1260 단계에서 독출되는 데이터의 논리상태 "L"는 프로그램 실패를 나타낸다.
만약, 프로그램이 실패(fail)이면, S1230 단계부터 반복적으로 수행된다. 이때, S1230 단계에서, 선택되는 워드라인의 전압레벨은 점차적으로 증가한다.
그리고, S1270 단계의 확인 결과, 프로그램의 성공이 확인되면, S1280 단계에서, 제2 페이지 프로그램의 완료가 확인된다.
도 13은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 모두 "1"인 경우(CASE21)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"인 경우(CASE22)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"인 경우(CASE23)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지되 며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 모두 "0"인 경우(CASE24)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다.
도 14a 및 도 14b는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계를 나타내는 순서도이다. 그리고, 도 15a 및 도 15b는 도 14a 및 도 14b의 순서도에 따른 데이터 흐름도이다. 제3 페이지 프로그램 단계에서는, 제3 비트(BIT3)의 데이터에 따라 제1 메모리셀(MC1) 및/또는 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)으로 프로그램된다.
도 14a 및 도 14b를 참조하면, S1305 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)를 논리 "H"로 셋팅한다.
그리고, S1310 단계에서, 제3 비트(BIT3)의 데이터가 상기 제1 래치데이터(DLT1) 및 상기 제2 래치데이터(DLT2)로 로딩된다(도 15a의 (C1) 참조). 즉, 제3 비트(BIT3)가 "0"인 경우에는, 반전입력신호(nDI)가 "H"로 활성화되어, 상기 제1 래치데이터(DLT1) 및 상기 제2 래치데이터(DLT2)는 "L"로 래치된다. 반면에, 상기 제3 비트(BIT3)가 "1"인 경우에는, 입력신호(DI)가 "H"로 활성화되며, 상기 제1 래치데이터(DLT1) 및 상기 제2 래치데이터(DLT2)는 "H"를 유지한다.
이후, S1315 단계 및 S1320 단계에서, 상기 제2 페이지 프로그램 단계에 따른 상기 제2 메모리셀(MC2)의 데이터를 이용하여, 상기 데이터 로딩단계에 따른 상기 제1 래치데이터(DLT1)를 플럽하는 이전 데이터 반영단계가 수행된다.
구체적으로, 상기 S1315 단계에서, 제2 페이지 프로그램 단계가 수행된 상기 제2 메모리셀(MC2)의 데이터가 제1 기준전압(VR2)으로 제1 센싱단자(NSEN1)에 반영된다(도 15a의 (C2) 참조). 이때, 스위칭신호(VSW)는 "H"로 활성화되어, 제2 공통 비트라인(BLc2)가 제1 공통 비트라인(BLc1)에 연결된다.
그리고, S1320 단계에서는, S1315 단계에 따른 상기 제1 센싱단자(NSEN1)의 전압레벨을 이용하여, 상기 S1310 단계에 따른 상기 제1 래치데이터(DLT1)가 제어된다(도 15a의 (C3) 참조). 이때, 입력신호(DI)가 "H"로 활성화된다.
결과적으로, 제3 비트(BIT3)가 "0"이라 하더라고, 제2 비트(BIT2)가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 "L"에서 "H"로 플럽된다. 또한, 제3 비트(BIT3)가 "1"인 경우에는, 상기 제1 래치데이터(DLT1)는 "H"로 유지된다. 반면에, 제2 비트(BIT2)가 "1"이고, 제3 비트(BIT2)가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 "L"를 유지한다.
이후, S1325 단계 및 S1330 단계에서는, 상기 제1 페이지 프로그램 단계에 따른 상기 제1 메모리셀(MC1)의 데이터 및 S1320 단계에서 플럽되는 제1 래치데이터(DLT1)를 이용하여, 상기 데이터 로딩단계에 따른 상기 제2 래치데이터(DLT2)를 플럽하는 단계가 수행된다.
구체적으로, 상기 S1325 단계에서, 제1 기준전압(VR1)을 기준으로 하는 제1 메모리셀(MC1)의 문턱전압 및 상기 제1 래치데이터(DLT1)가 제2 센싱단자(NSEN2)에 반영된다(도 15a의 (C4), (C4') 참조). 이때, 스위칭신호(VSW)는 "H"로 활성화되어, 제1 공통 비트라인(BLc1)이 제2 공통 비트라인(BLc2)에 연결된다. 그리고, 제1 덤핑신호(DUMP1)는 "H"로 활성화된다.
그리고, S1330 단계에서는, S1325 단계에 따른 상기 제2 센싱단자(NSEN2)의 전압레벨을 이용하여, 상기 S1310 단계에 따른 상기 제2 래치데이터(DLT2)가 제어된다(도 15a의 (C5) 참조). 이때, 입력신호(DI)가 "H"로 활성화된다.
결과적으로, 제3 비트(BIT3)가 "0"이라 하더라도, 제1 래치데이터(DLT)가 "L"이고 제1 비트(BIT1)가 "0"인 경우에는, 상기 제2 래치데이터(DLT2)는 "L"에서 "H"로 플럽된다.
상기 S1330 단계의 수행 후, 상기 제1 래치데이터(DLT1)와 상기 제2 래치데이터(DLT2)의 논리상태는 도 16과 같다.
CASE21 내지 CASE24는 제3 비트(BIT3)가 "0"인 경우를 나타낸다. 제1 및 제2 비트(BIT1, BIT2)가 "1"인 경우(CASE31)에는, 제1 래치데이터(DLT1) 및 제2 래치데이터(DLT2)는 모두 "L"를 유지한다.
제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"인 경우(CASE32)에는, 상기 제1 래치데이터(DLT1)는 "H"로 플럽되고, 상기 제2 래치데이터(DLT2)는 "L"를 유지한다.
제1 비트(BIT1)가 "0"이고, 제2 비트(BIT2)가 "1"인 경우(CASE33)에는, 상기 제1 래치데이터(DLT1)는 "L"를 유지하고, 상기 제2 래치데이터(DLT2)는 "H"로 플럽된다.
제1 및 제2 비트(BIT1, BIT2)가 "0"인 경우(CASE34)에도, 상기 제1 래치데이터(DLT1)는 "H"로 플럽되고, 상기 제2 래치데이터(DLT2)는 "L"를 유지한다.
그리고, 제3 비트(BIT3)가 "1"인 CASE25에서는, 제1 및 제2 비트(BIT1, BIT2)에 관계없이, 제1 래치데이터(DLT1) 및 제2 래치데이터(DLT2)는 모두 "H"를 유지한다.
이후, S1335 단계에서, 상기 S1320 단계 및 상기 S1330 단계에 따른 상기 제1 및 제2 래치데이터(DLT1, DLT2)를 이용하여, 상기 제1 및 제2 메모리셀(MC1, MC2)에 대한 프로그램을 수행하는 프로그램 수행 단계가 진행된다(도 15b의 (C6) 참조). 즉, 제3 비트(BIT3)가 "1"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 이전상태를 그대로 유지한다. 반면에, 제3 비트(BIT3)가 "0"인 경우에는, 상기 제1 메모리셀(MC1) 또는 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어된다.
계속하여, S1340 단계에서, 상기 제2 기준전압(VR2)으로 상기 제1 메모리셀(MC1)의 문턱전압이 제1 공통 비트라인(BLc1)을 거쳐, 상기 제1 센싱단자(NSEN1)에 반영된다(도 15b의 (C7) 참조).
S1345 단계에서, 제1 래치제어신호(LCH1)가 "H" 펄스로 발생되며, 입력신호(DI)가 "H"로 활성화된다. 그 결과, 상기 제1 센싱단자(NSEN1)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 15b의 (C8) 참조).
계속하여, S1350 단계에서, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 제2 공통 비트라인(BLc2)을 거쳐, 상기 제2 센싱단자(NSEN2)에 반영된다(도 15b의 (C9) 참조).
S1355 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 입력신호 (DI)가 "H"로 활성화된다. 그 결과, 상기 제2 센싱단자(NSEN2)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 15b의 (C10) 참조).
S1360 단계에서, 제1 출력제어신호(DIO1) 및 제2 출력제어신호(DIO2)가 동시에 또는 순서적으로 "H"펄스로 발생되어, 제1 및 제2 래치데이터(DLT1, DLT2)의 논리상태가 외부로 독출되며(도 15b의 (C11) 참조), S1365 단계에서 프로그램의 성공 여부가 확인된다.
만약, 프로그램이 실패(fail)이면, S1335 단계부터 반복적으로 수행된다. 이때, S1335 단계에서, 선택되는 워드라인의 전압레벨은 점차적으로 증가한다.
그리고, 프로그램이 성공(pass)이면, S1370 단계에서, 제3 페이지 프로그램 완료가 확인된다.
도 17은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
제1 비트(BIT1), 제2 비트(BIT2) 및 제3 비트(BIT3)의 데이터가 모두 "1"인 경우(CASE41)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 "1"이고, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE42)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제3 문턱전압 그룹(G3)으로 제어된다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE43)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지된다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE44)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE45)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"이며, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE46)에는, 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE47)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 제2 문턱전압 그룹(G2)으로 유지된다.
제1 비트(BIT1), 제2 비트(BIT2) 및 제3 비트(BIT3)의 데이터가 모두 "0"인 경우(CASE38)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어된다.
또한, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에서는, 순차적으로 제공되는 3개의 비트(BIT1, BIT2, BIT3)의 데이터에 따라, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이 동시에 제어된다. 그리고, 각 비트에 대하여 1 또는 2회의 확인독출만으로 프로그램의 성공여부가 확인될 수 있다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 프로그램 시의 전체적인 동작속도가 현저히 개선된다.
정리하면, 특정조합의 경우 즉, 상기 제1 내지 제3 비트(BIT1 내지 BIT3)가 각각 1, 1, 0인 경우에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 상기 제3 문턱전압 그룹(G3)으로 제어된다.
그리고, 상기 제1 비트(BIT1)의 데이터는, 상기 특정조합 이외에는, 상기 제1 기준전압(VR1)을 기준으로 하는 상기 제1 메모리셀(MC1)의 문턱전압에 맵핑된다. 즉, 제1 비트(BIT1)가 "1"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 제1 기준전압(VR1)보다 낮다. 그리고, 제1 비트(BIT1)가 "0"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 제1 기준전압(VR1)보다 높다.
유사한 방법으로, 상기 제2 비트(BIT2)의 데이터는, 상기 특정조합 이외에는, 상기 제1 기준전압(VR1)을 기준으로 하는 상기 제2 메모리셀(MC2)의 문턱전압에 맵핑된다.
한편, 상기 제3 비트(BIT3)의 데이터는 상기 제2 기준전압(VR2)을 기준으로 하는 상기 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압에 맵핑된다. 즉, 제3 비트(BIT1)가 "1"인 경우에는, 상기 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이 제2 기준전압(VR1)보다 낮다. 그리고, 제3 비트(BIT1)가 "0"인 경우에는, 상기 제1 메모리셀(MC1) 및/또는 상기 제2 메모리셀(MC2)의 문턱전압이 제2 기준전압(VR1)보다 높다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법이 기술된다. 이때, 제1 내지 제3 비트(BIT1 내지 BIT3)를 각각 독출하는 제1 내지 제3 페이지 독출 단계가 비순서적으로 진행되더라도, 한조의 메모리셀에 대한 독출은 가능하다.
도 18a 및 도 18b는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제1 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 19a 및 도 19b는 도 18a 및 도 18b의 순서도에 따른 데이터 흐름도이다.
도 18a 및 도 18b를 참조하면, S1410 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)가 논리 "L"로 리셋된다(도 19a의 (D1) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화된다.
그리고, S1420 단계에서, 상기 제2 기준전압(VR2)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 제1 센싱단자(NSEN1)에 반영되며, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 제2 센싱단자(NSEN1)에 반영된다(도 19a의 (D2) 참조).
S1430 단계에서, 제1 및 제2 래치제어신호(LCH1, LCH2)가 "H" 펄스로 발생되며, 입력신호(DI)가 "H"로 활성화된다. 이때, 상기 제1 및 제2 센싱단자(NSEN1, NSEN2)의 전압레벨에 따라 선택적으로 제1 및 제2 래치데이터(DLT1, DLT2)가 "L"에서 "H"로 플럽된다(도 19a의 (D3) 참조). 그 결과, 도 17의 CASE42 및 CASE46인 경우에는, 제1 래치데이터(DLT1)가 "H"로 플럽된다. 그리고, 도 17의 CASE42, CASE44 및 CASE48인 경우에는, 제2 래치데이터(DLT2)가 "H"로 플럽된다.
그리고, S1440 단계에서는, 제2 래치데이터(DLT2)가 제1 센싱단자(NSEN1)에 반영된다. 이때, 제2 덤핑신호(DUMP2) 및 스위칭 신호(VSW)가 "H"로 활성화한다(도 19a의 (D4) 및 (D4') 참조).
그리고, S1450 단계에서는, 제1 래치제어신호(LCH1)가 "H"로 활성화되어, 제1 래치데이터(DLT1)가 "H"에서 "L"로 반전 플럽된다(도 19a의 (D4) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화한다(도 19a의 (D5) 참조). 그 결과, 도 17의 CASE42의 경우에만, 제1 래치데이터(DLT1)가 "H"이다. 그리고, CASE42 이외의 경우에만, 제1 래치데이터(DLT1)가 "L"이다.
S1460 단계에서, 제2 래치데이터(DLT2)가 "H"로 셋팅된다(도 19b의 (D6) 참조).
이후, S1470 단계 및 S1480 단계에서는, 상기 제1 메모리셀(MC1)의 데이터 및 S1450 단계에서 플럽되는 제1 래치데이터(DLT1)를 이용하여, 상기 제2 래치데이터(DLT2)를 "H"에서 "L"로 반전플럽하는 단계가 수행된다.
구체적으로, 상기 S1470 단계에서, 제1 기준전압(VR1)을 기준으로 하는 제1 메모리셀(MC1)의 문턱전압 및 상기 제1 래치데이터(DLT1)가 제2 센싱단자(NSEN2)에 반영된다(도 19b의 (D7), (D7') 참조). 이때, 스위칭신호(VSW)는 "H"로 활성화되 어, 제1 공통 비트라인(BLc1)이 제2 공통 비트라인(BLc2)에 연결된다. 그리고, 제1 덤핑신호(DUMP1)는 "H"로 활성화된다.
그리고, S1480 단계에서는, S1470 단계에 따른 상기 제2 센싱단자(NSEN2)의 전압레벨을 이용하여, 상기 제2 래치데이터(DLT2)가 "H"에서 "L"로 반전플럽된다(도 19b의 (D8) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화된다.
결국, S1480 단계에서, 제2 래치데이터(DLT2)의 논리상태의 변화를 살펴보면 다음과 같다. 즉, 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1) 보다 낮은 경우(도 17의 CASE41, CASE43 및 CASE44) 및 제1 래치데이터(DLT1)가 "H"인 경우(도 17의 CASE42)인 경우에는, 상기 제2 래치데이터(DLT2)는 "H"에서 "L"로 반전플럽된다.
나머지 경우(도 17의 CASE45 내지 CASE 48)에는, 제1 래치데이터(DLT1)는 "H"의 논리 상태를 그대로 유지한다.
S1490 단계에서, 제2 출력제어신호(DIO2)가 "H"펄스로 발생되어, 제2 래치데이터(DLT2)의 논리상태가 외부로 독출되어, 제1 비트(BIT1)의 데이터가 확인되는 데이터 확인 단계가 수행된다(도 19b의 (D9) 참조).
본 실시예에서, 논리 "H"의 출력 데이터는 제1 비트(BIT1)의 데이터가 "1"임을 나타내며, 논리 "L"의 출력 데이터는 제1 비트(BIT1)의 데이터가 "0"임을 나타낸다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제1 비트(BIT1)의 데이터값이 1회 독출로 확인될 수 있다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 제2 페이지 독출 방법이 기술된다.
도 20a 및 도 20b는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제2 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 21a 및 도 21b는 도 20a 및 도 20b의 순서도에 따른 데이터 흐름도이다.
도 20a 및 도 20b를 참조하면, S1510 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)가 논리 "L"로 리셋된다(도 21a의 (E1) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화된다.
그리고, S1520 단계에서, 상기 제2 기준전압(VR2)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 제1 센싱단자(NSEN1)에 반영되며, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 제2 센싱단자(NSEN1)에 반영된다(도 21a의 (E2) 참조).
S1530 단계에서, 제1 및 제2 래치제어신호(LCH1, LCH2)가 "H" 펄스로 발생되며, 입력신호(DI)가 "H"로 활성화된다. 이때, 상기 제1 및 제2 센싱단자(NSEN1, NSEN2)의 전압레벨에 따라 제1 및 제2 래치데이터(DLT1, DLT2)가 "L"에서 "H"로 플럽된다(도 21a의 (E3) 참조). 그 결과, 도 17의 CASE42 및 CASE46인 경우에는, 제1 래치데이터(DLT1)가 "H"로 플럽된다. 그리고, 도 17의 CASE42, CASE44 및 CASE48인 경우에는, 제2 래치데이터(DLT2)가 "H"로 플럽된다.
그리고, S1540 단계에서는, 제2 래치데이터(DLT2)가 제1 센싱단자(NSEN1)에 반영된다. 이때, 제2 덤핑신호(DUMP2) 및 스위칭 신호(VSW)가 "H"로 활성화한다(도 21a의 (E4) 및 (E4') 참조).
그리고, S1550 단계에서는, 제1 래치제어신호(LCH1)가 "H"로 활성화되어, 제1 래치데이터(DLT1)가 "H"에서 "L"로 반전 플럽된다(도 21a의 (E4) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화한다(도 21a의 (E5) 참조). 그 결과, 도 17의 CASE42의 경우에만, 제1 래치데이터(DLT1)가 "H"이다. 그리고, CASE42 이외의 경우에만, 제1 래치데이터(DLT1)가 "L"이다.
S1560 단계에서, 제2 래치데이터(DLT2)가 "H"로 셋팅된다(도 21b의 (E6) 참조).
이후, S1570 단계 및 S1580 단계에서는, 상기 제2 메모리셀(MC2)의 데이터 및 S1550 단계에서 플럽되는 제1 래치데이터(DLT1)를 이용하여, 상기 제2 래치데이터(DLT2)를 "H"에서 "L"로 반전플럽하는 단계가 수행된다.
구체적으로, 상기 S1570 단계에서, 제1 기준전압(VR1)을 기준으로 하는 제2 메모리셀(MC2)의 문턱전압 및 상기 제2 래치데이터(DLT2)가 제2 센싱단자(NSEN2)에 반영된다(도 21b의 (E7), (E7') 참조). 이때, 스위칭신호(VSW)는 "H"로 활성화되어, 제1 공통 비트라인(BLc1)이 제2 공통 비트라인(BLc2)에 연결된다. 그리고, 제1 덤핑신호(DUMP1)는 "H"로 활성화된다.
그리고, S1580 단계에서는, S1570 단계에 따른 상기 제2 센싱단자(NSEN2)의 전압레벨을 이용하여, 상기 제2 래치데이터(DLT2)가 "H"에서 "L"로 반전플럽된다(도 19b의 (E8) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화된다.
결국, S1580 단계에서, 제2 래치데이터(DLT2)의 논리상태의 변화를 살펴보면 다음과 같다. 즉, 제2 메모리셀(MC2)의 문턱전압이 제1 기준전압(VR1) 보다 낮은 경우(도 17의 CASE41, CASE45 및 CASE46) 및 제1 래치데이터(DLT1)가 "H"인 경우(도 17의 CASE42)인 경우에는, 상기 제2 래치데이터(DLT2)는 "H"에서 "L"로 반전플럽된다.
나머지 경우(도 17의 CASE43, CASE44, CASE47 및 CASE 48)에는, 제2 래치데이터(DLT2)는 "H"의 논리 상태를 그대로 유지한다.
S1590 단계에서, 제2 출력제어신호(DIO2)가 "H"펄스로 발생되어, 제2 래치데이터(DLT2)의 논리상태가 외부로 독출되어, 제2 비트(BIT2)의 데이터가 확인되는 데이터 확인 단계가 수행된다(도 21b의 (E9) 참조).
본 실시예에서, 논리 "H"의 출력 데이터는 제2 비트(BIT2)의 데이터가 "1"임을 나타내며, 논리 "L"의 출력 데이터는 제2 비트(BIT1)의 데이터가 "0"임을 나타낸다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제2 비트(BIT2)의 데이터값이 1회 독출로 확인될 수 있다.
도 22는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제3 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 23은 도 22의 순서도에 따른 데이터 흐름도이다. 제3 페이지 독출 단계에서는, 제1 메모리셀(MC1)과 제2 메모리셀(MC2)의 제3 문턱전압이 확인되어, 제3 비트(BIT3)의 데이터가 독출된다.
도 23a 및 도 23b를 참조하면, S1610 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)를 논리 "H"로 셋팅된다(도 23a의 (F1) 참조).
그리고, S1620 단계에서, 상기 제2 기준전압(VR2)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 제1 센싱단자(NSEN1)에 반영되며, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 제2 센싱단자(NSEN1)에 반영된다(도 23의 (F2) 참조).
S1630 단계에서, 제1 및 제2 래치제어신호(LCH1, LCH2)가 "H" 펄스로 발생되며, 반전입력신호(nDI)가 "H"로 활성화된다. 이때, 상기 제1 및 제2 센싱단자(NSEN1, NSEN2)의 전압레벨에 따라 선택적으로 제1 및 제2 래치데이터(DLT1, DLT2)가 "H"에서 "L"로 반전플럽된다(도 23의 (F3) 참조). 그 결과, 도 17의 CASE42 및 CASE46인 경우에는, 제1 래치데이터(DLT1)가 "L"로 반전플럽된다. 그리고, 도 17의 CASE42, CASE44 및 CASE48인 경우에는, 제2 래치데이터(DLT2)가 "L"로 반전플럽된다.
S1640 단계에서, 상기 제1 및 제2 센싱단자(NSEN1, NSEN2)가 전원전압(VDD)의 레벨로 프리차아지된다.
S1650 단계에서, 상기 제1 래치데이터(DLT1)가 제2 센싱단자(NSEN2)에 반영된다. 이때, 제1 덤핑신호(DUMP1) 및 스위칭 신호(VSW)가 "H"로 활성화된다. 그 결과, 도 17의 CASE42 및 CASE46인 경우에는, 상기 제2 센싱단자(NSEN2)는 전원전압(VDD) 쪽의 레벨을 유지하지만, 그 밖의 경우에는, 접지전압(VSS) 쪽의 레벨으로 제어된다.
그리고, S1660 단계에서는, S1650 단계에 따른 상기 제2 센싱단자(NSEN2)의 전압레벨을 이용하여, 상기 제2 래치데이터(DLT2)가 "H"에서 "L"로 반전플럽된다( 도 19b의 (E8) 참조). 이때, 반전입력신호(nDI)가 "H"로 활성화된다.
결국, S1660 단계에서, 제2 래치데이터(DLT2)의 논리상태의 변화를 살펴보면 다음과 같다. 즉, 제1 또는 제2 메모리셀(MC1, MC2)의 문턱전압이 제2 기준전압(VR1) 보다 높은 경우(도 17의 CASE42, CASE44, CASE46 및 CASE48)인 경우에는, 상기 제2 래치데이터(DLT2)는 "H"에서 "L"로 반전플럽된다.
나머지 경우(도 17의 CASE41, CASE43, CASE45 및 CASE 47)에는, 제2 래치데이터(DLT2)는 "H"의 논리 상태를 그대로 유지한다.
S1670 단계에서, 제2 출력제어신호(DIO2)가 "H"펄스로 발생되어, 제2 래치데이터(DLT2)의 논리상태가 외부로 독출되어, 제3 비트(BIT3)의 데이터가 확인되는 데이터 확인 단계가 수행된다(도 23의 (F7) 참조).
본 실시예에서, 논리 "H"의 출력 데이터는 제3 비트(BIT3)의 데이터가 "1"임을 나타내며, 논리 "L"의 출력 데이터는 제3 비트(BIT3)의 데이터가 "0"임을 나타낸다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제3 비트(BIT3)의 데이터값이 1회 독출로 확인될 수 있다.
정리하면, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법에 의하면, 제1 내지 제3 비트(BIT1 내지 BIT3)는 각기 한번 씩의 데이터 출력만으로 데이터 값이 확인될 수 있다.
상기와 같이 본 발명의 불휘발성 반도체 메모리 장치는 3가지의 문턱전압 레벨로 제어될 수 있는 메모리셀들과 상기 메모리셀들을 제어하는 페이지 버퍼를 포함한다. 본 발명의 불휘발성 반도체 메모리 장치는, 2-레벨 불휘발성 반도체 메모리 장치에 비하여, 높은 집적도를 가진다. 그리고, 본 발명의 불휘발성 반도체 메모리 장치는, 4-레벨 불휘발성 반도체 메모리 장치에 비하여, 높은 신뢰성을 가진다.
또한, 불휘발성 반도체 메모리 장치에서는, 한조를 이루는 제1 및 제2 메모리셀은, 제1 이븐 스트링과 제2 이븐 스트링의 쌍 및 제1 오드 스트링과 제2 오드 스트링의 쌍에 분산되어 배치된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에서는, 제1 이븐 스트링과 제2 이븐 스트링의 제1 및 제2 메모리셀들이 선택되어 구동될 때, 제1 및 제2 오드 비트라인은 쉴딩라인(shilding line)으로서 역할을 수행한다. 그리고, 제1 및 제2 오드 스트링의 제1 메모리셀들이 선택되어 구동될 때, 제1 및 제2 이븐 비트라인들이 쉴딩라인(shilding line)으로서 역할을 수행한다.
이와 같이, 이븐 비트라인들 또는 오드 비트라인들이 쉴딩라인으로서 역할을 수행함으로써, 노이즈 및 커플링이 차단되며, 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 동작 특성이 향상된다.
또한, 본 발명의 불휘발성 반도체 메모리 장치 및 그의 구동방법에 의하면, 한번의 데이터 출력으로 각 비트의 데이터값이 독출될 수 있다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치의 동작속도는 빠르게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (19)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    제1 이븐 비트라인 및 제1 오드 비트라인에 각각 연결되는 제1 이븐 스트링 및 제1 오드 스트링, 제2 이븐 비트라인 및 제2 오드 비트라인에 각각 연결되는 제2 이븐 스트링 및 제2 오드 스트링을 가지는 메모리 어레이로서, 상기 제1 이븐 비트라인 및 제1 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제1 공통 비트라인에 선택적으로 연결되며, 상기 제2 이븐 비트라인 및 제2 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제2 공통 비트라인에 선택적으로 연결되는 상기 메모리 어레이;
    상기 제1 및 제2 공통 비트라인을 통하여, 상기 메모리 어레이에 커플드되며, 한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되는 페이지 버퍼; 및
    상기 메모리 어레이의 선택되는 메모리셀의 워드라인을 제어하는 로우 디코더를 구비하며,
    상기 한조의 제1 및 제2 메모리셀은
    상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 페이지 버퍼는
    상기 제1 공통 비트라인과 상기 제2 공통 비트라인의 연결을 제어하는 스위치;
    상기 제1 공통 비트라인과 연결되며, 소정의 제1 래치데이터를 저장할 수 있는 제1 래치블락; 및
    상기 제2 공통 비트라인과 연결되며, 소정의 제2 래치데이터를 저장할 수 있는 제2 래치블락을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 래치블락은
    소정의 제1 비트라인 연결신호에 응답하여, 상기 제1 공통 비트라인에 연결되는 제1 센싱단자;
    상기 제1 래치데이터를 저장하는 제1 래치부로서, 소정의 제1 버퍼 선택 신호에 응답하여, 상기 제1 센싱단자에 데이터를 송신할 수 있는 상기 제1 래치부;
    상기 제1 센싱단자에 전압레벨에 의하여, 제1 래치데이터를 플럽하도록 구동되는 제1 플럽부;
    상기 제1 래치데이터를 셋팅 및 리셋하도록 구동되는 제1 래치제어부; 및
    상기 제1 래치데이터에 따라, 상기 제1 센싱단자의 전압레벨을 디스차아지하도록 구동되는 제1 덤핑부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 래치블락은
    상기 제1 래치데이터를 내부데이터라인으로 출력하도록 구동되는 제1 출력부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 래치블락은
    상기 제1 센싱단자를 프리차아지하도록 구동되는 제1 프리차아지부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 래치블락은
    상기 제1 공통 비트라인과 상기 제1 센싱단자 사이의 전기적 연결을 제어하는 제1 비트라인 연결부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제2 항에 있어서, 상기 제2 래치블락은
    소정의 제2 비트라인 연결신호에 응답하여, 상기 제2 공통 비트라인에 연결되는 제2 센싱단자;
    상기 제2 래치데이터를 저장하는 제2 래치부로서, 소정의 제2 버퍼 선택 신호에 응답하여, 상기 제2 센싱단자에 데이터를 송신할 수 있는 상기 제2 래치부;
    상기 제2 센싱단자에 전압레벨에 의하여, 제2 래치데이터를 플럽하도록 구동되는 제2 플럽부;
    상기 제2 래치데이터를 셋팅 및 리셋하도록 구동되는 제2 래치제어부; 및
    상기 제2 래치데이터에 따라, 상기 제2 센싱단자의 전압레벨을 디스차아지하도록 구동되는 제2 덤핑부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제2 래치블락은
    상기 제2 래치데이터를 내부데이터라인으로 출력하도록 구동되는 제2 출력부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제2 래치블락은
    상기 제2 센싱단자를 프리차아지하도록 구동되는 제2 프리차아지부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 제2 래치블락은
    상기 제2 공통 비트라인과 상기 제2 센싱단자 사이의 전기적 연결을 제어하는 제2 비트라인 연결부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 제1 이븐 비트라인 및 제1 오드 비트라인에 각각 연결되는 제1 이븐 스트링 및 제1 오드 스트링, 제2 이븐 비트라인 및 제2 오드 비트라인에 각각 연결되는 제2 이븐 스트링 및 제2 오드 스트링을 가지는 메모리 어레이로서, 상기 제1 이븐 비트라인 및 제1 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제1 공통 비트라인에 선택적으로 연결되며, 상기 제2 이븐 비트라인 및 제2 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제2 공통 비트라인에 선택적으로 연결되는 상기 메모리 어레이를 포함하는 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    제1 및 제2 비트의 데이터에 따라 제1 메모리셀 및 제2 메모리셀의 문턱전압 을 일차적으로 제어하는 단계; 및
    일차적으로 제어된 상기 제1 메모리셀 및 상기 제2 메모리셀의 문턱전압을, 제3 비트의 데이터에 따라 이차적으로 제어하는 단계를 구비하며,
    상기 제1 및 제2 메모리셀은
    상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  13. 제12 항에 있어서,
    상기 제1 및 제2 메모리셀의 문턱전압의 이차적 제어는
    상기 일차적으로 제어된 상기 제1 메모리셀 및 상기 제2 메모리셀의 문턱전압에 근거하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  14. 제12 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  15. 제1 이븐 비트라인 및 제1 오드 비트라인에 각각 연결되는 제1 이븐 스트링 및 제1 오드 스트링, 제2 이븐 비트라인 및 제2 오드 비트라인에 각각 연결되는 제2 이븐 스트링 및 제2 오드 스트링을 가지는 메모리 어레이로서, 상기 제1 이븐 비트라인 및 제1 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제1 공통 비트라인에 선택적으로 연결되며, 상기 제2 이븐 비트라인 및 제2 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제2 공통 비트라인에 선택적으로 연결되는 상기 메모리 어레이를 포함하는 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    제2 기준전압을 기준으로 하여, 제1 메모리셀의 문턱전압 및 제2 메모리셀의 문턱전압을 각각 제1 공통 비트라인과 제2 공통 비트라인으로 각각 독출하는 A)단계;
    상기 A)단계에 따른 제1 공통 비트라인과 제2 공통 비트라인의 상기 비트라인의 전압레벨에 따라, 제1 래치데이터 및 제2 래치데이터를 각각 플럽하는 B)단계;
    상기 제1 기준전압을 기준으로 하는 상기 제1 메모리셀 및 상기 제2 메모리셀 중의 어느하나의 문턱전압과 상기 제1 래치데이터에 따른 레벨을 상기 제2 공통 비트라인에 반영하는 C)단계; 및
    상기 C)단계에 따른 상기 제2 공통 비트라인의 전압레벨에 따라, 상기 제2 래치데이터를 플럽하는 D)단계를 구비하며,
    상기 제1 및 제2 메모리셀은
    상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 구동방법.
  16. 제15 항에 있어서, 상기 제2 기준전압은
    상기 제1 기준전압보다 높은 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  17. 제15 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  18. 제1 이븐 비트라인 및 제1 오드 비트라인에 각각 연결되는 제1 이븐 스트링 및 제1 오드 스트링, 제2 이븐 비트라인 및 제2 오드 비트라인에 각각 연결되는 제2 이븐 스트링 및 제2 오드 스트링을 가지는 메모리 어레이로서, 상기 제1 이븐 비트라인 및 제1 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제1 공통 비트라인에 선택적으로 연결되며, 상기 제2 이븐 비트라인 및 제2 오드 비트라인은 데이터의 프로그램 및 독출동작에서, 제2 공통 비트라인에 선택적으로 연결되는 상기 메모리 어레이를 포함하는 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    소정의 기준전압을 기준으로 하여, 제1 메모리셀의 문턱전압 및 제2 메모리 셀의 문턱전압을 각각 제1 공통 비트라인과 제2 공통 비트라인으로 각각 독출하는 A)단계;
    상기 A)단계에 따른 제1 공통 비트라인과 제2 공통 비트라인의 상기 비트라인의 전압레벨에 따라, 제1 래치데이터 및 제2 래치데이터를 각각 플럽하는 B)단계; 및
    제1 래치데이터에 따른 레벨을 상기 제2 공통 비트라인에 반영하는 C)단계; 및
    상기 C)단계에 따른 상기 제2 공통 비트라인의 전압레벨에 따라, 상기 제2 래치데이터를 플럽하는 D)단계를 구비하며,
    상기 제1 및 제2 메모리셀은
    상기 제1 및 제2 이븐 스트링의 쌍 또는 상기 제1 및 제2 오드 스트링의 쌍에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
  19. 제18 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 구동방법.
KR1020060009631A 2006-02-01 2006-02-01 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 KR100666183B1 (ko)

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