JP2012160247A - 半導体装置の駆動方法 - Google Patents
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Abstract
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のpチャネル型トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。
【選択図】図1
Description
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図1および図2を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
はじめに、最も基本的な回路構成およびその動作について、図1を参照して説明する。図1(A)に示す半導体装置において、ビット線BLとトランジスタ160のソース電極(またはドレイン電極)と、トランジスタ162のソース電極(またはドレイン電極)と、は、電気的に接続され、ソース線SLとトランジスタ160のドレイン電極(またはソース電極)とは、電気的に接続されている。また、書き込みワード線OSGと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極(またはソース電極)は、容量素子164の電極の一方と電気的に接続され、書き込み及び読み出しワード線Cと、容量素子164の電極の他方は電気的に接続されている。なお、トランジスタ160のソース電極(またはドレイン電極)と、トランジスタ162のソース電極(またはドレイン電極)と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。
図2は、図1(A)に示すメモリセルを2行×2列のマトリクス状に配置したメモリセルアレイの回路図である。図2におけるメモリセル170の構成は、図1(A)と同様である。ただし、図2(A)においては、ソース線SLが2列のメモリセルにおいて共通化された構造を有している。また、図2(B)においては、ソース線SLが2行のメモリセルにおいて共通化された構造を有している。
次に、図1に示す回路を応用したより具体的な回路構成について、図4および図5を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ(トランジスタ162)にnチャネル型トランジスタを用い、読み出し用トランジスタ(トランジスタ160)にpチャネル型トランジスタを用いる場合を例に説明する。なお、図4の回路図において、斜線を有する配線は、複数の信号線を含む配線である。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図6乃至図11を参照して説明する。
図6は、半導体装置の構成の一例である。図6(A)には、半導体装置の断面を、図6(B)には、半導体装置の平面を、それぞれ示す。ここで、図6(A)は、図6(B)のA1−A2およびB1−B2における断面に相当する。図6(A)および図6(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図6に示す半導体装置は、メモリセルとして用いることができる。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図7を参照して説明する。
次に、上記のSOI基板を用いた半導体装置の作製方法について、図8乃至図11を参照して説明する。
はじめに下部のトランジスタ160の作製方法について、図8および図9を参照して説明する。なお、図8および図9は、図7に示す方法で作成したSOI基板の一部であって、図6(A)に示す下部のトランジスタに相当する断面工程図である。
次に、上部のトランジスタ162の作製方法について、図10および図11を参照して説明する。
本実施の形態では、上記実施の形態2において、トランジスタ162の半導体層に用いることのできる酸化物半導体層の一形態を、図14を用いて説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図12を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
本実施の形態では、図1(A)に示した回路構成を有する半導体装置において、情報の書き込みと、読み出しに要する時間について説明する。
162 トランジスタ
164 容量素子
170 メモリセル
180 昇圧回路
182 第1の駆動回路
184 第4の駆動回路
186 第5の駆動回路
190 第3の駆動回路
192 第2の駆動回路
194 ソース線切り替え回路
Claims (6)
- ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、
書き込みワード線に前記第2のトランジスタのゲート電極が電気的に接続され、
ソース線に前記第1のトランジスタのドレイン電極が電気的に接続され、
書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、前記書き込みワード線に前記第2のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、前記書き込みワード線と、前記書き込み及び読み出しワード線とに接地電位を供給し、且つ、前記ソース線と、前記ビット線とに同電位を供給して、前記ノードに蓄積された電荷を保持する半導体装置の駆動方法。 - ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一において、
前記ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、
前記書き込みワード線に前記第2のトランジスタのゲート電極が電気的に接続され、
前記ソース線に前記第1のトランジスタのドレイン電極が電気的に接続され、
前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、
前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第2のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、
前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記ビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、
読み出し期間において、
非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。 - 前記保持期間において、
前記ソース線と、前記ビット線と、に接地電位を供給する、請求項1または2に記載の半導体装置の駆動方法。 - 複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一において、
前記ビット線に第1のトランジスタのソース電極と第2のトランジスタのソース電極とが電気的に接続され、
前記書き込みワード線に前記第2のトランジスタのゲート電極が電気的に接続され、
前記ソース線に前記第1のトランジスタのドレイン電極が電気的に接続され、
前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第1のトランジスタのゲート電極と、前記第2のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、
前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第2のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、
前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記複数のビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、
読み出し期間において、
非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。 - 前記保持期間において、
前記ソース線と、前記複数のビット線と、に接地電位を供給する、請求項4に記載の半導体装置の駆動方法。 - 前記第2のトランジスタのチャネル形成領域は、酸化物半導体を含んでなる請求項1乃至5のいずれか一に記載の半導体装置の駆動方法。
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