JP2001093989A

JP2001093989A - 半導体装置

Info

Publication number: JP2001093989A
Application number: JP26938299A
Authority: JP
Inventors: Toshio Terano; 登志夫寺野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-09-22
Filing date: 1999-09-22
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】ＤＲＡＭゲインセルにおいて、読み出しトラン
ジスタの閾値電圧を特別なプロセスの増加なしに調整で
き、ロジック混載に適した構造とする。【解決手段】データを電位変化として保持する記憶ノー
ドＳＮと、記憶ノードＳＮにゲートが接続され、ビット
線ＢＬにソースまたはドレインの一方が接続され、記憶
ノードＳＮの電位に応じてオンまたはオフし記憶データ
をビット線ＢＬに読み出す読み出しトランジスタＴＲと
を有する。この読み出しトランジスタＴＲのゲート電極
が、チャネルの導電型と逆の導電型を有する半導体材
料、たとえば読み出しトランジスタＴＲがｎＭＯＳＦＥ
Ｔの場合にｐ⁺ポリシリコンからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＤＲＡＭ
ゲインセルと称され、内部の記憶ノードに保持されたデ
ータを読み出しトランジスタにより増幅してビット線に
読み出すメモリセル構成の半導体装置に関する。

【０００２】

【従来の技術】現在、高密度、大容量の半導体メモリと
して最も代表的なＤＲＡＭ(Dynamic Random Access Mem
ory)では、ビット線と共通電位線との間にワード線の電
位によりオン／オフが制御されるトランジスタと、メモ
リキャパシタとを直列接続させてメモリセルが構成され
ている。この１トランジスタ−１キャパシタ型のメモリ
セルでは、メモリキャパシタとトランジスタとの接続中
点が記憶ノードとなり、この記憶ノードに蓄えられた電
荷量の差によりデータの“１”と“０”を判別する。記
憶データの読み出しに際して安定動作を確保するには、
ビット線に十分な大きさの電位変化を現出させることが
必要である。したがって、メモリキャパシタの電荷を蓄
積可能な容量（キャパシタ容量）を大きくするために、
特殊形状をしたキャパシタ電極の形成工程あるいは高誘
電体材料からなる膜の形成工程などを含む専用プロセス
が必須となる。

【０００３】ところが、半導体メモリセルの専有面積の
縮小化にともない、キャパシタ容量値そのものが低下し
がちな傾向にあるうえ、大容量化によりビット線容量も
増大するため、ノイズに埋もれることなく読み出し可能
なビット線電位の変化が以前にも増して得にくくなって
いるということが顕著な問題になってきた。したがっ
て、構造および材料を変更せずにセル面積の縮小を進め
るとした場合、ＤＲＡＭセルの読み出し信号が小さくな
り、ついにはメモリセルに記憶されたデータを検出する
ことが困難になることが予想される。

【０００４】また、近年、ＬＳＩのシステム化が進み、
様々な種類のメモリ混載ロジックＬＳＩが以前にもまし
て多く実現されるようになってきた。このため、ＤＲＡ
Ｍの単位面積当たりのキャパシタ容量を増大させるより
も、むしろキャパシタ専用プロセスを廃止してロジック
部と出来るだけ共通化したプロセスにするほうが、コス
トメリットが出しやすくなってきた。

【０００５】そこで、書き込み用と読み出し用を含む複
数のトランジスタを有し、記憶データを読み出しトラン
ジスタで増幅してビット線に出力する、いわゆるゲイン
セルが再び注目を集めている。ゲインセルとして、たと
えば、２つの読み出しトランジスタと１つの書き込みト
ランジスタを有する３トランジスタ型、書き込みおよび
読み出しトランジスタと記憶ノードの昇圧用キャパシタ
とを有する２トランジスタ−１キャパシタ型などが知ら
れている。

【０００６】この従来のＤＲＡＭゲインセルのうち、２
トランジスタ−１キャパシタ型セルの回路図を図１１に
示す。この従来のＤＲＡＭゲインセル１００は、書き込
みトランジスタＴＷ、読み出しトランジスタＴＲおよび
キャパシタＣＡＰから構成される。書き込みトランジス
タＴＷは、ゲートが書き込みワード線ＷＷＬに接続さ
れ、ソース，ドレインの一方が書き込みビット線ＷＢＬ
に接続されている。読み出しトランジスタＴＲは、ゲー
トが書き込みトランジスタＴＷのソース，ドレインの他
方に接続され、ソースが読み出しビット線ＲＢＬに接続
され、ドレインが電源電圧Ｖ_DDの供給線ＶＤＤに接続さ
れている。キャパシタＣＡＰは、一方電極が読み出しト
ランジスタＴＲと書き込みトランジスタＴＷの接続中点
に接続され、他方電極が読み出しワード線ＲＷＬに接続
されている。このキャパシタＣＡＰの一方電極、およ
び、これに接続された読み出しトランジスタＴＲと書き
込みトランジスタＴＷの接続中点が、当該メモリセルＭ
Ｃの記憶ノードＳＮをなす。

【０００７】このメモリセル１００では、記憶ノードＳ
Ｎの電荷蓄積量を変えることによって、読み出しトラン
ジスタＴＲのゲート電極のバイアス値を変化させる。た
とえば、記憶ノードＳＮの電荷蓄積量がゼロ、または、
読み出し時の所定バイアス条件下で読み出しトランジス
タＴＲがオンしない程度に少ない状態を記憶データの
“０”に対応させ、読み出しトランジスタＴＲがオンす
るほど電荷の蓄積がある状態を記憶データの“１”に対
応させる。

【０００８】書き込み時には、書き込みワード線ＷＷＬ
を活性化して書き込みトランジスタＴＷをオンさせて、
書き込みビット線ＷＢＬの設定電位に応じて、上記した
記憶ノードＳＮの電荷蓄積量を変更する。

【０００９】また、読み出し時には、記憶データ“１”
の場合、上記した記憶ノードＳＮの電荷蓄積量が相対的
に多いので読み出しトランジスタＴＲがオンして、電荷
が電源電圧Ｖ_DDの供給線から読み出しビット線ＲＢＬに
供給され、その電位が上昇する。一方、記憶データ
“０”の場合、記憶ノードＳＮの電荷蓄積量がゼロまた
は相対的に少ないので読み出しトランジスタＴＲはオフ
のままとなり、ビット線ＲＢＬの電圧は初期状態（プリ
チャージ電圧）を維持する。この記憶データに応じた読
み出しビット線ＲＢＬの電位変化を、図示しないセンス
アンプで検出し、記憶データとして判別する。

【００１０】このように、キャパシタＣＡＰの電荷蓄積
は、記憶データに応じて読み出しトランジスタＴＲのオ
ン／オフが制御できる程度でよい。つまり、このメモリ
セルでは、１トランジスタ−１キャパシタ型ＤＲＡＭセ
ルのようにキャパシタの蓄積電荷で直接、大きな容量の
ビット線を充放電する必要がないため、キャパシタの電
荷蓄積容量が小さくて済む。この結果、この構造のメモ
リセルでは、とくにキャパシタ構造を工夫して単位面積
当たりの電荷蓄積量を向上させなくてもよく、高い誘電
率のキャパシタ誘電体材料を開発する必要がない。ま
た、構造が複雑でないため作り易いうえ、ロジック配線
層と一括してキャパシタ電極を形成するなどプロセスの
共通化が容易で、その分、製造コストを低く抑えること
ができるという利点がある。

【００１１】

【発明が解決しようとする課題】ところが、このような
従来のＤＲＡＭゲインセルを用いたメモリセルアレイを
ロジック回路と共に１チップ内に集積化した場合、必要
なトランジスタ閾値電圧がメモリ部とロジック部とで異
なることが問題となる。

【００１２】ロジック部においては、年々厳しくなる高
速化、低電圧化の要求を満たすために、低電圧でも駆動
電流が大きくとれるようにトランジスタ閾値電圧を小さ
くして用いる傾向にある。

【００１３】その一方、メモリ部ではＤＲＡＭゲインセ
ルを構成するトランジスタのうち読み出しトランジスタ
は、読み出しおよび書き込みワード線がローレベルの電
荷保持期間において、記憶ノードの電荷保持量が少ない
“０”記憶時、電荷保持量が多い“１”記憶時の双方で
オフしていなければならない。したがって、読み出しト
ランジスタのゲート閾値電圧は、“１”記憶時の記憶ノ
ード電位より大きく設定する必要がある。この電圧関係
が満たされないと読み出し時以外でも読み出しトランジ
スタがオンして、ビット線のラッチデータが破壊される
など、誤動作さの要因となる。また、この電圧関係を満
たしながら読み出しトランジスタの閾値電圧を低くする
と、データの論理値に応じた記憶ノードの電荷量差が小
さくなって動作マージンが低下しノイズに弱くなるた
め、この点でも誤動作の要因となる。

【００１４】このような理由により、従来のメモリ混載
ロジックＬＳＩでは、ロジック部とメモリ部ではトラン
ジスタ閾値電圧差を予め設ける必要がある。このため、
従来では、製造中に少なくとも一方側に対する選択的な
イオン注入などにより閾値電圧調整を行うためのプロセ
スが付加的に必要となり、その分のコスト増は避けられ
ないという不利益があった。

【００１５】本発明の目的は、ＤＲＡＭゲインセルなど
読み出しトランジスタのゲート電位の大小によってデー
タが記憶される半導体記憶装置において、読み出しトラ
ンジスタのゲート閾値電圧を特別なプロセスの増加なし
に調整可能な構造の半導体記憶装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、データを電位変化として保持する記憶ノード
と、上記記憶ノードにゲートが接続され、ビット線にソ
ースまたはドレインの一方が接続され、上記記憶ノード
の電位に応じてオンまたはオフし当該記憶データを上記
ビット線に読み出す読み出しトランジスタとを有し、上
記読み出しトランジスタのゲート電極が、チャネルの導
電型と逆の導電型を有する半導体材料からなる。

【００１７】本発明は、２トランジスタ−１キャパシタ
型セル、３トランジスタ型セルなどに広く適用可能であ
る。たとえば、２トランジスタ−１キャパシタ型セルを
有する場合、上記記憶ノードと上記ビット線または他の
ビット線との間に接続され、ゲートに接続された書き込
みワード線の印加電圧に応じて上記データの記憶ノード
への書き込みを制御する書き込みトランジスタと、上記
記憶ノードと読み出しワード線との間に接続され、読み
出し時に記憶ノード電位を変化させるキャパシタとをさ
らに有する。

【００１８】また、上記読み出しトランジスタは、ゲー
ト電極にｐ型ポリシリコンを含むｎチャネル型の絶縁ゲ
ート電界効果トランジスタ、或いは、ゲート電極にｎ型
ポリシリコンを含むｐチャネル型の絶縁ゲート電界効果
トランジスタのどちらでもよい。

【００１９】上記読み出しトランジスタのチャネル導電
型がｎ型の場合、電荷保持条件として、その閾値電圧
は、上記書き込みワード線および上記読み出しワード線
がローレベルをとるときに、上記データの論理に応じて
異なる値をとる上記記憶ノードの電位より、大きく設定
されている。また、この場合の正常な読み出し動作条件
として、読み出しトランジスタの閾値電圧は、上記記憶
ノードのハイレベルの電位と、読み出し時に上記読み出
しワード線に印加される電圧に応じて容量結合により上
昇する記憶ノードの電位上昇分との加算値より小さく、
かつ、上記記憶ノードのローレベルの電位と上記記憶ノ
ードの電位上昇分との加算値より大きい値に設定されて
いる。この読み出しトランジスタのチャネル導電型がｎ
型の場合、その電荷保持条件と正常な読み出し動作条件
を総括すると、その閾値電圧は、上記記憶ノードのハイ
レベルの電位と、読み出し時に上記読み出しワード線に
印加される電圧に応じて容量結合により上昇する記憶ノ
ードの電位上昇分との加算値より小さく、かつ、上記記
憶ノードのハイレベルの電位と上記記憶ノードの電位上
昇分との何れか大きい電位より大きい値に設定されてい
る。

【００２０】好適に、上記ビット線に、ラッチ機能を備
えたセンスアンプが接続されている。

【００２１】本発明に係る他の半導体装置は、データを
電位変化として保持する記憶ノードと、上記記憶ノード
にゲートが接続され、ビット線にソースまたはドレイン
の一方が接続され、上記記憶ノードの電位に応じてオン
またはオフし当該記憶データを上記ビット線に読み出す
読み出しトランジスタとを備えるメモリセルを複数配列
させたメモリセルアレイを含むメモリ部と、ｐチャネル
型絶縁ゲート電界効果トランジスタとｎチャネル型絶縁
ゲート電界効果トランジスタとを含むＣＭＯＳトランジ
スタ回路部とを有し、上記読み出しトランジスタのゲー
ト電極が、チャネルの導電型と逆の導電型を有する半導
体材料からなる。

【００２２】このような構成のメモリセルを行列状に配
置させてメモリセルアレイを構成した場合の動作におい
て、書き換えの際には、まず、書き込み動作の前に読み
出しを行い元データをセンスアンプにラッチしておく。
書き込みおよび読み出しトランジスタが共にｎチャネル
型の場合の読み出しでは、たとえば、ビット線をディス
チャージした後、書き込みワード線電位をローレベルの
状態で、読み出しワード線にハイレベルの電位を設定す
る。キャパシタの容量結合により記憶ノード電位が上昇
し、記憶データ（記憶ノードの初期電位）に応じて読み
出しトランジスタがオンまたはオフする。これによりビ
ット線に記憶データに応じて電位差が生じる。この電位
差は、センスアンプで増幅されラッチされる。書き込み
では、まず、書き換え対象のセル（選択セル）が接続さ
れたビット線のみ新データを設定する。その後、読み出
しワード線電位をローレベルにした状態で、書き込みワ
ード線電位をローレベルからハイレベルに変化させる。
これにより、選択セルに新データが書き込まれ、他の非
選択セルは元データが再書き込みされる。

【００２３】通常、絶縁ゲート電界効果トランジスタ
は、表面チャネル型とするために、ｎチャネル型にはｎ
型のゲート電極を用い、ｐチャネル型にはｐ型のゲート
電極を用いる。これに対し、本発明に係る半導体記憶装
置では、読み出しトランジスタのゲート電極に、チャネ
ルと逆導電型の不純物が導入されている。このため、チ
ャネルが形成されるｐ型半導体領域とｐ型ゲート電極材
料との間（または、チャネルが形成されるｎ型半導体領
域とｎ型ゲート電極材料との間）で仕事関数差が大きく
なって、ロジック部などで通常用いられる絶縁ゲート電
界効果トランジスタに比べ、大きな閾値電圧が実現され
ている。ゲート電極に対する異なる不純物の導入は、Ｃ
ＭＯＳトランジスタ回路部では常套的に行われているこ
とから、当該半導体装置内にＣＭＯＳトランジスタ回路
部を内蔵する場合、本発明の適用によって付加的な工程
は発生しない。

【００２４】

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体記憶装置のメモリセルアレイおよびその周辺回路
の要部を示すブロック図である。この半導体記憶装置１
において、メモリセルアレイ内にｍ個×ｎ個（ｍ，ｎ：
任意の自然数）のメモリセル（ＤＲＡＭゲインセル）が
マトリックス状に配置されている。また、各列に１つず
つ、参照セルＲＣ、センスアンプＳＡ、ディスチャージ
回路ＤＣＨおよび列選択回路が設けられている。

【００２５】図２〜図４は、本発明が適用可能なＤＲＡ
Ｍゲインセルの構成例を示す回路図である。また、図５
は、図１の各列の要部構成を示す回路図である。図５に
示すように、ＤＲＡＭゲンセルＭＣｉｊ（ｉ＝１〜ｍ，
ｊ＝１〜ｎ；以下、単にＭＣと表記）が各ビット線ＢＬ
に接続され、参照セルＲＣがビット線ＢＬと対を成すビ
ット補線ＢＬ＿に接続され、センスアンプＳＡ、ディス
チャージ回路ＤＣＨおよび列選択回路がビット線ＢＬと
ビット補線ＢＬ＿の双方に接続されている。

【００２６】図２に示すＤＲＡＭゲンセルＭＣは、２ト
ランジスタ−１キャパシタ型であり、書き込みトランジ
スタＴＷ、読み出しトランジスタＴＲおよびキャパシタ
ＣＡＰから構成される。書き込みトランジスタＴＷは、
ゲートが書き込みワード線ＷＷＬに接続され、ソース，
ドレインの一方がビット線ＢＬに接続されている。読み
出しトランジスタＴＲは、ゲートが書き込みトランジス
タＴＷのソース，ドレインの他方に接続され、ソースが
ビット線ＢＬに接続され、ドレインが電源電圧Ｖ_DDの供
給線ＶＤＤに接続されている。キャパシタＣＡＰは、一
方電極が読み出しトランジスタＴＲと書き込みトランジ
スタＴＷの接続中点に接続され、他方電極が読み出しワ
ード線ＲＷＬに接続されている。このキャパシタＣＡＰ
の一方電極、および、これに接続された読み出しトラン
ジスタＴＲと書き込みトランジスタＴＷの接続中点が、
当該メモリセルＭＣの記憶ノードＳＮをなす。

【００２７】これに対応して、図５における参照セルＲ
Ｃは、参照書き込みトランジスタＲＴＷ、参照読み出し
トランジスタＲＴＲおよび参照キャパシタＲＣＡＰから
構成される。参照書き込みトランジスタＲＴＷは、ゲー
トが参照書き込みワード線ＲＷＷＬに接続され、ソー
ス，ドレインの一方がビット補線ＢＬ＿に接続されてい
る。参照読み出しトランジスタＲＴＲは、ゲートが参照
書き込みトランジスタＲＴＷのソース，ドレインの他方
に接続され、ソースがビット補線ＢＬ＿に接続され、ド
レインが電源電圧Ｖ_DDの供給線ＶＤＤに接続されてい
る。参照キャパシタＲＣＡＰは、一方電極が参照読み出
しトランジスタＲＴＲと参照書き込みトランジスタＲＴ
Ｗの接続中点に接続され、他方電極が参照読み出しワー
ド線ＲＲＷＬに接続されている。この参照キャパシタＲ
ＣＡＰの一方電極、および、これに接続された参照読み
出しトランジスタＲＴＲと参照書き込みトランジスタＲ
ＴＷの接続中点が、当該参照セルＭＣにおける参照電圧
の記憶ノードＲＳＮをなす。

【００２８】図３に示すＤＲＡＭゲンセルＭＣは、３ト
ランジスタ型であり、書き込みトランジスタＴＷ、第１
読み出しトランジスタＴＲ１および第２読み出しトラン
ジスタＲＴ２から構成される。書き込みトランジスタＴ
Ｗは、ゲートが書き込みワード線ＷＷＬに接続され、ソ
ース，ドレインの一方がビット線ＢＬに接続されてい
る。第１読み出しトランジスタＴＲ１は、ゲートが読み
出しワード線ＲＷＬに接続され、ドレインがビット線Ｂ
Ｌに接続され、ソースが第２読み出しトランジスタＲＴ
２のドレインに接続されている。第２読み出しトランジ
スタＴＲ２は、ゲートが書き込みトランジスタＴＷのソ
ース，ドレインの他方に接続され、ドレインが第１読み
出しトランジスタＴＲ１のソースに接続され、ソースが
共通電位線（たとえば接地線）に接続されている。第２
読み出しトランジスタＴＲ２のゲートと書き込みトラン
ジスタＴＷの接続中点が、当該メモリセルＭＣの記憶ノ
ードＳＮをなす。

【００２９】図４に示すＤＲＡＭゲインセルＭＣでは、
書き込みトランジスタＴＷが接続されたビット線（書き
込みビット線ＷＢＬ）のほかに読み出しビット線ＲＢＬ
が設けられ、読み出しビット線ＲＢＬに第１読み出しト
ランジスタＴＲ１のドレインが接続されている。その他
の構成は、図３の場合と同じである。

【００３０】センスアンプＳＡは、図５に示すように、
ｐＭＯＳトランジスタＰＳ１とｎＭＯＳトランジスタＮ
Ｓ１により構成されたＣＭＯＳインバータ、および、ｐ
ＭＯＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ
２により構成されたＣＭＯＳインバータとにより構成さ
れている。図示のように、センスアンプＳＡは、これら
のインバータの入力端子と出力端子が互いに交差して接
続されたラッチ回路である。

【００３１】センスアンプＳＡにおいて、ｐＭＯＳトラ
ンジスタＰＳ１，ＰＳ２のソースがともに正側駆動電圧
の供給線ＳＰＬに接続され、ｎＭＯＳトランジスタＮＳ
１，ＮＳ２のソースがともに負側駆動電圧の供給線ＳＮ
Ｌに接続されている。ｐＭＯＳトランジスタＰＳ１とｎ
ＭＯＳトランジスタＮＳ１の各ドレイン、およびｐＭＯ
ＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ２の
各ゲートがビット線ＢＬに接続されている。同様に、ｐ
ＭＯＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ
２の各ドレイン、およびｐＭＯＳトランジスタＰＳ１と
ｎＭＯＳトランジスタＮＳ１の各ゲートがビット補線Ｂ
Ｌ＿に接続されている。

【００３２】ディスチャージ回路ＤＣＨは、トランジス
タＱ１，Ｑ２，Ｑ３により構成されている。トランジス
タＱ１は、電位等価（イコライジング）用のｎＭＯＳト
ランジスタであり、ビット線ＢＬとビット補線ＢＬ＿と
の間に接続されている。トランジスタＱ２およびＱ３
は、接地電位接続（グランディング）用のｎＭＯＳトラ
ンジスタであり、ビット線ＢＬとビット補線ＢＬ＿との
間に直列接続され、その接続中点が接地電位ＧＮＤの供
給線（接地線）に接続されている。トランジスタＱ１，
Ｑ２，Ｑ３は、ともにディスチャージ制御信号ＥＱの供
給線に接続されている。

【００３３】列選択回路は、ビット線ＢＬとデータ入出
力線Ｉ／Ｏとの間に接続されたトランジスタＱ４と、ビ
ット補線ＢＬ＿とデータ入出力補線Ｉ／Ｏ＿との間に接
続されたトランジスタＱ５とからなる。両トランジスタ
Ｑ４，Ｑ５は、たとえばｎＭＯＳトランジスタからな
り、ゲートが相互接続されて図示しない列デコーダに入
力されている。

【００３４】本発明の実施形態に係る２トランジスタ−
１キャパシタ型メモリセルＭＣの平面パターン例を図６
に示す。また、図７に、図６のＡ−Ａ線の概略断面図を
示す。なお、図６（Ａ）は第２配線層の形成後を、図６
（Ｂ）は完成後を示したものであり、以後、これらの図
を用いて当該メモリセルの製造について述べる。

【００３５】まず、半導体基板１内にｐ型のウエル（ｐ
ウエル）２を形成し、その表面に所定パターンにて素子
分離絶縁層を形成する。つぎに、たとえば酸化シリコン
からなるゲート絶縁膜３とポリシリコンからなる第１配
線層を順に成膜する。このポリシリコンの成膜後のイオ
ン注入により、ポリシリコンにｐ型不純物とｎ型不純物
を打ち分ける。本例では、少なくとも読み出しトランジ
スタＴＲのゲート電極となるポリシリコン領域はｐ型と
する。ポリシリコン上に酸化シリコン膜４および窒化シ
リコン膜５の積層膜を堆積し、この積層膜４，５ととも
に下方のポリシリコンおよびゲート絶縁膜３をパターン
ニングする。これにより、図６（Ａ）に示すように、ｐ
ウエル２と直交しワード線方向（図の横方向）にセル間
を貫く書き込みワード線ＷＷＬと、ｐウエル２と直交し
セル内で局所的に設けられたｐ型の第１局所配線層２０
とが形成される。

【００３６】この第１配線層の側壁にサイドウォール絶
縁層６を形成する。また、その周囲のｐウエル２表面に
最初は低濃度で、サイドウォール絶縁層６の形成後は高
濃度でｎ型不純物を導入してＬＤＤ構造を有するｎ型不
純物領域２１を形成する。ｎ型不純物領域２１は、電源
電圧Ｖ_DDの供給線ＶＤＤとして、ワード線方向にセル間
を貫き、ビット線方向（図の縦方向）に隣接する２セル
間で共有される配線部分を有する。この配線部分（電源
電圧供給線ＶＤＤ）のすぐ脇で第１局所配線層２０と直
交する部分のｐウエル表面領域に、読み出しトランジス
タＴＲが形成される。また、書き込みワード線ＷＷＬと
直交する部分のｐウエル表面領域に、書き込みトランジ
スタＴＷが形成される。

【００３７】第１層間絶縁膜を成膜し、第１層間絶縁膜
をパターンニングして、ｎ型不純物領域２１上で開口す
るコンタクト孔２２，２３および第１局所配線層２０上
で開口するコンタクト孔２４を同時に形成する。このう
ち読み出しトランジスタＴＲの直ぐ脇でｎ型不純物領域
２１上に開口したコンタクト孔２２がビットコンタクト
ＢＣの一部となる。第１層間絶縁膜上に第２局所配線層
２５およびパッド層２６を形成する。第２局所配線層２
５はコンタクト孔２３，２４間を接続し、パッド層２６
はコンタクト孔２２上に重ねられる。

【００３８】第２層間絶縁膜を成膜し、第２層間絶縁膜
をパターンニングして、図６（Ｂ）に示すように、第１
ビアホール２７，２８を形成する。第１ビアホール２７
は、パッド層２６上に開口されビットコンタクトＢＣの
一部となる。第１ビアホール２８は第２局所配線層２５
上に開口する。第２層間絶縁膜上に、第１ビアホール２
７上に接するビット線ＢＬと、第１ビアホール２８上に
接するパッド層２９を同時に形成する。

【００３９】第３層間絶縁膜を成膜し、第３層間絶縁膜
をパターンニングして、パッド層２９上に第２ビアホー
ル３０を形成する。第３層間絶縁膜上に、第２ビアホー
ル３０に接続する四角形状のキャパシタ下部電極層３１
を形成する。キャパシタ誘電体膜を成膜した後、キャパ
シタ誘電体膜上に、ワード線方向のセル間を貫くキャパ
シタ上部電極層３２を形成する。

【００４０】このセル構造例では、トランジスタＴＲ，
ＴＷがともにバルク型でありトランジスタ特性および均
一性に優れ、配線層でキャパシタ電極を形成するためＣ
ＭＯＳトランジスタプロセスとの整合性がよいという利
点がある。

【００４１】なお、このセル構造の形成では、読み出し
トランジスタＴＲのゲート電極２０をｐ型とするため
に、レジストの形成とイオン注入の工程が必要となる。
しかし、この異なる導電型の不純物のゲート電極への注
入は、同時形成される他の回路、たとえば図５のＣＭＯ
Ｓセンスアンプ回路ＳＡの形成では必要なものであり、
当該半導体装置の製造全体でみれば何ら工程増とならな
い。

【００４２】つぎに、図５に示す回路の動作を、図８の
タイミングチャートを用いて説明する。図８のデータラ
ッチの前に、ディスチャージ回路ＤＣＨによりビット線
ＢＬが接地電位ＧＮＤに保持される。制御信号ＥＱがロ
ーレベルからハイレベルに推移すると、トランジスタＱ
１がオンしてビット線ＢＬおよびビット補線ＢＬ＿を電
気的に接続するとともに、トランジスタＱ２とＱ３がオ
ンして、ビット線ＢＬおよびビット補線ＢＬ＿をともに
接地線に接続する。これにより、ビット線ＢＬおよびビ
ット補線ＢＬ＿に短時間で接地電位０Ｖが設定される。
また、このディスチャージ期間に、参照書き込みワード
線ＲＷＷＬが活性化されて参照書き込みトランジスタＲ
ＴＷがオンする。このため、参照セルＲＣの記憶ノード
ＲＳＮの電荷がビット補線ＢＬ＿に放出され、この記憶
ノードＲＳＮの電位が接地電位０Ｖに初期設定される。

【００４３】データラッチは、書き込まれた記憶データ
をビット線ＢＬに読み出してセンスアンプＳＡでラッチ
する動作である。この読み出しのとき、図８（Ａ）に示
すように、まずローレベルで保持されていた読み出しワ
ード線ＲＷＬにハイレベルの読み出し電圧（たとえば、
電源電圧Ｖ_DD）が印加される。これにより、図１の同一
ワード線に接続された全てのメモリセルＭＣにおいて、
記憶ノードＳＮ電位Ｖsn、すなわち読み出しトランジス
タＴＲのゲート電位に応じて読み出しトランジスタＴＲ
がオンまたはオフする。たとえば、“１”データ保持の
場合のみ読み出しトランジスタＴＲがオンして、ビット
線ＢＬが電源電圧Ｖ_DDにより充電される。“０”データ
保持の場合、読み出しトランジスタＴＲがオフのままで
ビット線ＢＬに電位変化はない。

【００４４】つぎに書き込みを行うが、書き込みに際し
ては、図８（Ａ）に示すように読み出しワード線ＲＷＬ
をハイレベルからローレベルに推移させた後、図８
（Ｃ）に示すように書き込みたい新データをビット線Ｂ
Ｌにセットする。つまり、選択セルが接続されたビット
線ＢＬのみ列デコーダで選択して、図示しない書き込み
用のラッチ回路に保持されていた新データを、強制的に
選択ビット線ＢＬに設定する。続いて、図８（Ｂ）に示
すように、書き込みワード線ＷＷＬをローレベルからハ
イレベルに設定して、ビット線ＢＬにラッチされていた
データを選択セルと同一行のセル全てに対し一斉に書き
込む。これにより、非選択セルでは元データが再書き込
みされ、選択セルは新データに書き換えられる。その
後、書き込みワード線ＷＷＬがローレベルに戻される。

【００４５】読み出しは、データラッチと同様にして、
読み出しワード線ＲＷＬをハイレベルにすることによ
り、記憶ノード内のデータがビット線ＢＬに読み出され
る。このとき、読み出しワード線ＲＷＬの活性化と同時
に、参照読み出しワード線ＲＲＷＬにもハイレベルの電
圧が設定される。参照セルＲＣは、その参照キャパシタ
ＲＣＡＰの容量値および参照読み出しトランジスタＲＴ
Ｒのゲート容量の設定値に応じて、参照読み出しワード
線ＲＲＷＬの活性化による電位上昇幅がメモリセル側の
半分となるように予め設計されている。したがって、ビ
ット補線ＢＬ＿の電位は、ビット線ＢＬの保持データに
応じた変化幅の丁度中間値を維持しながら、ビット線Ｂ
Ｌとともに上昇する。

【００４６】この保持データに応じたビット線ＢＬの電
位変化がある程度生じた段階で、センスアンプＳＡが活
性化される。つまり、正側駆動電圧ＳＰＬが正の電圧、
たとえば電源電圧Ｖ_DDになり、続いて負側駆動電圧ＳＮ
Ｌがたとえば接地電位０Ｖに変化する。これにより、ビ
ット補線ＢＬ＿の中間値の電圧を参照電圧として、ビッ
ト線ＢＬの電位差が電源電圧Ｖ_DDの振幅いっぱいまで急
激に開いて信号増幅が行われる。センスアンプＳＡによ
り読み出されたデータは、列デコーダにより選択された
ものだけが、トランジスタＱ４のオンによってデータ入
出力線Ｉ／Ｏに送出され、外部に出力される。

【００４７】センスアンプＳＡはラッチ回路から構成さ
れているので、続いて書き戻し（リフレッシュ）を行う
ことができる。すなわち、トランジスタＱ４およびＱ５
をオフさせた後、図８（Ａ），（Ｂ）に示すように、読
み出しワード線ＲＷＬをローレベルにし、続いて書き込
みワード線ＷＷＬをハイレベルにする。すると、センス
アンプＳＡで増幅されビット線ＢＬにラッチされている
信号が、そのまま書き込みデータとして、オン状態の書
き込みトランジスタＴＷを介して記憶ノードＳＮに再書
込みされる。

【００４８】なお、前記した読み出しは基本的に非破壊
のデータ読み出しである。すなわち、記憶ノードＳＮの
電荷はキャパシタに誘起されて増加するが、読み出し期
間中に書き込みトランジスタＴＷはオフし、読み出しト
ランジスタＴＲは絶縁ゲート型なので、電荷の消失は書
き込みトランジスタＴＷのオフリーク電流によるものが
主である。したがって、リフレッシュは読み出しのたび
に行う必要はなく、比較的に長い時間ごとに定期的に行
えば足りる。

【００４９】つぎに、図２のセルにおいて、正常動作の
ためのトランジスタ閾値電圧の条件を提示する。いま、
書き込みトランジスタＴＷの閾値電圧をＶthW 、読み出
しトランジスタＴＲの閾値電圧をＶthR と表記する。ま
た、書き込み時に所定の印加電圧を加えたときの各共通
線の電位は、書き込みワード線ＷＷＬの電位がＶWWL 、
読み出しワード線の電位が０Ｖ、“０”書き込み時のビ
ット線ＢＬの電位がＶBL0 、“１”書き込み時のビット
線ＢＬの電位がＶBL1 （＞ＶBL0 ）、電源電圧供給線Ｖ
ＤＤの電位がＶ_DDであるとする。

【００５０】書き込み時に、ビット線ＢＬに、書き込み
データの論理に応じてＶBL0 またはＶBL1 が設定され
る。読み出しワード線ＲＷＬの電位を０Ｖとした状態
で、書き込みトランジスタＴＷをオンさせる。“０”デ
ータ書き込みの場合、ビット線ＢＬ電位が低い電圧レベ
ルのＶBL0 に予め設定されていることから、書き込みト
ランジスタＴＷがオンすると、記憶ノードＳＮから電荷
が引き抜かれ、記憶ノードＳＮの電位Ｖsn(0) はＶBL0
になる。

【００５１】一方、“１”データ書き込みの場合、ビッ
ト線ＢＬ電位が高い電圧レベルのＶBL1 に予め設定され
ていることから、書き込みトランジスタＴＷがオンする
と、記憶ノードＳＮに電荷が供給される。この場合の記
憶ノードＳＮの電位Ｖsn(1)は、書き込みトランジスタ
ＴＷにおける、いわゆる“ｎＭＯＳトランジスタのＶｔ
ｈ落ち”により、ＶBL1 と (ＶWWL-ＶthW)のうち何れか
小さい方の電位、即ち、Ｖsn(1) ＝ＭＩＮ (ＶBL1,ＶWW
L-ＶthW)で表される電位となる。

【００５２】このように、書き込み後の記憶ノードＳＮ
の電位は、ビット線ＢＬに設定された書き込みデータに
応じて、ビット線電位と、書き込みトランジスタＴＷの
ゲート印加電圧および閾値電圧とにより決まる。

【００５３】書き込み後のデータ保持時において、書き
込みワード線ＷＷＬと読み出しワード線ＲＷＬをともに
０Ｖ、電源電圧供給線ＶＤＤの電位をＶ_DDとし、ビット
線ＢＬの電位は任意の値に設定されているとする。この
とき、読み出しワード線ＲＷＬの電位０Ｖで読み出しト
ランジスタＴＲがオフしている必要がある。このため、
読み出しトランジスタＴＲの閾値電圧ＶthR が次式
（１）を満たすことが、データ保持のための条件とな
る。

【００５４】

【数１】Ｖsn(0) ＜Ｖsn(1) ＜ＶthR …（１）

【００５５】一方、読み出し時の各共通線における電位
に関しては、書き込みワード線ＷＷＬの電位，ビット線
ＢＬのプリチャージ電位がともに０Ｖ、読み出しワード
線ＲＷＬの電位がＶRWL 、電源電圧供給線ＶＤＤの電位
がＶ_DDに設定されているとする。

【００５６】すなわち、まず、ビット線ＢＬを０Ｖの状
態に予めプリチャージする。また、書き込みトランジス
タＴＷをオフしておくため、書き込みワード線ＷＷＬの
電位を０Ｖに設定する。その後、読み出しワード線ＲＷ
Ｌに所定電圧を印加して、その電位をＶRWL に設定す
る。これにより、キャパシタＣＡＰを介して読み出しワ
ード線ＲＷＬに容量結合した記憶ノードＳＮの電位が上
昇する。記憶ノードＳＮの電位上昇の最終値は、データ
保持時の記憶ノードＳＮ電位Ｖsn(0) またはＶsn(1) に
よって異なり、これにより読み出しトランジスタＴＲの
オン／オフが決まる。つまり、保持データが“０”の場
合に読み出しトランジスタＴＲはオフ状態のままであ
り、保持データが“１”の場合に読み出しトランジスタ
ＴＲはオフ状態からオン状態に移行する。この結果、保
持データが“１”の場合に電源電圧供給線ＶＤＤから電
荷が供給されてビット線ＢＬの電位が上昇する一方で、
保持データが“０”の場合はトランジスタのオフリーク
電流程度しか電流の流入はないので、ビット線ＢＬの電
位は殆ど変化しない。このようにして、記憶ノードＳＮ
に保持されたデータをビット線ＢＬの電位変化に変換し
て読み出すことができる。

【００５７】以上のような読み出し動作が行われるため
には、読み出しトランジスタＴＲの閾値電圧ＶthR が、
“０”データ保持時の記憶ノードＳＮの電位上昇最終値
より大きく、“１”データ保持時の記憶ノードＳＮの電
位上昇最終値より小さくなければならない。つまり、読
み出しトランジスタＴＲの閾値電圧は、次式（２）を満
足する必要がある。

【００５８】

【数２】

【００５９】ここで、キャパシタＣＡＰの容量をＣ１，
読み出しトランジスタＴＲのゲート容量をＣ２としたと
きに、αはＣ１／（Ｃ１＋Ｃ２）で与えられ予め決めら
れた定数である。上記した式（１）および式（２）から
次式（３）が得られる。

【００６０】

【数３】Ｖsn(0) ＜ＭＡＸ（Ｖsn(1) ，αＶRWL ）＜ＶthR ＜Ｖsn(1) ＋αＶRWL …（３）

【００６１】いまキャパシタＣＡＰと読み出しトランジ
スタＴＲが、αＶRWL ＝Ｖsn(1) を満たすように形成さ
れたとする。このとき、上記式（３）は次式（３）’の
ように簡略化される。

【００６２】

【数４】αＶRWL ＜ＶthR ＜２αＶRWL …（３）’

【００６３】この式（３）’の場合、読み出しトランジ
スタＴＲのオン時とオフ時のゲート電圧の差、すなわち
データ“１”時とデータ“０”時のゲート電圧差はαＶ
RWLである。セル微細化とともにキャパシタＣＡＰ容量
が制限され、一般にαは低下傾向にある。また、電源電
圧の低減の要請からはＶRWL も低くするのが望ましい。
ところが、このような理由からαＶRWL が低下すると、
上記（３）’式から明らかなように、正常読み出し動作
の電圧マージンが低くなってノイズに弱くなる。したが
って、αＶRWL には一定の下限値が存在し、その結果と
して、読み出しトランジスタＴＲの閾値電圧ＶthR を余
り低くできない。

【００６４】その一方で、ロジック回路では、低電圧化
しても駆動電流を確保して高速動作させるにはトランジ
スタ閾値を低下させる傾向がある。このため、上記した
ＤＲＡＭゲインセルをロジック回路と混載したＬＳＩで
は、メモリ部とロジック部における必要なトランジスタ
閾値電圧が異なってしまう。つまり、メモリセル内の読
み出しトランジスタＴＲの閾値電圧ＶthR を他のトラン
ジスタの閾値電圧より大きくする必要性が生じている。

【００６５】本実施形態では、少なくとも読み出しトラ
ンジスタＴＲについて、ゲート電極の導電型をチャネル
と逆にして、両者の仕事関数差を大きくして閾値電圧の
大きく設定している。しかも、この閾値電圧差を設ける
ために、付加的な工程が何ら必要ない。また、ＶBL0 ＝
０Ｖ、ＶBL1 ＝ＶWWL ＝ＶRWL ＝Ｖ_DDとして、上記式
（３）を満足するトランジスタ閾値電圧ＶthW,ＶthR を
設定できれば、当該メモリセルＭＣを電源電圧Ｖ_DDと接
地電位０Ｖ以外を使用せずに動作させることが可能とな
る。したがって、この場合は周辺回路において別の内部
電源電圧を発生させたり、高電圧用の特別なトランジス
タを形成する必要がない。すなわち、電源供給の観点
で、または高耐圧トランジスタを不要とするプロセス上
の観点で、このメモリ製造プロセスは、ロジック製造プ
ロセスとの整合性がよくなる。キャパシタＣＡＰを有し
ているが、その形状が配線層を電極に用いた平行平板型
であることから、この点でもロジック製造プロセスとの
整合性が高い。以上より、メモリ−ロジック混載ＩＣが
低コストで容易に実現しやすくなる。

【００６６】なお、本実施形態では、種々の変更が可能
である。本実施形態では、読み出しトランジスタＴＲ
（またはＴＲ１）のゲート電極をｐ型としていたが、必
要に応じて、書き込みトランジスタＴＷあるいは他の読
み出しトランジスタＴＲ２のゲート電極をｐ型とするこ
とができる。

【００６７】図２では、読み出しトランジスタＴＲがビ
ット線ＢＬと電源電圧供給線ＶＤＤとの間に接続されて
いた。これは、ビット線ＢＬに読み出した後のデータを
ラッチして、そのまま論理反転させずにリフレッシュ時
のデータまたは書き換え時の非選択セルデータとして用
いることができるためである。したがって、ラッチデー
タを強制反転させる機能を有する場合、読み出しトラン
ジスタＴＲを電源電圧共通線ＶＤＤでなく接地線に接続
させてもよい。逆に、図３および図４では、第２読み出
しトランジスタＴＲ２を電源電圧Ｖ_DDの供給線に接続さ
せてもよい。

【００６８】また、図９に示すように、読み出しトラン
ジスタＴＲおよび書き込みトランジスタのチャネル導電
型をｐ型としてもよい。この場合、図１０に示すよう
に、少なくとも読み出しトランジスタＴＲのゲート電極
４１はｎ型にする。また、ラッチデータの論理反転を不
要とする観点から、読み出しトランジスタＴＲを接地線
に接続する構成が望ましい。この場合、図５のディスチ
ャージ回路ＤＣＨに代えて、ビット線ＢＬおよびビット
補線ＢＬ＿をハイレベルの電圧に設定するプリチャージ
回路を設ける。プリチャージ回路は、たとえば、図５に
おけるディスチャージ回路ＤＣＨの接地線を電源電圧Ｖ
_DDの供給線ＶＤＤに置き換えて構成される。トランジス
タをｐＭＯＳとしたことにともない、信号レベルのハイ
レベルとローレベルを全て反対に置き換えれば上述した
動作説明をそのまま適用できる。

【００６９】さらに、読み出しトランジスタＴＲおよび
書き込みトランジスタＴＷの一方のチャネル導電型をｐ
型、他方をｎ型とすることもできる。この場合にも、す
くなくとも読み出しトランジスタＴＲのゲート電極は、
その導電型をチャネル導電型と逆にする。

【００７０】また、動作も上記したモードに限定されな
い。たとえば、書き込み時に読み出しワード線ＲＷＬの
電位をハイレベルにし、読み出し時に読み出しワード線
ＲＷＬの電位をローレベルにして、αＶRWL だけ電位降
下させる動作モードも存在する。このモードでは、降下
後の電位が初期の記憶ノード電位Ｖsn(0) とＶsn(1)の
中間値をとることを条件に、正常なデータ読み出しが可
能となる。

【００７１】

【発明の効果】本発明に係る半導体記憶装置によれば、
少なくとも読み出しトランジスタのゲート電極の導電型
をチャネルと逆にすることにより、閾値電圧を上げてい
る。このため、他の書き込みトランジスタ、あるいはロ
ジック回路、センスアンプ回路などを構成するトランジ
スタの閾値電圧を低くして、高速動作させながら、その
一方で、メモリセルの動作マージンの低下を防止して誤
動作を防いでいる。したがって、このメモリセルを有す
るメモリ部は、低電圧、高速動作が必要な回路との混載
に適している。また、たとえばロジック回路、センスア
ンプ回路などが元々ＣＭＯＳトランジスタ回路の場合、
この一部のゲート電極の逆導電型化は追加工程を伴わ
ず、コスト増の要因とならない。以上より、本発明によ
って、製造プロセスが簡素かつ低コストで動作信頼性が
高いシステムＩＣの実現が容易になる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体記憶装置のメモ
リセルアレイおよびその周辺回路を示すブロック図であ
る。

【図２】本発明が適用可能なＤＲＡＭゲインセルの構成
例１を示す回路図である。

【図３】本発明が適用可能なＤＲＡＭゲインセルの構成
例２を示す回路図である。

【図４】本発明が適用可能なＤＲＡＭゲインセルの構成
例３を示す回路図である。

【図５】本発明の実施形態に係るメモリセルアレイの要
部（セル１列分）の構成を示す回路図である。

【図６】構成例１のＤＲＡＭゲインセルの構造を示す平
面図である。

【図７】読み出しトランジスタの構造を示す断面図であ
る。

【図８】本発明に実施形態に係るＤＲＡＭゲインセルの
動作時の読み出しワード線、書き込みワード線、ビット
線および記憶ノードにおける信号波形を示すタイミング
チャートである。

【図９】構成例１を例として、本発明の実施形態に係る
ＤＲＡＭゲインセルの変形例を示す回路図である。

【図１０】図９の変形例における、読み出しトランジス
タの断面図である。

【図１１】従来の２トランジスタ−１キャパシタ型ＤＲ
ＡＭセルの回路図である。

【符号の説明】

１…半導体基板、２，４０…ウエル、３…ゲート絶縁
膜、４…酸化シリコン膜、５…窒化シリコン膜、６…サ
イドウォール絶縁層、２０，４１…第１配線層（ゲート
電極）、２１，４２…不純物領域、２２〜２４…コンタ
クト孔、２５，２６…第２配線層、２７，２８…第１ビ
アホール、２９…第３配線層、３０…第２ビアホール、
３１…第４配線層、３２…第５配線層、ＭＣ…ＤＲＡＭ
ゲインセル（メモリセル）、ＲＣ…参照セル、ＳＡ…セ
ンスアンプ、ＤＣＨ…ディスチャージ回路、ＴＷ…書き
込みトランジスタ、ＴＲ，ＴＲ１，ＴＲ２…読み出しト
ランジスタ、ＣＡＰ…キャパシタ、ＷＷＬ…書き込みワ
ード線、ＲＷＬ…読み出しワード線、ＢＬ…ビット線、
ＢＬ＿…ビット補線、ＲＢＬ…読み出しビット線、ＢＣ
…ビットコンタクト、ＶＤＤ…電源電圧の供給線、ＳＮ
…記憶ノード。

Claims

【特許請求の範囲】

【請求項１】データを電位変化として保持する記憶ノー
ドと、上記記憶ノードにゲートが接続され、ビット線にソース
またはドレインの一方が接続され、上記記憶ノードの電
位に応じてオンまたはオフし当該記憶データを上記ビッ
ト線に読み出す読み出しトランジスタとを有し、上記読み出しトランジスタのゲート電極が、チャネルの
導電型と逆の導電型を有する半導体材料からなる半導体
装置。
【請求項２】上記記憶ノードと上記ビット線または他の
ビット線との間に接続され、ゲートに接続された書き込
みワード線の印加電圧に応じて上記データの記憶ノード
への書き込みを制御する書き込みトランジスタと、上記記憶ノードと読み出しワード線との間に接続され、
読み出し時に記憶ノード電位を変化させるキャパシタと
をさらに有する請求項１に記載の半導体装置。
【請求項３】上記読み出しトランジスタは、ゲート電極
にｐ型ポリシリコンを含むｎチャネル型の絶縁ゲート電
界効果トランジスタである請求項１に記載の半導体装
置。
【請求項４】上記読み出しトランジスタは、ゲート電極
にｎ型ポリシリコンを含むｐチャネル型の絶縁ゲート電
界効果トランジスタである請求項１に記載の半導体装
置。
【請求項５】上記読み出しトランジスタのチャネル導電
型がｎ型の場合、そのしきい値は、上記書き込みワード
線および上記読み出しワード線がローレベルをとるとき
に、上記データの論理に応じて異なる値をとる上記記憶
ノードの電位より、大きく設定されている請求項２に記
載の半導体装置。
【請求項６】上記読み出しトランジスタのチャネル導電
型がｎ型の場合、そのしきい値は、上記記憶ノードのハ
イレベルの電位と、読み出し時に上記読み出しワード線
に印加される電圧に応じて容量結合により上昇する記憶
ノードの電位上昇分との加算値より小さく、かつ、上記
記憶ノードのローレベルの電位と上記記憶ノードの電位
上昇分との加算値より大きい値に設定されている請求項
２に記載の半導体装置。
【請求項７】上記読み出しトランジスタのチャネル導電
型がｎ型の場合、そのしきい値は、上記記憶ノードのハ
イレベルの電位と、読み出し時に上記読み出しワード線
に印加される電圧に応じて容量結合により上昇する記憶
ノードの電位上昇分との加算値より小さく、かつ、上記
記憶ノードのハイレベルの電位と上記記憶ノードの電位
上昇分との何れか大きい電位より大きい値に設定されて
いる請求項２に記載の半導体装置。
【請求項８】上記ビット線に、ラッチ機能を備えたセン
スアンプが接続されている請求項１に記載の半導体装
置。
【請求項９】データを電位変化として保持する記憶ノー
ドと、上記記憶ノードにゲートが接続され、ビット線に
ソースまたはドレインの一方が接続され、上記記憶ノー
ドの電位に応じてオンまたはオフし当該記憶データを上
記ビット線に読み出す読み出しトランジスタとを備える
メモリセルを複数配列させたメモリセルアレイを含むメ
モリ部と、ｐチャネル型絶縁ゲート電界効果トランジスタとｎチャ
ネル型絶縁ゲート電界効果トランジスタとを含むＣＭＯ
Ｓトランジスタ回路部とを有し、上記読み出しトランジスタのゲート電極が、チャネルの
導電型と逆の導電型を有する半導体材料からなる半導体
装置。