JP6012450B2 - 半導体装置の駆動方法 - Google Patents

Description

開示する発明は、半導体装置の駆動方法に関するものである。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置および電子機器などは全て半導体装置である。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、情報を長期間保持するには、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため回路の占有面積が増大し、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の駆動方法を提供することを目的の一つとする。また、該半導体装置の回路規模を縮小することを目的の一つとする。また、該半導体装置の消費電力を低減させることを目的の一つとする。また、該半導体装置からのデータの読み出し速度を向上させることを目的の一つとする。

本明細書に開示する本発明の一態様は、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた書き込みおよび読み出し用トランジスタ、並びに容量素子を含む不揮発性のメモリセルを有する半導体装置の駆動方法である。

本明細書に開示する本発明の一態様は、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、第１のワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、第２のワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、第１のワード線の電位を第２のトランジスタがオン状態となる電位とし、第２のワード線の電位をＬレベルとし、ソース線の電位をＬレベルとし、ビット線からノードにＨレベルの電位を供給してノードにデータ”１”を書き込み、または、ビット線からノードにＬレベルの電位を供給してノードにデータ”０”を書き込み、保持期間において、第１のワード線の電位をＬレベルとし、第２のワード線の電位をＨレベルとし、ソース線およびビット線の電位をＭレベル（Ｌレベル＜Ｍレベル＜Ｈレベル）の同電位とすることで、ノードの電位を保持し、読み出し期間において、第１のワード線の電位をＬレベルとし、第２のワード線をＬレベルとし、ソース線の電位をＬレベルとすることで、ノードが保持している電位がＨレベルのときに、第１のトランジスタはオフ状態に保持され、ビット線の電位がＭレベルに保持されることでデータ”１”を読み出し、または、ノードが保持している電位がＬレベルのときに、第１のトランジスタがオン状態となって、ビット線の電位がＬレベルに下降することでデータ”０”を読み出すことを特徴とする半導体装置の駆動方法である。

また、本明細書に開示する本発明の他の一態様は、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋは１以上の整数）のソース線と、ｍ本（ｍは２以上の整数）の第１のワード線と、ｍ本の第２のワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一つにおいて、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、第１のワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、第２のワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、選択するメモリセルが電気的に接続された第１のワード線の電位を第２のトランジスタがオン状態となる電位とし、選択するメモリセルが電気的に接続された第２のワード線の電位をＬレベルとし、非選択とするメモリセルが電気的に接続された第２のワード線の電位をＨレベルとし、ソース線の電位をＬレベルとし、選択するメモリセルが電気的に接続されたビット線から選択するメモリセルのノードにＨレベルの電位を供給して該ノードにデータ”１”を書き込み、または、選択するメモリセルが電気的に接続されたビット線から選択するメモリセルのノードにＬレベルの電位を供給して該ノードにデータ”０”を書き込み、保持期間において、ｍ本の第１のワード線の電位をＬレベルとし、ｍ本の第２のワード線の電位をＨレベルとし、ｋ本のソース線およびｎ本のビット線の電位をＭレベル（Ｌレベル＜Ｍレベル＜Ｈレベル）の同電位とすることで、複数のメモリセルにそれぞれ含まれるノードの電位を保持し、読み出し期間において、ｍ本の第１のワード線の電位をＬレベルとし、非選択とするメモリセルと電気的に接続された第２のワード線の電位をＨレベルとし、選択するメモリセルと電気的に接続された第２のワード線をＬレベルとし、ソース線の電位をＬレベルとすることで、選択したメモリセルのノードが保持している電位がＨレベルのときに、第１のトランジスタはオフ状態に保持され、選択したメモリセルが電気的に接続されたビット線の電位がＭレベルに保持されることでデータ”１”を読み出し、または、選択したメモリセルのノードが保持している電位がＬレベルのときに、第１のトランジスタがオン状態となって、選択したメモリセルが電気的に接続されたビット線の電位がＬレベルに下降することでデータ”０”を読み出すことを特徴とする半導体装置の駆動方法である。

また、上記の半導体装置の駆動方法において、第２のトランジスタのチャネル形成領域は、酸化物半導体で形成されていることが好ましい。また、第１のトランジスタはｐチャネル型であることが好ましい。

なお、上記において、データ”１”およびデータ”０”は、それらを逆に入れ替えることもできる。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

本発明の一態様を用いることによって、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を駆動させることができる。

また、該半導体装置に書き込んだデータの電位に対して、該半導体装置から読み出されたデータの電位が反転されないため、論理反転回路が不要となり、回路規模を縮小させることができる。

また、該論理反転回路が不要となることから、消費電力を低減させることができる。

また、該論理反転回路が不要になることから、該回路による遅延が解消され、かつ読み出し時にビット線のプリチャージが不要であることから、読み出し速度を向上させることができる。

半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。 半導体装置の断面図。 半導体装置のしきい値電圧の分布を示す図。 半導体装置の保持特性を示す図。 半導体装置の保持特性を示す図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１および図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

〈基本回路１〉
はじめに、本発明の一態様に係る半導体装置の最も基本的な回路構成、およびその動作について、図１を参照して説明する。

図１（Ａ）に示す半導体装置において、ビット線ＢＬ、トランジスタ１６０のソース電極（またはドレイン電極）、およびトランジスタ１６２のソース電極（またはドレイン電極）は電気的に接続され、ソース線ＳＬは、トランジスタ１６０のドレイン電極（またはソース電極）と電気的に接続されている。また、第１のワード線ＯＳＧは、トランジスタ１６２のゲート電極と電気的に接続されている。そして、トランジスタ１６０のゲート電極、トランジスタ１６２のドレイン電極（またはソース電極）、および容量素子１６４の一方の電極は電気的に接続され、第２のワード線Ｃは、容量素子１６４の他方の電極と電気的に接続されている。なお、トランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。

ここで、トランジスタ１６０は、書き込みおよび読み出し用トランジスタ、トランジスタ１６２は、書き込み用トランジスタとして作用する。

トランジスタ１６２には、例えば、酸化物半導体をチャネル形成領域に用いたトランジスタを適用することができる。該トランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能となる。また、容量素子１６４が接続されていることにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。

なお、トランジスタ１６０を形成する半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンをチャネル形成領域に用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。ただし、本発明の一態様においては、トランジスタ１６０には、ｐチャネル型のトランジスタを用いることとする。

図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

はじめに、異なる二つの電位を与える電荷（以下、低電位（Ｌレベル）を与える電荷を電荷Ｑ_Ｌ、高電位（Ｈレベル）を与える電荷を電荷Ｑ_Ｈという）を適用する第１の駆動方法を説明する。なお、記憶容量を向上させる目的として、異なる三つまたはそれ以上の電位を与える電荷を適用する、所謂多値化も可能である。なお、多値化は第１の駆動方法に限らず、後述する第２の駆動方法にも適用可能である。

例えば、図１４は、４つの電位を用いて、図１（Ａ）に示す半導体装置に書き込みを行ったときのトランジスタ１６０の見かけ上のしきい値電圧（Ｖｔｈ）の分布である。データＡ、データＢ、データＣ、データＤのそれぞれに用いた書き込みの電位は、０Ｖ、１．６Ｖ、２．１Ｖ、３Ｖであり、初期分布および１０^８回書き換え後の分布を示している。また、表１には、各データのしきい値電圧の分布の平均値（μ）と標準偏差（３σ）を示す。図１４および表１から、各データにおけるしきい値電圧の分布は鋭いピークを有することがわかる。

また、図１５および図１６は、図１（Ａ）に示す半導体装置にデータＤを書き込んだ場合の８５℃における保持特性である。図１５は、Ｖｔｈの分布の０秒〜３０時間までの変動を重ねてプロットしたものである。また、図１６は、Ｖｔｈの分布の平均値（μ）の時間依存性である。５０時間経過後のＶｔｈの分布の平均値は約８０ｍＶシフトしており、データ間の許容範囲を２５０ｍＶとした場合には、８５℃においても、約１１日間の保持が可能であることが見積もられる。

なお、第１の駆動方法においては、スタンバイ時には、ソース線ＳＬおよびビット線ＢＬにＬレベルが与えられた状態とする。

まず、書き込み期間において、ビット線ＢＬにＨレベルまたはＬレベルの電位を与えた状態で、第１のワード線ＯＳＧの電位をトランジスタ１６２がオン状態となる電位とし、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、トランジスタ１６２のドレイン電極（またはソース電極）、トランジスタ１６０のゲート電極、および容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられ、書き込みが完了する。

その後、第１のワード線ＯＳＧの電位をトランジスタ１６２がオフ状態となる電位とし、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される。トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

情報の読み出しについては次の通りである。ソース線ＳＬに所定の電位（定電位）を与えた状態で、第２のワード線Ｃに適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、ビット線ＢＬは異なる電位をとる。すなわち、トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧともいえる）に保持される電荷によって制御される。

一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＱ_Ｈが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱ_Ｌが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなる。例えば、書き込みにおいてＱ_Ｌが与えられた場合には、第２のワード線Ｃの電位がＶ_０（Ｖ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位）とすれば、トランジスタ１６０は「オン状態」となる。また、書き込みにおいてＱ_Ｈが与えられた場合には、第２のワード線Ｃの電位をＶ_０としても、トランジスタ１６０は「オフ状態」のままである。このため、ビット線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。

なお、上述した第１の駆動方法では、半導体装置に書き込んだデータ（電圧レベル）に対して、該半導体装置からは論理が反転されたデータ（電圧レベル）が読み出される。例えば、データ”１”（Ｈレベル）を書き込んだ場合、データ”０”（Ｌレベル）が読み出される。そのため、その論理が反転されたデータ（電圧）をさらに反転させる必要があり、論理反転回路（インバータ等）を該半導体装置に接続する必要がある。

なお、本発明の一態様においては、上記第１の駆動方法とは異なる方法で、情報の書き込み、保持、読み出しが可能である。第２の駆動方法では、Ｌレベル、Ｈレベル、およびＭレベル（ＬレベルとＨレベルの中間の電位）を用いて半導体装置を駆動する。

なお、第２の駆動方法においては、スタンバイ時には、ソース線ＳＬおよびビット線ＢＬにＬレベルとＨレベルの中間の電位（Ｍレベル）がプリチャージされた状態とする。なお、Ｍレベルの電位とは、ＬレベルとＨレベルとの中央の電位に限らず、電位の高低が、Ｌレベル＜Ｍレベル＜Ｈレベルを満たしていればよい。

まず、ソース線ＳＬにＬレベル、ビット線ＢＬにＨレベルまたはＬレベルの電位を与えた状態で、第１のワード線ＯＳＧの電位をトランジスタ１６２がオン状態となる電位とし、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、トランジスタ１６２のドレイン電極（またはソース電極）、トランジスタ１６０のゲート電極、および容量素子１６４の一方の電極が電気的に接続されたノードＦＧに与えられ、書き込みが完了する。

その後、第１のワード線ＯＳＧの電位をトランジスタ１６２がオフ状態となる電位とし、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される。トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

情報の読み出しについては次の通りである。ソース線ＳＬにＬレベルの電位を与えた状態で、第２のワード線Ｃに適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、ビット線ＢＬはＭレベルまたはＬレベルの電位をとる。この電位を判断することで書き込まれた情報を読み出すことができる。

次に、情報の書き換えについて説明する。情報の書き換えは、上記第１の駆動方法および第２の駆動方法のそれぞれに対応した情報の書き込みおよび保持と同様に行われる。つまり、第１のワード線ＯＳＧの電位をトランジスタ１６２がオン状態となる電位とし、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位（新たな情報に係る電位）が、ノードＦＧに与えられる。その後、第１のワード線ＯＳＧを、トランジスタ１６２がオフ状態となる電位とし、トランジスタ１６２をオフ状態とすることにより、ノードＦＧは、新たな情報に係る電荷が与えられた状態となる。

このように、上記半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、消去動作が不要となるため、半導体装置の高速動作が実現される。

さらに、上述した第２の駆動方法を用いた場合では、第１の駆動方法と異なり、データ”０”（Ｌレベル）の書き込みに対して、データ”０”（Ｌレベル）を直接読み出すことができるため、論理反転回路（インバータ等）が不要となり、回路規模を縮小することができる。また、論理反転回路が不要になることによって、消費電力を低減することができる。また、該回路による遅延が解消され、かつ読み出し時にビット線のプリチャージが不要であることから、読み出し速度を向上することもできる。

以下に、一例として、上述した第２の駆動方法を用い、ノードＦＧに電源電位ＶＤＤ（Ｈレベル）または接地電位ＧＮＤ（Ｌレベル）のいずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、ノードＦＧにＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧにＧＮＤを与えた場合に保持されるデータをデータ”０”とする。なお、ノードＦＧに与える電位の関係はこれに限られるものではない。また、データ”１”とデータ”０”は入れ替えることができる。

まず、初期状態（スタンバイ期間）において、ソース線ＳＬおよびビット線ＢＬは、ＶＤＤとＧＮＤの中間の電位ＶＳＬ（Ｍレベル）にプリチャージした状態とする。例えば、ＶＤＤ＝３Ｖ、ＧＮＤ＝０Ｖのとき、ＶＳＬ＝１．５Ｖとする。

情報を書き込む場合（書き込み期間）には、ソース線ＳＬをＧＮＤとし、第２のワード線ＣをＧＮＤとし、第１のワード線ＯＳＧをＶＤＤとして、トランジスタ１６２をオン状態とする。そして、ノードＦＧにデータ”０”を書き込む場合には、ビット線ＢＬにはＧＮＤを与える。また、ノードＦＧにデータ”１”を書き込む場合には、ビット線ＢＬの電位をＶＤＤとし、トランジスタ１６２のしきい値電圧（Ｖｔｈ_＿ＯＳ）分電圧降下しないように第１のワード線ＯＳＧの電位をＶＤＤ＋Ｖｔｈ_＿ＯＳとすることが好ましい。

情報を保持する場合（保持期間）またはメモリセルをスタンバイ状態とする場合（スタンバイ期間）には、第１のワード線ＯＳＧをＧＮＤとしてトランジスタ１６２をオフ状態にする。なお、トランジスタ１６２のしきい値電圧がマイナスである場合には、トランジスタ１６２がオフ状態となるように、第１のワード線ＯＳＧの電位を負電位とする。

また、スタンバイ期間および保持期間においては、第２のワード線ＣをＶＤＤ、ビット線ＢＬおよびソース線ＳＬを同電位（ここではＶＳＬ）とすることで、トランジスタ１６０のリーク電流を抑制し、消費電力を低減することができる。

また、スタンバイ期間および保持期間において、ビット線ＢＬおよびソース線ＳＬの電位を同電位にすることは、トランジスタ１６２への電圧ストレスを抑制することができ、信頼性を向上させる面においても好ましい。

なお、本明細書において、「同電位」には、「略同電位」も含まれるものとする。すなわち、上記においては、ビット線ＢＬとソース線ＳＬの間の電圧を十分に低減して、ビット線ＢＬとソース線ＳＬの間に生じる電流を抑制することを目的としているため、ソース線ＳＬの電位をＧＮＤなどに固定した場合と比較して消費電力を十分に（例えば、百分の一以下に）低減できる電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。

情報を読み出す場合（読み出し期間）には、第１のワード線ＯＳＧをＧＮＤとし、第２のワード線ＣをＧＮＤとし、ソース線ＳＬをＧＮＤとする。ここで、ノードＦＧにデータ”１”が書き込まれている場合は、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となり、ビット線ＢＬの電位は、読み出し開始時の電位が維持される。また、ノードＦＧにデータ”０”が書き込まれている場合は、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位は下降する。したがって、ビット線ＢＬの電位を判別することで、ノードＦＧに保持されたデータ”１”またはデータ”０”を読み出すことができる。

ここで、トランジスタ１６２のドレイン電極（またはソース電極）、トランジスタ１６０のゲート電極、および容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、ノードＦＧに蓄積された電荷のトランジスタ１６２のリークによる消失を無視することが可能となる。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能となる。

例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、本実施の形態に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ｂ）のように考えることが可能である。つまり、図１（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、およびゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第２のワード線ＣによってノードＦＧの電位を制御する際に、第２のワード線Ｃの電位を効率よくノードＦＧに与えることができるようになり、第２のワード線Ｃに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。

このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。

フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングを利用し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。

また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される最大の電位と最小の電位との差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。

さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０のゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。

このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。

〈基本回路２〉
図２（Ａ）、（Ｂ）は、図１（Ａ）に示すメモリセルを２行×２列のマトリクス状に配置したメモリセルアレイの回路図である。図２におけるメモリセル１７０の構成は、図１（Ａ）と同様である。ただし、図２（Ａ）においては、ソース線ＳＬが２列のメモリセルにおいて共通化された構造を有している。また、図２（Ｂ）においては、ソース線ＳＬが２行のメモリセルにおいて共通化された構造を有している。

図２（Ａ）、（Ｂ）に示すように、ソース線ＳＬを２列、若しくは、２行で共通化された構造とすることで、メモリセル１７０に接続する信号線の本数を共通化しない場合の４本から、３．５本（３本＋１／２本）へと削減することができる。

なお、ソース線ＳＬを共通化させる列数（または行数）は、２列（２行）に限定されるものではなく、３列（または３行）以上の複数列（または複数行）のメモリセルにおいて共通した構造としてもよい。共通化させるソース線ＳＬの列数（または行数）は、共通化による寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。メモリセル１７０に接続される信号線の本数を削減するには、共通化させる列数（または行数）が多い程好ましい。

図２（Ａ）、（Ｂ）に示す半導体装置において、データの書き込み、保持、および読み出しは、図１の場合と同様であり、前述の記載を参酌することができる。例えば、ノードＦＧにＶＤＤ（Ｈレベル）またはＧＮＤ（Ｌレベル）のいずれかを与える場合であって、ノードＦＧにＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧにＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合において、前述した第２の駆動方法を用いた具体的な書き込みの動作は次の通りである。

まず、スタンバイ状態として、全てのメモリセル１７０に接続される第１のワード線ＯＳＧをＧＮＤ、第２のワード線ＣをＶＤＤ、ビット線ＢＬをＶＳＬ（Ｍレベル）、ソース線ＳＬをＶＳＬ（Ｍレベル）とする。

次に、選択するメモリセルの第２のワード線ＣをＧＮＤ、第１のワード線ＯＳＧをＶＤＤとする。そして、ビット線ＢＬをＶＤＤまたはＧＮＤ、ソース線ＳＬをＧＮＤとし、選択されたメモリセル１７０のノードＦＧにビット線ＢＬの電位を供給し、データの書き込みを行う。このとき、選択しないメモリセルの第２のワード線Ｃの電位をＶＤＤから変化させないことから、充放電時間の設定が不要となり、書き込み動作を高速化することができる。

次に、第２のワード線ＣをＶＤＤ、第１のワード線ＯＳＧをＧＮＤ、ビット線ＢＬをＶＳＬ、ソース線ＳＬをＶＳＬとして、データの保持を行う。第２のワード線ＣをＶＤＤとすることで、ノードＦＧの電位を上昇させ、ｐチャネル型のトランジスタ１６０をオフ状態とする。さらにビット線ＢＬおよびソース線ＳＬを同電位とすることでトランジスタ１６０のソース−ドレイン間電圧（Ｖｄｓ_＿ｐ）を０Ｖとし、リーク電流を低減させる。このような動作によって、メモリセル１７０の保持特性をより向上させることができる。

図２（Ａ）、（Ｂ）に示すように、メモリセル１７０をアレイ状に配置して用いる場合には、読み出し期間に、所望のメモリセル１７０の情報のみを読み出せることが必要になる。このように、所定のメモリセル１７０の情報を読み出し、それ以外のメモリセル１７０の情報を読み出さないためには、読み出さないメモリセル１７０を非選択状態とする必要がある。

例えば、基本回路１で示したように、ノードＦＧにＶＤＤまたはＧＮＤのいずれかを与える場合であって、ノードＦＧにＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧにＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合においては、第２のワード線ＣをＶＤＤとし、第１のワード線ＯＳＧをＧＮＤとすることでメモリセル１７０を非選択状態とすることができる。

第２のワード線ＣをＶＤＤとすることで、ノードＦＧの電位は容量素子１６４との容量結合によって上昇する。容量素子１６４の容量値がトランジスタ１６０のゲート容量値よりも十分に大きければ、データ”１”であるＶＤＤがノードＦＧに書き込まれている場合は、ノードＦＧはＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになる。一方、データ”０”であるＧＮＤがノードＦＧに書き込まれている場合は、ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなる。つまり、いずれの場合においてもトランジスタ１６０のゲート−ソース間電圧（Ｖｇｓ_＿ｐ）が該トランジスタのしきい値電圧（Ｖｔｈ_＿ｐ）よりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。すなわち、第２のワード線ＣをＶＤＤとすることで、ノードＦＧに保持されたデータによらずに、トランジスタ１６０をオフ状態、すなわち、メモリセル１７０を非選択状態とすることができる。

なお、仮に読み出し用のトランジスタ１６０にｎチャネル型トランジスタを用いるとすると、第２のワード線Ｃを０Ｖとしても、ｎチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値より高くなった場合に、全てのメモリセルをオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非選択行の第２のワード線Ｃおよび第１のワード線ＯＳＧに負電位を供給する必要がある。しかしながら、本実施の形態に示す半導体装置では、読み出し用のトランジスタにｐチャネル型トランジスタを用いているため、非選択行の第２のワード線Ｃを正電位とすることでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負電位を生成する回路を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化することができる。

図３に、図２に係る半導体装置の書き込み、保持、および読み出し動作に係るタイミングチャートの例を示す。タイミングチャート中のＯＳＧ、Ｃ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿ｍ、＿ｎ等を付すことで区別している。なお、本発明の一態様に係る半導体装置は、以下に示す配列に限らない。

図３は、（ｍ×ｎ）個（但し、ｍおよびｎはそれぞれ２以上の整数）のメモリセルを有し、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”、ｍ行１列のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”をそれぞれ書き込み、保持期間を経て、書き込まれた全データを読み出す場合の各配線間の電位の関係を示すものである。

スタンバイ期間および保持期間１００１において、第１のワード線ＯＳＧをＧＮＤ、第２のワード線ＣをＶＤＤとする。また、全てのビット線ＢＬとソース線ＳＬとを同電位とする。図３においては、ＯＳＧ＿１およびＯＳＧ＿ｍをＧＮＤ、Ｃ＿１およびＣ＿ｍをＶＤＤ、ＳＬ、ＢＬ＿１およびＢＬ＿ｎをＶＳＬとする。

続いて、書き込み期間１００２において、まず、選択行の第１のワード線ＯＳＧを電源電位（ＶＤＤ）より高い電位（ＶＨ）、第２のワード線ＣをＧＮＤとし、非選択行の第１のワード線ＯＳＧをＧＮＤ、第２のワード線ＣをＶＤＤとすることで、書き込む行を選択する。図３においては、まず、１行目を選択するために、ＯＳＧ＿１をＶＨ、Ｃ＿１をＧＮＤとする。

なお、メモリセル１７０のノードＦＧに書き込む電位をトランジスタ１６２のしきい値電圧（Ｖｔｈ_＿ＯＳ）分降下させないようにするためには、第１のワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ_＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧにＶＤＤを書き込む（すなわちデータ”１”を書き込む）場合には、ＶＨをＶＤＤ＋Ｖｔｈ_＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ_＿ＯＳ分降下しても問題がない場合には、ＶＨはＶＤＤと同等の電位であってもよい。

次いで、ビット線ＢＬからメモリセルへデータを入力する。例えば、データ”１”を書き込む場合であれば、ビット線ＢＬにＶＤＤを供給し、データ”０”を書き込む場合であれば、ビット線ＢＬにＧＮＤを入力する。ここで、図３においては、ＢＬ＿１をＶＤＤ、ＢＬ＿ｎをＧＮＤとする。

次いで、全ての行において、第１のワード線ＯＳＧをＧＮＤとし、第１のワード線ＯＳＧをＧＮＤとするタイミングよりも遅らせて、第２のワード線ＣをＶＤＤ、ソース線ＳＬおよびビット線ＢＬをＶＳＬとする。第１のワード線ＯＳＧをＧＮＤとするタイミングよりも早くビット線ＢＬの電位が変化してしまうと、メモリセルへのデータの誤書き込みが生じることがあるためである。図３においては、まず、ＯＳＧ＿１をＧＮＤとした後、Ｃ＿１をＶＤＤとし、ＳＬ、ＢＬ＿１およびＢＬ＿ｎをＶＳＬとする。このようにして、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”を書き込むことができる。

なお、第２のワード線Ｃは、ビット線ＢＬおよびソース線ＳＬをＶＳＬとするタイミングよりも早くＶＤＤとすることが好ましい。ビット線ＢＬおよびソース線ＳＬをＶＳＬとするタイミングより、第２のワード線ＣをＶＤＤとするタイミングが遅いと、トランジスタ１６０のドレインとソース間に電流が流れる場合があるためである。

続いて、上記を参酌してｍ行目を選択し、ＢＬ＿１、ＢＬ＿ｎの電位を１行目とは入れ替える操作を行うことで、ｍ行１列目のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”を書き込むことができる。

なお、書き込み期間１００２において、ノードＦＧにＧＮＤが与えられる場合において、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制するために、ソース線ＳＬの電位をＧＮＤとする。

読み出し期間１００３において、まず選択行の第２のワード線ＣをＧＮＤとし、非選択行の第２のワード線ＣをＶＤＤにすることで読み出す行を選択する。第１のワード線ＯＳＧは、選択、非選択に係わらずＧＮＤとする。図３においては、まず、１行目を選択するために、Ｃ＿１をＧＮＤ、Ｃ＿ｍをＶＤＤとする。

次いで、ソース線ＳＬをＧＮＤとすると、ＢＬ＿１の電位はＶＳＬに保持され、１行１列目のメモリセルからデータ”１”を読み出すことができる。また、ＢＬ＿ｎの電位はＧＮＤになり、１行ｎ列目のメモリセルからデータ”０”を読み出すことができる。

続いて、ｍ行目を選択し、上記を参酌した操作を行うことで、ｍ行１列目のメモリセルからデータ”０”、ｍ行ｎ列目のメモリセルからデータ”１”を読み出すことができる。

以上示したように、図２（Ａ）、（Ｂ）に示す回路構成の半導体装置では、ソース線ＳＬを複数列（または複数行）で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができる、また、歩留まりを向上させることもできる。

〈応用例１〉
次に、図１に示す回路を応用した、より具体的な回路構成について、図４および図５を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。なお、図４の回路図において、斜線を有する配線は、複数の信号線を含む配線である。

図４は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図４中のメモリセル１７０の構成は、図１（Ａ）と同様である。

図４に示す半導体装置は、ｍ本（ｍは２以上の整数）の第１のワード線ＯＳＧと、ｍ本の第２のワード線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋは１以上の整数）のソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、昇圧回路１８０と、アドレスデコーダを含む第１の駆動回路１８２と、ロードライバを含む第２の駆動回路１９２と、ページバッファを含む第３の駆動回路１９０と、コントローラを含む第４の駆動回路１８４と、入出力制御回路を含む第５の駆動回路１８６と、ソース線切り替え回路１９４と、を有する。なお、駆動回路は、図４に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、または、各駆動回路に含まれる機能を分割して用いてもよい。

図４に示す半導体装置において、第１の駆動回路１８２は、アドレスデコーダを含む。アドレスデコーダは、アドレス選択信号線Ａをデコードし、デコードしたアドレス選択信号を行選択信号線ＲＡＤＲと、ページバッファアドレス選択信号線ＰＢＡＤＲに出力する回路である。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレス選択信号と、ページバッファのアドレス選択信号が入力される端子であり、メモリセル１７０の行数、列数、またはページバッファの構成によって、１本〜複数本となる。行選択信号線ＲＡＤＲは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス選択信号線ＰＢＡＤＲは、ページバッファのアドレスを指定する信号線である。

第２の駆動回路１９２は、ロードライバを含む。ロードライバは、第１の駆動回路１８２に含まれるアドレスデコーダから出力される行選択信号線ＲＡＤＲからの信号をもとに、メモリセル１７０の行方向の選択信号、第１のワード線ＯＳＧへの信号、第２のワード線Ｃへの信号を出力する。

昇圧回路１８０は、配線ＶＨ−Ｌによって第２の駆動回路１９２と接続され、昇圧回路１８０に入力される一定電位（例えば、電源電位ＶＤＤ）を昇圧して、第２の駆動回路１９２に該一定電位よりも高い電位（ＶＨ）を出力する。メモリセル１７０のノードＦＧに書き込む電位を、書き込み用トランジスタであるトランジスタ１６２のしきい値電圧（Ｖｔｈ_＿ＯＳ）分降下させないようにするためには、第１のワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ_＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む場合には、ＶＨをＶＤＤ＋Ｖｔｈ_＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ_＿ＯＳ分降下しても問題がない場合には、昇圧回路１８０を設けなくともよい。

第３の駆動回路１９０は、ページバッファを含む。ページバッファは、データラッチとセンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬから出力されるデータを一時的に保存し、その保存したデータを内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬに出力する。センスアンプとしての機能は、読み出し時にメモリセルから出力されるビット線ＢＬをセンシングするものである。

第４の駆動回路１８４は、コントローラを含み、チップイネーブルバー信号線ＣＥＢ、ライトイネーブルバー信号線ＷＥＢ、またはリードイネーブルバー信号線ＲＥＢからの信号によって、第１の駆動回路１８２、第２の駆動回路１９２、第３の駆動回路１９０、第５の駆動回路１８６、ソース線切り替え回路１９４、昇圧回路１８０を制御する信号を生成する回路である。

チップイネーブルバー信号線ＣＥＢは、回路全体の選択信号を出力する信号線であり、アクティブ時のみ、入力信号の入力受け付け、および出力信号の出力を行う。また、ライトイネーブルバー信号線ＷＥＢは、第３の駆動回路１９０内のページバッファのラッチデータを、メモリセルアレイへ書き込みを行うことを許可する信号を出力する信号線である。また、リードイネーブルバー信号線ＲＥＢは、メモリセルアレイのデータの読み出しを許可する信号を出力する信号線である。また、第４の駆動回路１８４は、昇圧回路制御信号線ＢＣＣによって、昇圧回路１８０と接続されている。昇圧回路制御信号線ＢＣＣは、第４の駆動回路１８４内のコントローラから出力させる昇圧回路の制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ページバッファ制御信号線ＰＢＣによって第３の駆動回路１９０と接続されている。ページバッファ制御信号線ＰＢＣは、第４の駆動回路１８４内のコントローラから出力させるページバッファの制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ロードライバ制御信号線ＲＤＲＶＣによって、第２の駆動回路１９２と接続されている。また、第４の駆動回路１８４は、ソース線切り替え信号線ＳＬＣによって、ソース線切り替え回路１９４と接続されている。

また、第４の駆動回路１８４内には、遅延回路を設け、該遅延回路をページバッファ制御信号線ＰＢＣ、ロードライバ制御信号線ＲＤＲＶＣ、ソース線切り替え信号線ＳＬＣと接続するのが好ましい。例えば、遅延回路とページバッファ制御信号線ＰＢＣとを接続し、ページバッファ制御信号線ＰＢＣへ遅延信号を供給することで、ビット線ＢＬの電位の変化を遅らせることができる。また、遅延回路とロードライバ制御信号線ＲＤＲＶＣとを接続し、ロードライバ制御信号線ＲＤＲＶＣへ遅延信号を供給することで、第２のワード線Ｃの電位の変化を遅らせることができる。また、遅延回路とソース線切り替え信号線ＳＬＣとを接続し、ソース線切り替え信号線ＳＬＣへ遅延信号を供給することで、ソース線ＳＬの電位の変化を遅らせることができる。これらによって、メモリセル１７０への誤書き込みを抑制することができる。

ソース線切り替え回路１９４は、第４の駆動回路１８４内のコントローラからのソース線切り替え信号を基にソース線ＳＬの電位を切り替える回路である。ソース線切り替え回路１９４は、ソース線ＳＬの電位を切り替える機能を有していれば良く、マルチプレクサ、インバータ等を用いても良い。ソース線切り替え信号線ＳＬＣは、第４の駆動回路１８４内のコントローラから出力されるソース線ＳＬの電位を切り替える信号を伝達する配線である。回路構成によって、信号線本数は１本〜複数本となる。

第５の駆動回路１８６は、入出力制御回路を含む。入出力制御回路は、データ入出力信号線ＤＩＯからの入力信号を内部データ入出力信号線ＩＮＴＤＩＯに出力するか、内部データ入出力信号線ＩＮＴＤＩＯからの入力信号をデータ入出力信号線ＤＩＯに出力するための回路である。データ入出力信号線ＤＩＯ端子は、外部からのデータが入力されるか、外部へメモリデータが出力される端子である。回路構成によって、信号線本数は１本〜複数本となる。内部データ入出力信号線ＩＮＴＤＩＯは、入出力制御回路の出力信号をページバッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線である。回路構成によって、信号線本数は１本〜複数本となる。また、データ入出力信号線ＤＩＯは、データ入力用信号線とデータ出力用信号線に分けても良い。

なお、第４の駆動回路１８４内に設けられる遅延回路として、図５（Ａ）に示すような偶数個のインバータを直列に接続した回路を用いることができる。また、図５（Ｂ）に示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図５（Ｃ）に示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図５（Ｄ）に示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。なお、遅延回路の構成は、これらに限られるものではない。

以上のように、図４に示す回路構成の半導体装置では、ソース線ＳＬを複数列で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができ、また、歩留まりを向上させることもできる。

なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図６乃至図１１を参照して説明する。

〈半導体装置の断面構成および平面構成〉
図６は、半導体装置の構成の一例である。図６（Ａ）には半導体装置の断面、図６（Ｂ）には半導体装置の平面をそれぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。他に、有機半導体材料などを用いることもできる。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図６に示す半導体装置は、メモリセルとして用いることができる。

なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図６におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。

図６におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。

ここで、酸化物半導体層１４４は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

また、酸化物半導体層１４４は、アルカリ金属およびアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層１４４のナトリウム濃度は、５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃｍ^−３以下、さらに好ましくは１×１０^１５ｃｍ^−３以下であり、リチウム濃度は、５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下であり、カリウム濃度は、５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度、およびカリウム濃度は、それぞれ二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。

アルカリ金属およびアルカリ土類金属は、酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ^＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリーオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０^１９ｃｍ^−３以下、特に５×１０^１８ｃｍ^−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。

また、酸化物半導体層１４４は、銅、アルミニウム、塩素などが不純物としてほとんど含まれず、高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。なお、アルミニウムが酸化物半導体層１４４の主成分に含まれる場合には、上記に限られない。

なお、図６のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。

図６における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂを含んで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。

本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ^２〜２５Ｆ^２とすることが可能である。

トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一つと他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａおよび導電層１２８ｂを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。

また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａとが接続する位置と、ソース電極１４２ａと配線１５４とが接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いることのできるＳＯＩ基板の作製方法の一例について、図７を参照して説明する。

まず、ベース基板として半導体基板５００を準備する（図７（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。

なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。

半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図７（Ｂ）参照）。なお、ボンド基板は単結晶半導体基板に限らず、多結晶半導体基板であってもよい。

単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。

単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、フッ酸過酸化水素水混合溶液（ＦＰＭ）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。

酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタ法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。

本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより、酸化膜５１２（ここでは、ＳｉＯ_ｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。

例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。

なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ_３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。

次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７（Ｄ）参照）。

脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。

当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。

本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ_３ ^＋の比率を高くすると良い。具体的には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の総量に対してＨ_３ ^＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ_３ ^＋の割合を高めることで、イオン照射の効率を向上させることができる。

なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。

なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。

次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図７（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。

貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ^２以上１００Ｎ／ｃｍ^２以下、例えば、１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。

なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。

表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。

なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱処理、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。

次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図７（Ｆ）参照）。

なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。

なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。

次に、単結晶半導体層５１６の表面にレーザ光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｇ）参照）。なお、レーザ光の照射処理に代えて、熱処理を行っても良い。

なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザ光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザ光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザ光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザ光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。

以上の工程により、単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図７（Ｇ）参照）。

〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図８乃至図１１を参照して説明する。

〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図８および図９を参照して説明する。なお、図８および図９は、図７に示す方法で作成したＳＯＩ基板の一部であって、図６（Ａ）に示す下部のトランジスタに相当する断面工程図である。

まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図８（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、半導体層１２０を覆うように絶縁層１２２を形成する（図８（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうち、いずれか一つ以上を含むガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタ法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。

次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図８（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。

次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図８（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。

次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図８（Ｅ）参照）。

ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタ法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。

次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図９（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。

次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図９（Ｂ）参照）。

絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。

次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図９（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。

次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図９（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。

以上の工程により、下部のトランジスタ１６０を形成することができる（図９（Ｄ）参照）。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１０および図１１を参照して説明する。

まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１０（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタ法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。

上記酸化物半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２（（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２は、ｒ^２以下。）を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなる恐れがあるためである。

酸化物半導体層は、水素、水、水酸基または水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタ法などを用いて作製することができる。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタ法により形成する。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［モル数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［モル数比］の組成の酸化物ターゲットを用いることもできる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。

スパッタガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスと酸素の混合ガスなどを用いればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスをスパッタガスとして用いることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。

次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。

成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタによる損傷を軽減することができる。

成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、スパッタガスを酸素（酸素流量比率１００％）とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。

なお、酸化物半導体層をスパッタ法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。

その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。

ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１０（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、インジウム−スズ酸化物（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、インジウム−亜鉛酸化物（Ｉｎ_２Ｏ_３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）または電子ビームを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一つまたは複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理等を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地膜の双方に適用しても良い。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。

上述のように、第１の熱処理および第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の元素が極力含まれないように高純度化することができる。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１０（Ｄ）参照）。

ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１１（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。

配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層を加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。

ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。

本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

次に、配線１５４を覆うように絶縁層１５６を形成する（図１１（Ｃ）参照）。

以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する。

なお、トランジスタ１６２において、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域およびドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図６（Ａ）のトランジスタ１６２に酸化物導電層を設けたトランジスタ１６２Ａ、１６２Ｂを図１３（Ａ）、（Ｂ）に示す。

図１３（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域およびドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１３（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。

図１３（Ａ）のトランジスタ１６２Ａでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層および酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。

図１３（Ｂ）のトランジスタ１６２Ｂでは、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。

なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。

酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタ法、真空蒸着法（電子ビーム蒸着法など）、アーク放電イオンプレーティング法、スプレー法などを用いることができる。酸化物導電層の材料としては、酸化亜鉛、インジウム−スズ酸化物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。

ソース領域およびドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域およびドレイン領域の低抵抗化を図ることができ、トランジスタ１６２Ａ、１６２Ｂが高速動作をすることができる。

また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２Ａ、１６２Ｂの耐圧を向上させることができる。

本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。

このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。

図１２（Ｃ）は、電子ペーパーを実装した電子書籍である。電子書籍７２０は、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。

図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。

図１２（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモートコントローラ７８０により行うことができる。筐体７７１およびリモートコントローラ７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。

１２０ 半導体層
１２２ 絶縁層
１２２ａ ゲート絶縁層
１２４ マスク
１２６ 不純物領域
１２８ａ ゲート電極
１２８ｂ 導電層
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６２Ａ トランジスタ
１６２Ｂ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 昇圧回路
１８２ 第１の駆動回路
１８４ 第４の駆動回路
１８６ 第５の駆動回路
１９０ 第３の駆動回路
１９２ 第２の駆動回路
１９４ ソース線切り替え回路
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
５００ 半導体基板
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ
７４８ 外部接続端子
７４９ 太陽電池
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモートコントローラ
１００１ スタンバイ期間および保持期間
１００２ 書き込み期間
１００３ 読み出し期間

Claims (2)

1. ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、容量素子と、を有し、
   ビット線に、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのソース及びドレインの一方と、が電気的に接続され、
   第１のワード線に、前記第２のトランジスタのゲートが電気的に接続され、
   ソース線に、前記第１のトランジスタのソース及びドレインの他方が電気的に接続され、
   第２のワード線に、前記容量素子の一方の電極が電気的に接続され、
   前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの他方と、前記容量素子の他方の電極とが電気的に接続されて、電荷が保持されるノードが構成された半導体装置の駆動方法であって、
   書き込み期間において、
   前記第１のワード線の電位を前記第２のトランジスタがオン状態となる電位とし、前記第２のワード線の電位を低電位とし、前記ソース線の電位を低電位とし、前記ビット線の電位を高電位として前記ノードにデータ”１”を書き込み、
   または、
   前記第１のワード線の電位を前記第２のトランジスタがオン状態となる電位とし、前記第２のワード線の電位を低電位とし、前記ソース線の電位を低電位とし、前記ビット線の電位を低電位として前記ノードにデータ”０”を書き込み、
   保持期間において、前記第１のワード線の電位を低電位とし、前記第２のワード線の電位を高電位とし、前記ソース線および前記ビット線の電位を中間電位（低電位＜中間電位＜高電位）とすることで、前記ノードの電位を保持し、
   読み出し期間において、
   前記第１のワード線の電位を低電位とし、前記第２のワード線の電位を低電位とし、前記ソース線の電位を低電位とすることで、
   前記ノードにデータ”１”が書き込まれているときに、前記第１のトランジスタはオフ状態に保持され、前記ビット線の電位が中間電位に保持されることでデータ”１”を読み出し、
   または、
   前記ノードにデータ”０”が書き込まれているときに、前記第１のトランジスタがオン状態となって、前記ビット線の電位が低下することでデータ”０”を読み出すことを特徴とする半導体装置の駆動方法。
2. 請求項１において、
   前記第２のトランジスタのチャネル形成領域は、酸化物半導体で形成されていることを特徴とする半導体装置の駆動方法。