JP5827520B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体装置、半導体記憶装置、及びその周辺回路に関する。また、本発明は、半導体記憶装置の駆動方法に関する。

不揮発性半導体記憶装置は電源を切ってもデータが消えない等の利点があるため、近年大幅に需要が増大している。電気的に一括消去可能な不揮発性半導体記憶装置であるフラッシュメモリは、一つのトランジスタで一つのメモリセルを構成することができるため、メモリの大容量化が行え、磁気ディスク等の代替用途が期待されている。

この不揮発性半導体記憶装置は、浮遊ゲートを有するＭＯＳトランジスタからなるメモリセルをマトリクス状に配列することでメモリセルアレイを構成し、浮遊ゲートに電荷を蓄積することでＭＯＳトランジスタのしきい値を変化させ、このしきい値の変化を情報として記録している。浮遊ゲートに電荷を蓄積するには、ワード線と基板に形成されたウェル間に高電界を形成することで、ウェルから絶縁膜を貫通する電流が流れ、結果、浮遊ゲートに電荷が蓄積される。

メモリセルユニットは一般的にはセンスアンプラッチ回路を介して、外部回路と信号線でつながっている。そのような例として特許文献１などがあげられる。図１９は従来技術に当たる不揮発性半導体記憶装置の回路構成である。ＣＫ、ＣＫＢ（ＣＫの反転信号）のクロック信号で制御されるクロックドインバータ回路２０１とクロックドインバータ回路２０２で構成された書き込みデータと読み出しデータを一時的に保持する機能を持つフリップフロップ回路（ＦＦ回路）２０３を有する。また、メモリセルのデータ読み出しで行われるプリチャージ動作にて、プリチャージを行う場合はオン状態、プリチャージを行わない場合はオフ状態となるｐチャネル型トランジスタで構成されたプリチャージ用トランジスタ２１５を有する。また、ＦＦ回路２０３のビット線２１４側のノード２０４とビット線２１４に接続された伝達回路２１３と、ＦＦ回路２０３のビット線側とは反対側のノード２０５とデータ信号線２０７とデータ反転信号線２０８に接続されカラム制御信号線２０９により制御されるカラムゲート２０６を具備した構成となっている。また、ビット線２１４にはメモリセルユニット２１０、メモリセルユニット２１１が接続されている。ビット線２１４に接続されるメモリセルユニット２１２は、特に接続数の制約はない。尚、この図は簡略化のためビット線１本に接続されたメモリセルユニットしか考慮していないが、実際に使用する不揮発性半導体記憶装置ではメモリセルがアレイ状に配置されており、ビット線の数だけ図１９に示す回路は存在する。

図１９のような回路構成では、データ書き込み時は、信号線からカラムゲート２０６を介して、ＦＦ回路２０３に一旦データを保持し、保持したデータをビット線を介してメモリセルに書き込む。ビット線に印加される電位が高電位の場合、メモリセルにはデータ１が記憶され、ビット線に印加される電位が低電位の場合、メモリセルにはデータ０が記憶される構成となっている場合がある。また、データ読み出し時には、メモリセルのデータを一旦ＦＦ回路２０３に保持し、保持したデータをカラムゲート２０６を介して信号線から外部回路に読み出す。メモリセルにデータ０が記憶されていればビット線は高電位となり、メモリセルにデータ１が記憶されていればビット線は低電位となる構成となっている場合がある。つまり、読み出し時と書き込み時では、ビット線の電位が逆転している関係となっている。但し、読み出し時と書き込み時では設定される電位レベルが異なる場合がある。

一方、半導体材料として酸化物半導体を用いてトランジスタを作製し、該トランジスタを電子デバイスや光デバイスに応用する技術が注目されている。例えば、半導体材料として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物を用いてトランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が注目されている。

このような酸化物半導体を用いてガラス基板、プラスチック基板などにトランジスタを形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ（ＥＬディスプレイともいう）または電子ペーパーなどの表示装置や電子デバイスへの応用が期待されている（非特許文献１参照）。

特開平７−１２２０９２号公報

神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．

アプリケーションによってはある領域のデータを別のメモリ領域にコピーしたい場合が生じる。従来の回路構成では、センスアンプラッチ回路に保持されているデータを使ってそのまま別のメモリに書き込みを行うと、反転したデータが書き込まれることになる。そのため、従来の回路構成では、いったんデータを外部装置にコピーをしてデータの反転処理をしてから、センスアンプラッチ回路に保持させて、再度メモリに書き込むという処理が必要であった。そのため、外部にデータの反転処理装置が必要になる上に、データをメモリ回路から読み出し、外部回路に転送し、データ反転処理をして、また書き込むといった膨大な時間のロスが生じるといった問題がある。ページ単位でのコピーをしたい場合（これをコピーバックと言う）などは、ロスの時間は更に膨大になってしまう。

本発明の一態様は、メモリデータを外部回路を用いずに、コピーを行う不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、メモリデータのコピー時の動作時間のロスの大幅低減化を実現する不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、メモリデータのコピーをページ単位で一括して行う不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、低消費電力の不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、回路面積の小さい不揮発性半導体記憶装置を提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、メモリセルと、メモリセルの第一端子が接続されたビット線と、ビット線に接続され、読み出し時にビット線を所定電位にプリチャージするプリチャージ回路と、メモリセルから読み出したデータ、もしくはメモリセルへの書き込みデータを一時的に保持する容量素子を有するデータ保持回路と、データ保持回路で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、データ保持回路は、トランジスタと容量素子が接続されたノードでデータを保持し、反転データ出力回路は、データ保持回路で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置である。

上記において、上記トランジスタは酸化物半導体を含んで構成されることを特徴とする。

本発明の一態様は、メモリセルと、メモリセルの第一端子が接続されたビット線と、第一のトランジスタと、第二のトランジスタと、容量素子と、容量素子で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、第一のトランジスタの第一端子が第一の電源線に接続され、第一のトランジスタの第二端子がビット線に接続され、第二のトランジスタの第一端子がビット線に接続され、第二端子が容量素子の第一端子に接続され、容量素子の第二端子は第二の電源線に接続され、反転データ出力回路は、容量素子で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置である。

本発明の一態様は、メモリセルと、メモリセルの第一端子が接続されたビット線と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタと、容量素子と、容量素子で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、第一のトランジスタの第一端子が第一の電源線に接続され、第一のトランジスタの第二端子がビット線に接続され、第三のトランジスタの第一端子がビット線に接続され、第三のトランジスタの第二端子が第二のトランジスタの第一端子に接続され、第二のトランジスタの第二端子が容量素子の第一端子に接続され、容量素子の第二端子は第二の電源線に接続され、反転データ出力回路は、容量素子で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置である。

上記において、第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする。

また、上記において、半導体記憶装置は容量素子の電位レベルを所定電位にリセットするリセット回路を有することを特徴とする。

また、上記において、リセット回路は、酸化物半導体を含んで構成される第四のトランジスタで形成されることを特徴とする。

本発明の一態様は、メモリデータを外部回路を用いずに、コピーを行う半導体記憶装置を提供することが出来る。または、本発明の一態様は、メモリデータのコピー時の動作時間のロスの大幅低減化を実現する半導体記憶装置を提供することが出来る。または、本発明の一態様は、メモリデータのコピーをページ単位で一括して行う半導体記憶装置を提供することが出来る。または、本発明の一態様は、低消費電力の半導体記憶装置を提供することが出来る。または、本発明の一態様は、回路面積の小さい半導体記憶装置を提供することが出来る。

半導体記憶装置の回路図の一例。 スリーステートインバータ回路の一例。 反転データ出力回路の一例。 半導体記憶装置の回路図の一例。 プリチャージ回路の例。 半導体記憶装置の回路図。 半導体記憶装置の回路図の一例。 半導体記憶装置の回路図の一例。 半導体記憶装置の回路図の一例。 メモリ素子の動作を説明する図。 メモリ素子の動作を説明する図。 半導体記憶装置の断面図及び平面図の一例。 半導体記憶装置の作製工程に係る断面図。 半導体記憶装置の作製工程に係る断面図。 半導体記憶装置の作製工程に係る断面図。 半導体記憶装置の作製工程に係る断面図。 半導体記憶装置の作製工程に係る断面図。 電子機器を示す図。 半導体記憶装置の回路図の従来例。 半導体記憶装置の断面図。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する二つの電極を、それぞれ第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域と表記する場合がある。

また、同一極性の複数のトランジスタを直列接続し、そのすべてのゲートが接続されている複数のトランジスタをマルチゲートトランジスタという。本発明においては、マルチゲートトランジスタをひとつのトランジスタと同等の機能するものとして、両端にあたる二つの電極を第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域とする場合がある。つまり、本発明に示されているトランジスタはひとつのトランジスタであってもよいし、マルチゲートトランジスタであってもよい。

また、回路動作のためには、最低限二つの電位が必要である場合がある。本明細書では、一例としては、高電位電源をＶＤＤとあらわし、低電位電源をＶＳＳとあらわす。また、高電位側の電位レベルをＨ、Ｈ信号、Ｈ電位、Ｈ電圧、もしくはＨレベル、低電位側の電位レベルをＬ、Ｌ信号、Ｌ電位、Ｌ電圧、もしくはＬレベルとあらわす場合がある。本明細書ではこの二つの電位によって回路動作を説明する場合があるが、３つ以上の電位レベルを用いて動作させることも可能である。また、ある回路での高電位レベルは別の回路での高電位レベルとは異なる場合がある。低電位レベルについても同様である。また、ある動作での高電位レベルは別の動作での高電位レベルとは異なる場合がある。低電位レベルについても同様である。

なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＸとＹとの間に１個以上接続されることが可能である。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

（実施の形態１）
本発明における一態様の回路構成について図１を用いて説明する。

図１に、トランジスタ１０１と反転データ出力回路１１８としてスリーステートインバータ回路１０２と容量素子１０３とを有するデータ保持回路１０７と、プリチャージ用トランジスタ１１７と、ビット線１１６と、メモリセルユニット１１２と、メモリセルユニット１１３とを示す。また、カラムゲート１０９と、カラムゲート制御線１１０と、データ信号線１１１とを示す。また、ノード１０６とノード１０８とを示す。

トランジスタ１０１は、データ信号線１１１からカラムゲート１０９を介して転送されるメモリセルへの書き込みデータと、メモリセルから伝達される読み出しデータをノード１０６へ伝達、保持する役割を担う。図１ではトランジスタ１０１をｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。

容量素子１０３は電荷を蓄える働きをする。ここで、容量素子１０３の容量値をＣ１１、トランジスタ１０１のゲート容量値をＣ２１と定義する。これら容量値の関係がＣ１１＜Ｃ２１となってしまった場合、トランジスタ１０１をオン状態にして容量素子１０３に電荷を蓄え、充電が完了しトランジスタ１０１をオフ状態にすると容量素子１０３の電荷が、トランジスタ１０１のゲート容量に引っ張られノード１０６の電位が大きく低下してしまう恐れがあるので、Ｃ１１＞Ｃ２１の関係となるようにすることが好ましい。また、容量素子１０３の一端は一定電位が供給される電源線に接続することが望ましい。

反転データ出力回路１１８であるスリーステートインバータ回路１０２はノード１０６に保持されたデータの反転データをノード１０８に出力する役割を担う。ここでスリーステートインバータ回路とは、制御信号ＥＮ及びその反転信号を持つ反転制御信号ＥＮＢを入力することにより、活性及び非活性の制御が可能であるインバータ回路のことである。スリーステートインバータ回路１０２は活性状態では反転データを出力し、非活性状態ではハイインピーダンス状態となりデータの出力は行われない。

スリーステートインバータ回路１０２の回路構成の一例を図２に示す。ｐチャネル型トランジスタ１８１とｐチャネル型トランジスタ１８２とｎチャネル型トランジスタ１８３とｎチャネル型トランジスタ１８４が直列に接続されており、ｐチャネル型トランジスタ１８１の第一端子は高電位ＶＤＤを供給する配線に接続に接続されており、ｎチャネル型トランジスタ１８４の第二端子は低電位ＶＳＳを供給する配線に接続されている。ｐチャネル型トランジスタ１８２のゲート及びｎチャネル型トランジスタ１８３のゲートには入力信号ＩＮが入力され、ｐチャネル型トランジスタ１８２の第二端子及びｎチャネル型トランジスタ１８３の第一端子は出力端子となっている。また、ｐチャネル型トランジスタ１８１のゲートには制御信号ＥＮが入力され、ｎチャネル型トランジスタ１８４のゲートには反転制御信号ＥＮＢが入力される。制御信号ＥＮにＬ信号（反転制御信号ＥＮＢにＨ信号）を入力することで活性状態となり、反転データが出力される。制御信号ＥＮにＨ信号（反転制御信号ＥＮＢにＬ信号）を入力することで非活性状態となり、データの出力はされない。

スリーステートインバータ回路１０２は制御信号ＥＮによりデータ保持回路１０７の出力データをメモリセルユニット１１４、または、データ信号線１１１へ伝達するか否かの制御を行う。高電位ＶＤＤ及び低電位ＶＳＳは、書き込み動作または読み出し動作に応じて、電位レベルを変化させても良い。

ビット線に接続されるメモリセルユニット１１４は、特に接続数の制約はない。また、メモリセルユニット１１４はＮＡＮＤ型メモリセル構造を用いてもよいし、ＮＯＲ型メモリセル構造を用いた構成としてもよい。さらには、半導体記憶装置であれば特に回路構成は問わない。

プリチャージ用トランジスタ１１７は、ビット線１１６の電位を所定の電位に充電する役割を担う。例えば、メモリセルからデータを読み出す前に、プリチャージを行うなどに用いられる。図１ではｐチャネル型トランジスタで示してあるが、ｎチャネル型トランジスタとすることも可能である。

従来の回路図１９では、データ信号線２０７とデータ反転信号線２０８をＦＦ回路２０３の入力端子と出力端子に接続し、ＦＦ回路２０３の２端子のデータが初期状態で不安定となるのを防いでいた。本実施の形態ではＦＦ回路２０３の代わりにデータ保持回路１０７を用いる事でデータ信号線が１本削減できている。

データ信号線１１１はカラムゲート１０９を介して、ノード１０８に接続されている。カラムゲート１０９はカラムゲート制御線１１０で導通、非導通が制御される。カラムゲート１０９は、図１ではｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。

データ書き込み時は、データ信号線１１１からカラムゲート１０９を介して、データ保持回路１０７に一旦データを保持し、保持したデータを反転データ出力回路１１８から出力してビット線に伝達し、メモリセルに書き込む。ビット線に印加される電位が高電位の場合、メモリセルにはデータ１が記憶され、ビット線に印加される電位が低電位の場合、メモリセルにはデータ０が記憶される構成となっている場合がある。また、データ読み出し時には、メモリセルのデータを一旦データ保持回路１０７に保持し、保持したデータを反転データ出力回路１１８から出力し、更にカラムゲート１０９を介してデータ信号線１１１から外部回路に読み出す。メモリセルにデータ０が記憶されていればビット線は高電位となり、メモリセルにデータ１が記憶されていればビット線は低電位となる構成となっている場合がある。つまり、読み出し時と書き込み時では、ビット線の電位が逆転している関係となっている。但し、読み出し時と書き込み時では設定される電位レベルが異なる場合がある。

本実施の構成とすることで、メモリセルユニットから読み出したデータをデータ保持回路１０７に保持し、その反転データをビット線１１６に出力することが可能となる。そのため、別のメモリセルに書き込むときに、外部回路にデータを転送しなくても、反転しないデータを書き込むことが可能となる。外部回路にデータを転送しないため、コピー処理の時間を短縮することが可能である。また、外部回路を用いないため、低消費電力化が可能である。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

（実施の形態２）
本発明における一態様の別の回路構成について図３、図４及び図５を用いて説明する。

反転データ出力回路１１８として、スリーステートインバータ回路１０２の代わりに、図３に構成例を示す様にインバータ１７１とトランジスタ１７２を用いた構成としても良い。図３ではトランジスタ１７２はｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。インバータ１７１の出力側にトランジスタ１７２を配置するのが好ましい。トランジスタ１７２を制御することで、ノード１０６の信号の反転信号をノード１０８に出力するか否かを制御が可能である。スリーステートインバータ回路１０２では、制御信号ＥＮと反転制御信号ＥＮＢを用いたが、トランジスタ１７２では制御する信号はひとつでよいため、回路の縮小と低消費電力化が可能となる。

また、図４に示すように、反転データ出力回路１１８として、スリーステートインバータ回路１０２の出力端子にトランジスタ１０４を追加してもよい。トランジスタ１０４は、データ保持回路１０７の出力データをメモリセル、または、データ信号線１１１へ伝達するか否かの制御を行う。

また、図４に示すように、データ保持回路１０７はリセット回路を有していてもよい。例えば、リセット回路としてトランジスタ１０５は、ノード１０６のデータをリセットする機能を有している。図４ではトランジスタ１０５はｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。また、図４では、容量素子１０３の第一端子をノード１０６に接続し、第二端子を低電位電源につないだ図を示したが、第二端子を高電位電源につないでもよい。また、トランジスタ１０５の第一端子をノード１０６に接続し、第二端子を低電位電源につないだ図を示したが、第二端子を高電位電源につないでもよい。リセット動作をデータ保持回路のノード１０６にデータを取り込む前に行うことで、毎回安定した動作が可能となる。

また、図４に示すように、ビット線１１６とノード１０８の間に、伝達回路を有していてもよい。例えば、伝達回路１１５はｎチャネル型トランジスタで形成できる。伝達回路１１５は、ビット線１１６とノード１０８の間を電気的に導通、非導通とすることが可能である。伝達回路１１５を入れることで、メモリセルアレイの動作と、センスアンプラッチ回路の動作を独立して行うことが可能となり、動作時間の短縮が図れる。図４では伝達回路１１５はｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。

プリチャージ用トランジスタ１１７は、図５（ａ）もしくは図５（ｂ）に示す接続としてもよい。図５（ａ）もしくは図５（ｂ）に示す接続にすることで、プリチャージ用トランジスタ１１７を制御する信号が不要となる。回路の縮小及び低消費電力化が可能となる。図５ではプリチャージ用トランジスタ１１７はｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。

なお、図１及び図４において、トランジスタ１０１、トランジスタ１０４及びトランジスタ１０５を後述する酸化物半導体を用いたトランジスタにすることで、トランジスタのオフリークが少ないためノード１０６の電位の保持がされやすくなる。

（実施の形態３）
本発明の一態様として用いることが出来るメモリセルユニットについて説明する。

メモリセルユニットを構成するメモリ素子は不揮発性半導体記憶装置にて作製が可能である。一般的な不揮発性半導体記憶装置は、浮遊ゲートを有するＭＯＳトランジスタからなるメモリセルをマトリクス状に配列することでメモリセルアレイを構成し、浮遊ゲートに電荷を蓄積することでＭＯＳトランジスタのしきい値を変化させ、このしきい値の変化を情報として記録している。浮遊ゲートに電荷を蓄積するには、ワード線と基板に形成されたウェル間に高電界を形成することで、ウェルから絶縁膜を貫通する電流が流れ、結果浮遊ゲートに電荷が蓄積される。この貫通電流を利用した書き込みでは、絶縁膜の劣化が起こるため書き込み及び消去回数は数百回程度である。メモリとして同じアドレスに連続して書き込み及び消去を行うのではなく、アドレスを分散して使用するなどの対策を行ってもメモリとしての使用は数万回から数百万回が限界となる。

そこで、浮遊ゲートを有するＭＯＳトランジスタからなる不揮発性半導体記憶装置に変わり、酸化物半導体を用いて構成された半導体記憶装置では、書き込み及び消去にトンネル電流を用いないため絶縁膜の劣化は起こらず高い信頼性が得られる。また、トンネル電流を起こすために必要な高電圧を生成するチャージポンプ等の周辺回路が不要となる。また、高電圧が不要となり、低消費電力化に有効である。このような酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いることも出来る。

酸化物半導体を用いた半導体記憶装置の基本的な回路構成およびその動作について、図６を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

はじめに、最も基本的な回路構成およびその動作について、図６を参照して説明する。図６（Ａ−１）に示す半導体記憶装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。

なお、トランジスタ１６０としては、その半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。図６ではｎチャネル型トランジスタで示してあるが、ｐチャネル型トランジスタとすることも可能である。

また、図６（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。

図６（Ａ−１）に示す半導体記憶装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４の電極の一方に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱ_Ｈが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱ_Ｌが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱ_Ｈが与えられた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｑ_Ｌが与えられた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ１６０が並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を与えればよい。またトランジスタ１６０が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。

このように、本実施の形態で示す半導体記憶装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体記憶装置の高速動作が実現される。

なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。

例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、本実施の形態で示す半導体記憶装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題が存在しない。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図６（Ａ−１）に示す半導体記憶装置は、当該半導体記憶装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図６（Ａ−２）のように考えることが可能である。つまり、図６（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体記憶装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。

このように、上述の関係を満たすことで、より好適な半導体記憶装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示す半導体記憶装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。

フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体記憶装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態に係る半導体記憶装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。

また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。

さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。

このような構成を併せて用いることで、開示する発明に係る半導体記憶装置の、より一層の高集積化が可能である。

以下、酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いて構成された、ＮＡＮＤ型メモリセルユニットの回路構成の一例と動作原理について説明する。なお、酸化物半導体を用いたトランジスタを酸化物半導体トランジスタと表記する。

図７に、ＮＡＮＤ型メモリセルユニットの構成の一例を示す。電荷を保持するノードとなる第１〜第８のフローティングノード３４１〜３４８と、第１〜第８の酸化物半導体トランジスタ３２１〜３２８と、エンハンスメント型のｎチャネル型トランジスタで構成された第１〜第８の読み出し用トランジスタ３１１〜３１８と、第１〜第８の保持容量３３１〜３３８からなる８個のメモリセル３７１〜３７８が直列に８段接続され、一端がエンハンスメント型のｎチャネル型トランジスタで構成された選択トランジスタ３０１を介してビット線３００に接続され、他端が読み出し用トランジスタ３１８のソースにＧＮＤが接続された構成となっている。各々メモリセルの制御信号は、選択ゲート線３０２と、第１〜第８のワード線３６１〜３６８と、第１〜第８の酸化物半導体トランジスタ用ワード線３５１〜３５８に接続されている。

各々のメモリセル３７１〜３７８はそれ自体が保持するデータに応じたしきい値を持っており、メモリセルが”データ０”を保持している時には正のしきい値を持ち、メモリセルが”データ１”を保持している時には負のしきい値を持つことになる。図１０（ａ）は、ＮＡＮＤ型メモリセルが８個直列に接続されて構成されたＮＡＮＤ型メモリセルユニットに対しセルをひとつだけ抜き出した回路図の一例で、図１０（ｂ）は、保持容量９１２に接続されたフローティングノード９１３に”データ１”と”データ０”を記録したときの読み出し用トランジスタ９１１のソースドレイン間電流Ｉｓｄとワード線９１５に印加するＶｃの関係を示した図、図１０（ｃ）は、フローティングノード９１３に”データ１”と”データ０”を書き込んだ時の読み出し用トランジスタ９１１のしきい値分布を示した図である。以下、フローティングノード９１３に書き込むデータ（データ”０”とデータ”１”）と読み出し用トランジスタ９１１のしきい値の関係を図１０（ａ）、図１０（ｂ）、図１０（ｃ）を用いて説明する。

図１０（ａ）のＮＡＮＤ型メモリセルに対し、データ”０”を書き込む場合、ソース線９１８には０Ｖ、ワード線９１５には０Ｖ、読み出し用トランジスタ９１１のドレイン端子９１７はハイインピーダンス状態、酸化物半導体トランジスタ用ワード線９１４には４．５Ｖ、ビット線９１６には０Ｖを印加する。すると、酸化物半導体トランジスタ９１０はオン状態となるのでビット線９１６の電位０Ｖがフローティングノード９１３に充電される。この状態で、酸化物半導体トランジスタ用ワード線９１４を”４．５Ｖ”から”−１Ｖ”にすることで酸化物半導体トランジスタ９１０をオフ状態とし、フローティングノード９１３の電位は０Ｖとなる。

データ”０”の読み出しでは、ソース線９１８には０Ｖ、ワード線９１５には０Ｖ、酸化物半導体トランジスタ用ワード線９１４には−１Ｖを印加し酸化物半導体トランジスタ９１０をオフの状態とする。この状態で、読み出し用トランジスタ９１１のドレイン端子９１７を３Ｖでプリチャージする。フローティングノード９１３には、データ”０”が記憶されているため読み出し用トランジスタ９１１のゲート電位は０Ｖとなり、メモリセル９１９は図１０（ｂ）、図１０（ｃ）に示すような正のしきい値を持ちオフ状態を維持するため、ドレイン端子９１７とソース線９１８は非導通状態となり、読み出し用トランジスタ９１１のドレイン端子９１７の電位検出ではプリチャージ電圧３Ｖが検出されることになる。

図１０（ａ）のＮＡＮＤ型メモリセルに対し、データ”１”を書き込む場合、ソース線９１８には０Ｖ、ワード線９１５には０Ｖ、読み出し用トランジスタ９１１のドレイン端子９１７はハイインピーダンス状態、酸化物半導体トランジスタ用ワード線９１４には４．５Ｖ、ビット線９１６には３Ｖを印加する。すると、酸化物半導体トランジスタ９１０はオン状態となるのでビット線９１６の電位３Ｖがフローティングノード９１３に充電される。この状態で、酸化物半導体トランジスタ用ワード線９１４を”４．５Ｖ”から”−１Ｖ”にすることで酸化物半導体トランジスタ９１０をオフ状態とし、フローティングノード９１３の電位は３Ｖとなる。

データ”１”の読み出しでは、ソース線９１８には０Ｖ、ワード線９１５には０Ｖ、酸化物半導体トランジスタ用ワード線９１４には−１Ｖを印加し酸化物半導体トランジスタ９１０をオフの状態とする。この状態で、読み出し用トランジスタ９１１のドレイン端子９１７を３Ｖでプリチャージする。フローティングノード９１３には、データ”１”が記憶されているため読み出し用トランジスタ９１１のゲート電位は３Ｖとなり、メモリセル９１９は図１０（ｂ）、図１０（ｃ）に示すような負のしきい値を持ちオン状態を維持するため、ドレイン端子９１７とソース線９１８は導通状態となり、読み出し用トランジスタ９１１のドレイン端子９１７の電位検出では電圧０Ｖが検出されることになる。

以上のように、ＮＡＮＤ型メモリセルに記憶されたデータがデータ”０”かデータ”１”かの判断は読み出し時の読み出し用トランジスタ９１１のドレイン端子９１７の電位を検出することで可能となる。

しかし、実際に使用される半導体記憶装置では、ＮＡＮＤ型メモリセルユニットに対し書き込みと読み出し動作が行われるため、図７に示すＮＡＮＤ型メモリセルユニットを用いて選択メモリセルへの書き込みと読み出し動作について説明していく。仮に第３のメモリセル３７３にデータ”０”を、第５のメモリセル３７５にデータ”１”を書き込む場合を想定する。まず、データ”０”書込みの場合は、外部入出力信号線から０Ｖをビット線３００に供給する。次に、ビット線３００の電位が誤ってＧＮＤ電位に設置されないよう選択トランジスタ３０１をオフの状態にするために選択ゲート線３０２は０Ｖを印加し、メモリセル３７１〜３７３を選択した状態にするため、酸化物半導体トランジスタ用ワード線３５１〜３５３に４．５Ｖを印加し、ワード線３６１〜３６３に０Ｖを印加する。すると、酸化物半導体トランジスタ３２１〜３２３がオンの状態となり、フローティングノード３４１〜３４３の電位がビット線３００と同電位となる。その後、酸化物半導体トランジスタ用ワード線３５１〜３５３に−１Ｖを印加し、酸化物半導体トランジスタ３２１〜３２３をオフ状態にすると、フローティングノード３４１〜３４３にはデータ”０”が記録されることになる。

次に、メモリセル３７５にデータ”１”を書き込むために、データ信号線から３Ｖをビット線３００に供給する。選択トランジスタ３０１をオフの状態にするために選択ゲート線３０２に０Ｖを印加し、メモリセル３７１〜３７５を選択した状態にするため、酸化物半導体トランジスタ用ワード線３５１〜３５５に４．５Ｖを印加し、ワード線３６１〜３６５に０Ｖを印加する。すると、フローティングノード３４１〜３４５はビット線３００と同じ電位の３Ｖに設定される。ここで、問題となるのが、先ほどデータ”０”書き込みを行ったフローティングノード３４３のデータが、データ”０”からデータ”１”へ変動してしまう点である。このように、一度データ書き込みを行ったメモリセルに対し再度データ書き込みすることを避けるために、本実施の形態におけるＮＡＮＤ型メモリは８行目のメモリセルから１行目のメモリセルまで順々に書込みを行っていく必要がある。

次に、メモリセル３７５に記憶されたデータの読出し動作について説明する。読出しについては、読出し行の順序についてルールはなく選択したメモリセルのデータを直接読み出すことができる。まず、プリチャージ動作によりビット線３００の電位を３Ｖに設定し、選択ゲート線３０２に３Ｖを印加しＯＮの状態にする。メモリセル３７５を選択した状態にするために、ワード線３６１〜３６４と、ワード線３６６〜３６８に５Ｖを印加する。すると、読み出し用トランジスタ３１１〜３１４と、読み出し用トランジスタ３１６〜３１８はフローティングノードの電位に関係なく強制的にオン状態となる。一方、ワード線３６５には０Ｖが印加されており、読み出し用トランジスタ３１５はフローティングノード３４５のデータに依存して”オン”“オフ”状態が決定する。仮に、フローティングノード３４５にデータ”０”が保持されている場合は、読み出し用トランジスタ３１５はオフ状態となる。その結果、ビット線３００はＧＮＤに接続されないため、プリチャージ動作により設定された電位の３Ｖになる。

また、フローティングノード３４５にデータ”１”が記憶されている場合は、フローティングノード３４５の電位は３Ｖとなり、読み出し用トランジスタ３１５はオン状態となり、メモリセル３７５を選択した状態にするために、ワード線３６１〜３６４と、ワード線３６６〜３６８には５Ｖが印加された状態となっているため、読み出し用トランジスタ３１１〜３１４と、読み出し用トランジスタ３１６〜３１８はオン状態となっているので、ビット線３００とＧＮＤが接続され、プリチャージ動作により設定されたビット線３００の電位が３Ｖから０Ｖに変化する。以上ビット線３００の電位を検出した結果により、メモリセルの記憶データがデータ”０”かデータ”１”を判定する。

（実施の形態４）
本発明の構成の一例について図８を用いて説明する。以下、酸化物半導体を用いて構成された半導体記憶装置を、実施の形態３で示したメモリセルユニットを構成するメモリ素子として用いて構成されたＮＡＮＤ型メモリセルユニットを用いた回路構成の一例と動作原理について説明する。

本実施の形態の半導体記憶装置は、ＮＡＮＤ型メモリセルユニットをアレイ状に配置して構成されるメモリセルアレイ４３２と、ワード線駆動回路４３３を有し、トランジスタ４０１とトランジスタ４０４とトランジスタ４０５とスリーステートインバータ４０２と容量素子４０３とを有するデータ保持回路４０７と、前記データ保持回路４０７とノード４０８とノード４０６と伝達回路４１２とプリチャージ用トランジスタ４１４とを有するセンスアンプラッチ回路４１７と、ビット線４１３と、カラムゲート４０９と、カラムゲート制御線４１０と、データ信号線４１１と、センスアンプラッチ回路４１８と、センスアンプラッチ回路４１９と、を有しており外部装置を介さずに１ページ分のデータを別の１ページにコピーする機能を有する。

メモリセルアレイ４３２は、ＮＡＮＤ型メモリセルユニットをロウ方向にｍ列分配置し、カラム方向にｎ行分配置した構成になっており、ｍ×ｎ個のＮＡＮＤ型メモリセルユニットで構成されている。

ビット線は、ロウ方向に配置されているＮＡＮＤ型メモリセルユニットと同じ数だけ配置されており、１本のビット線をカラム方向に配置されたｎ個のＮＡＮＤ型メモリセルユニットが共有して使用することになる。図８ではＮＡＮＤ型メモリセルユニット４４１〜４６３を示す。

センスアンプラッチ回路は、メモリセルアレイ４３２に設けられているビット線の数だけ配置された構成となっており、１ページ単位でのメモリセルのデータ検出や、メモリセルへのデータ書き込みが可能となっている。

ワード線駆動回路４３３は、メモリセルを最小１ページ単位で選択可能な構成になっている。

外部装置を介さずにメモリブロック４２９の１ブロック分のデータを、メモリブロック４３０へコピーする動作を以下説明していく。ワード線駆動回路４３３により、メモリブロック４２９を構成するＮＡＮＤ型メモリセルユニット４４１〜４４２と４４３の８行目のメモリセル１ページ分相当を選択状態にし、１列目のビット線４３４からｍ列目のビット線４３６までのｍ本の全ビット線に対し、所定電位でプリチャージを行う。プリチャージを行っている間は、伝達回路４１２とトランジスタ４０１をオン状態とすることで、メモリセルのデータとして扱われるビット線４３４の電位が伝達回路４１２、ノード４０８、トランジスタ４０１を介してノード４０６に充電される。この状態で、トランジスタ４０１をオフ状態にすることでノード４０６にデータが保持される。

次に、データ保持回路４０７が保持したデータをメモリブロック４３０の８行目のメモリセルへ書き込む動作について説明する。スリーステートインバータ４０２を活性状態とし、ノード４０６に保持されているデータをトランジスタ４０５と伝達回路４１２を介してビット線４１３へ伝達する。上記メモリセルのデータをデータ保持回路４０７に保持する動作と、保持したデータをビット線４１３へ伝達する動作はメモリブロック４２９を構成するＮＡＮＤ型メモリセルユニット全てに対し行われる。データ保持回路４０７に保持させたデータをビット線４１３へ伝達した後は、ワード線駆動回路４３３によりメモリブロック４３０の全メモリセルを選択状態とすることで、メモリブロック４３０の全メモリセルに対し書き込みが行われメモリセル８行目のコピーバックが完了する。以下、メモリブロック４３０のメモリセル７行目から１行目に対し、コピーバックを実行することで１ブロックのコピーバックが完了する。

上記構成の一例によれば、メモリブロック４２９の１ページ分のデータを外部装置へ介することなくメモリブロック４３０にコピーする事ができる。また、並列に接続された１ページ分のセンスアンプラッチ回路を含む本発明の実施形態が一括してコピーバック動作を行うことで１ページ単位でのコピーバック処理が可能となる。

（実施の形態５）
本発明の構成の一例について図９を用いて説明する。以下、酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いて構成された、ＮＯＲ型メモリセルユニットを用いた回路構成の一例と動作原理について説明する。

本実施の形態に示す半導体記憶装置は、ＮＯＲ型メモリセルユニットがアレイ状に配置されて構成されるメモリセルアレイ５３２と、ワード線駆動回路５３３を有し、トランジスタ５０１とトランジスタ５０４とトランジスタ５０５とスリーステートインバータ５０２と容量素子５０３とを有するデータ保持回路５０７と、前記データ保持回路５０７とノード５０８とノード５０６と伝達回路５１２とプルダウン抵抗として用いられるゲートとドレインが接続されたｎチャネル型トランジスタ５１４とを有するセンスアンプラッチ回路５１７と、ビット線５１３と、カラムゲート５０９と、カラムゲート制御線５１０と、データ信号線５１１と、センスアンプラッチ回路５１８と、センスアンプラッチ回路５１９と、を有しており外部装置を介さずに１ページ分のデータを別の１ページにコピーする機能を有する。

プルダウン抵抗として用いられる抵抗接続されたｎチャネル型トランジスタ５１４の抵抗はメモリセル内の読み出し用トランジスタとして使用されるｐチャネル型トランジスタのオン抵抗に比べ十分大きく、読み出し用トランジスタがオフ状態における抵抗値はｎチャネル型トランジスタ５１４の抵抗値よりも十分大きいことが好ましい。また、前記条件を満たすのであればプルダウン抵抗として用いられる抵抗接続されたｎチャネル型トランジスタ５１４の代わりに、抵抗素子を用いた構成としても良い。

最初にＮＯＲ型メモリセルの読み出し動作と書き込み動作を説明するためＮＯＲ型メモリセルを１セルだけ用いて説明を行っていく。図１１（ａ）は、ＮＯＲ型メモリセルアレイを１セルだけ抜き出した回路図の一例で、図１１（ｂ）は、フローティングノード１００７に”データ１”と”データ０”を記録したときの読み出し用トランジスタ１００１のソースドレイン間電流Ｉｓｄとワード線１００３に印加する電圧Ｖｃの関係を示したグラフ、図１１（ｃ）は、フローティングノード１００７に”データ１”と”データ０”を書き込んだ時の読み出し用トランジスタ１００１のしきい値の分布を示したグラフである。

図１１（ａ）に示すＮＯＲ型メモリセルは、エンハンスメント型のｐチャネル型トランジスタで構成された読み出し用トランジスタ１００１と、保持容量１００２と、酸化物半導体トランジスタ１０００で構成されており、酸化物半導体トランジスタ１０００のソースまたはドレインと読み出し用トランジスタ１００１のソースまたはドレインが接続されたビット線１００５有する。

図１１（ａ）に示す、ＮＯＲ型メモリセルに対し、データ”１”を書き込む場合、ソース線１００６には２Ｖ、ワード線１００３には０Ｖ、ビット線１００５は２Ｖ、酸化物半導体トランジスタ用ワード線１００４には４Ｖを印加する。すると、酸化物半導体トランジスタ１０００はオン状態となるのでビット線１００５の電位２Ｖがフローティングノード１００７に充電される。この状態で、酸化物半導体トランジスタ用ワード線１００４を”４Ｖ”から”−１Ｖ”にすることで酸化物半導体トランジスタ１０００をオフ状態とし、フローティングノード１００７の電位は約２Ｖとなる。書き込みが終了したメモリセルに対して、次の読み出し動作までの待機中読み出し用トランジスタ１００１がオン状態となり消費電流が増加するのを防ぐためにワード線１００３に２Ｖの固定電位を印加し、フローティングノード１００７に保持されているデータによらず強制的にオフ状態とする。

データ”１”の読み出しでは、ソース線１００６には２Ｖ、ワード線１００３には０Ｖ、酸化物半導体トランジスタ用ワード線１００４には−１Ｖを印加し酸化物半導体トランジスタ１０００をオフの状態とする。フローティングノード１００７にデータ”１”が保持されている場合は、読み出し用トランジスタ１００１はオフ状態となる。ビット線とＧＮＤ端子間に抵抗を接続させた構成となっているため、フローティングノード１００７にデータ”１”が保持されている時のビット線１００５の電位は０Ｖとなり、メモリセル１００８は図１１（ｂ）、図１１（ｃ）に示すような負のしきい値をもつことになる。

図１１（ａ）のＮＯＲ型メモリセルに対し、データ”０”を書き込む場合、ソース線１００６には２Ｖ、ワード線１００３には０Ｖ、ビット線１００５には０Ｖ、酸化物半導体トランジスタ用ワード線１００４には４Ｖを印加する。すると、酸化物半導体トランジスタ１０００はオン状態となるのでビット線１００５の電位０Ｖがフローティングノード１００７に充電される。書き込みが終了したメモリセルに対して、ワード線１００３に２Ｖの固定電位を印加し読み出し用トランジスタ１００１を強制的にオフ状態とする。この状態で、酸化物半導体トランジスタ用ワード線１００４を”４Ｖ”から”−１Ｖ”にすることで酸化物半導体トランジスタ１０００をオフ状態とし、フローティングノード１００７の電位は０Ｖとなる。

データ”０”の読み出しでは、ソース線１００６には２Ｖ、ワード線１００３には０Ｖ、酸化物半導体トランジスタ用ワード線１００４には−１Ｖを印加し酸化物半導体トランジスタ１０００をオフ状態とする。フローティングノード１００７には、データ”０”が記憶されているため読み出し用トランジスタ１００１のゲート・ソース間電位は−２Ｖとなり、メモリセル１００８は図１１（ｂ）、図１１（ｃ）に示すような正のしきい値を持ちオン状態を維持する。ビット線１００５は、上記したとおりビット線とＧＮＤ端子間に抵抗を接続させているが、プルダウン抵抗よりも読み出し用トランジスタ１００１のオン抵抗の方が低いためビット線には２Ｖが検出される。

以上のように、ＮＯＲ型メモリセルに記憶されたデータが”０”か”１”かの判断はビット線１００５の電位を検出することで可能となる。

次に図９に示す構成の回路図を用いて、ＮＯＲ型メモリセルアレイ１行目に配置された１ページ分のメモリセルに相当する第１のページ５２９のデータを、ＮＯＲ型メモリセルアレイの２行目に配置された１ページ分のメモリセルに相当する第２のページ５３０にコピーする動作について説明していく。図９ではＮＯＲ型メモリセル５４１〜５６３を示す。

ワード線駆動回路５３３により、第１のページ５２９を構成するＮＯＲ型メモリセル５４１〜５４２と５４３のメモリセル１ページ分を選択状態にし、１列目のビット線５３４からｍ列目のビット線５３６までのｍ本の各ビット線は、メモリセルに記憶されているデータに応じた電位となる。このメモリセルの記憶データとして扱われるビット線５３４の電位が伝達回路５１２と、ノード５０８と、トランジスタ５０１を介してノード５０６に送られ、トランジスタ５０１をオフ状態にすることで、読み出しデータの反転したデータがノード５０６に保持される。

次に、データ保持回路５０７が保持したデータを第２のページ５３０のメモリセルへ書き込む動作では、ノード５０６に保持されているデータをスリーステートインバータ５０２と、トランジスタ５０５と、伝達回路５１２を介してビット線５３４へ伝達する。上記メモリセルのデータをデータ保持回路５０７に保持する動作と、ノード５０６に保持させたデータをビット線へ伝達する動作は第１のページ５２９を構成するＮＯＲ型メモリセル全てに対し行われる。データ保持回路５０７に保持させたデータをビット線へ伝達した後は、ワード線駆動回路５３３により第２のページ５３０の全メモリセルを選択状態とすることで、第２のページ５３０の全メモリセルに対し書き込みが行われ１ページ分のコピーバックが完了する。

上記構成の一例によれば、第１のページ５２９の１ページ分のデータを外部装置へ介することなく第２のページ５３０にコピーする事ができる。また、並列に接続された１ページ分のセンスアンプラッチ回路を含む本発明の実施形態が一括してコピーバック動作を行うことで１ページ単位でのコピーバック処理が可能となる。

（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法の一例について図１２乃至図１７、および図２０を参照して説明する。

（半導体装置の断面構成および平面構成）
図１２は、半導体装置の構成の一例である。図１２（Ａ）には、半導体装置の断面を、図１２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１２（Ａ）および図１２（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７６０を有し、上部に第２の半導体材料を用いたトランジスタ７６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。他に、有機半導体材料などを用いてもよい。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図１２に示す半導体装置は、メモリセルとして用いることができる。

なお、本実施の形態の本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ７６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１２におけるトランジスタ７６０は、半導体基板６００上の半導体層中に設けられたチャネル形成領域７３４と、チャネル形成領域７３４を挟むように設けられた不純物領域７３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域７３４上に設けられたゲート絶縁層７２２ａと、ゲート絶縁層７２２ａ上にチャネル形成領域７３４と重畳するように設けられたゲート電極７２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。

また、半導体基板６００上の半導体層中に設けられた不純物領域７２６には、導電層７２８ｂが接続されている。ここで、導電層７２８ｂは、トランジスタ７６０のソース電極やドレイン電極としても機能する。また、不純物領域７３２と不純物領域７２６との間には、不純物領域７３０が設けられている。また、トランジスタ７６０を覆うように絶縁層７３６、絶縁層７３８、および絶縁層７４０が設けられている。なお、高集積化を実現するためには、図１２に示すようにトランジスタ７６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ７６０の特性を重視する場合には、ゲート電極７２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域７３２を設けても良い。

図１２におけるトランジスタ７６２は、絶縁層７４０などの上に設けられた酸化物半導体層７４４と、酸化物半導体層７４４と電気的に接続されているソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂと、酸化物半導体層７４４、ソース電極７４２ａ、およびドレイン電極７４２ｂ、を覆うゲート絶縁層７４６と、ゲート絶縁層７４６上に酸化物半導体層７４４と重畳するように設けられたゲート電極７４８ａと、を有する。

ここで、酸化物半導体層７４４は水素などの不純物が十分に除去されることにより、且つ、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層７４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層７４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層７４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ７６２を得ることができる。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（非特許文献１）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリーオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が５×１０^１９ｃｍ^−３以下、特に５×１０^１８ｃｍ^−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とする。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とする。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とする。

また、酸化物半導体はフェルミ準位（Ｅｆ）と真性フェルミ準位（Ｅｉ）とが等しい（Ｅｆ＝Ｅｉ）、又はフェルミ準位（Ｅｆ）より真性フェルミ準位（Ｅｉ）が大きい（Ｅｆ＜Ｅｉ）、所謂ｐ⁻⁻型であることが好ましい。なお、酸化物半導体がｉ型（真性）または実質的にｉ型であると、不純物の添加によるフェルミ準位（Ｅｆ）の制御がより容易となるため、好ましい。さらにゲート電極として仕事関数（φ_Ｍ）が大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となる。よって、８５℃においてはオフ電流値が１ｙＡ以下、室温においてはオフ電流値が０．１ｙＡ以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性（メモリリテンション）が向上された半導体装置とすることができる。

なお、図１２のトランジスタ７６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層７４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層７４４の汚染を防止できる。

図１２における容量素子７６４は、ドレイン電極７４２ｂ、ゲート絶縁層７４６、および導電層７４８ｂ、とで構成される。すなわち、ドレイン電極７４２ｂは、容量素子７６４の一方の電極として機能し、導電層７４８ｂは、容量素子７６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層７４４とゲート絶縁層７４６とを積層させる場合には、ドレイン電極７４２ｂと、導電層７４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子７６４を設けない構成とすることもできる。

本実施の形態では、トランジスタ７６２および容量素子７６４が、トランジスタ７６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ^２〜２５Ｆ^２とすることが可能である。

トランジスタ７６２および容量素子７６４の上には、絶縁層７５０が設けられている。そして、ゲート絶縁層７４６および絶縁層７５０に形成された開口には、配線７５４が設けられている。配線７５４は、メモリセルの一と他のメモリセルとを接続する配線である。配線７５４は、ソース電極７４２ａと、導電層７２８ｂとを介して、不純物領域７２６に接続されている。これにより、トランジスタ７６０におけるソース領域またはドレイン領域と、トランジスタ７６２におけるソース電極７４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体記憶装置の集積度を向上させることができる。

また、導電層７２８ｂを設けることにより、不純物領域７２６とソース電極７４２ａの接続する位置と、ソース電極７４２ａと配線７５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体記憶装置の集積度を高めることができる。

図２０（Ａ）乃至図２０（Ｅ）にトランジスタ７６２とは異なる構成のトランジスタの断面図を示す。なお、図２０の構成は、図１２乃至図１７の構成と適宜組み合わることができるものとする。

図２０（Ａ）に示すトランジスタ７７１は、絶縁層７４０上に、酸化物半導体層７４４と、酸化物半導体層７４４と電気的に接続されているソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂと、ゲート絶縁層７４６と、ゲート電極７４８ａと、を含む点で、トランジスタ７６２と共通している。トランジスタ７６２とトランジスタ７７１との相違は、酸化物半導体層７４４と、ソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂとが接続する位置である。すなわち、トランジスタ７７１では、酸化物半導体層７４４の下部において、酸化物半導体層７４４と、ソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂとが接している。その他の構成要素については、図１２のトランジスタ７６２と同様である。詳細は、図１２乃至図１７に関する記載を参酌することができる。

図２０（Ｂ）に示すトランジスタ７７２は、絶縁層７４０上に、酸化物半導体層７４４と、酸化物半導体層７４４と電気的に接続されているソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂと、ゲート絶縁層７４６と、ゲート電極７４８ａと、を含む点で、トランジスタ７６２と共通している。トランジスタ７６２とトランジスタ７７２との相違は、酸化物半導体層７４４と、ゲート電極７４８ａとの位置関係である。すなわち、トランジスタ７７２では、酸化物半導体層７４４の下方において、ゲート電極７４８ａが配置されている。その他の構成要素については、図１２のトランジスタ７６２と同様である。詳細は、図１２乃至図１７に関する記載を参酌することができる。

図２０（Ｃ）に示すトランジスタ７７３は、絶縁層７４０上に、酸化物半導体層７４４と、酸化物半導体層７４４と電気的に接続されているソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂと、ゲート絶縁層７４６と、ゲート電極７４８ａと、を含む点で、トランジスタ７６２と共通している。トランジスタ７６２とトランジスタ７７３との相違は、酸化物半導体層７４４と、ゲート電極７４８ａとの位置関係と、酸化物半導体層７４４と、ソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂとが接続する位置である。すなわち、トランジスタ７７３では、酸化物半導体層７４４の下方において、ゲート電極７４８ａが配置されており、酸化物半導体層７４４の下部において、酸化物半導体層７４４と、ソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂとが接している。その他の構成要素については、図１２のトランジスタ７６２と同様である。詳細は、図１２乃至図１７に関する記載を参酌することができる。

図２０（Ｄ）に示すトランジスタ７７４は、絶縁層７４０上に、酸化物半導体層７４４と、酸化物半導体層７４４と電気的に接続されているソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂと、ゲート絶縁層７４６と、ゲート電極７４８ａとを含む点で、トランジスタ７７３と共通している。トランジスタ７７３とトランジスタ７７４との相違は、ゲート絶縁層７４７と、ゲート電極７８０が付加されたことである。すなわち、トランジスタ７７４では、酸化物半導体層７４４に対して、上下両方向から電界を印加できる。ゲート電極７４８ａとゲート電極７８０は同電位を加えても良いし、片方のゲート電極に一定電位を与えても良い。ゲート絶縁層７４７はゲート絶縁層７４６と同様に形成できる。また、ゲート電極７８０はゲート電極７４８ａと同様に形成できる。その他の構成要素については、図１２のトランジスタ７６２と同様である。詳細は、図１２乃至図１７に関する記載を参酌することができる。

図２０（Ｅ）に示すトランジスタ７７５は、絶縁層７４０上に、酸化物半導体層７４４と、酸化物半導体層７４４と電気的に接続されているソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂと、ゲート絶縁層７４６と、ゲート電極７４８ａと、ゲート絶縁層７４７と、ゲート電極７８０とを含む点で、トランジスタ７７４と共通している。トランジスタ７７４とトランジスタ７７５との相違は、酸化物半導体層７４４と、ソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂとが接続する位置である。すなわち、トランジスタ７７５では、酸化物半導体層７４４の下部において、酸化物半導体層７４４と、ソース電極（またはドレイン電極）７４２ａ、およびドレイン電極（またはソース電極）７４２ｂとが接している。その他の構成要素については、図１２のトランジスタ７６２と同様である。詳細は、図１２乃至図１７に関する記載を参酌することができる。

（ＳＯＩ基板の作製方法）
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１３を参照して説明する。

まず、ベース基板として半導体基板６００を準備する（図１３（Ａ）参照）。半導体基板６００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。

なお、半導体基板６００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。

半導体基板６００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板６００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板６１０を用いる（図１３（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。

単結晶半導体基板６１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板６１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板６１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。

単結晶半導体基板６１０の表面には酸化膜６１２を形成する（図１３（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜６１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板６１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水にて交互に洗浄してもよい。

酸化膜６１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜６１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜６１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。

本実施の形態では、単結晶半導体基板６１０に熱酸化処理を行うことにより酸化膜６１２（ここでは、ＳｉＯ_ｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。

例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板６１０に熱酸化処理を行うことにより、塩素酸化された酸化膜６１２を形成することができる。この場合、酸化膜６１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板６１０の汚染を低減させることができる。

なお、酸化膜６１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜６１２にはフッ素原子を含有させてもよい。単結晶半導体基板６１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ_３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。

次に、イオンを電界で加速して単結晶半導体基板６１０に照射し、添加することで、単結晶半導体基板６１０の所定の深さに結晶構造が損傷した脆化領域６１４を形成する（図１３（Ｄ）参照）。

脆化領域６１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域６１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板６１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。

当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。

本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板６１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ_３ ^＋の比率を高くすると良い。具体的には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の総量に対してＨ_３ ^＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ_３ ^＋の割合を高めることで、イオン照射の効率を向上させることができる。

なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。

なお、イオンドーピング装置を用いて脆化領域６１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜６１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板６１０の汚染を防ぐことができる。

次に、半導体基板６００と、単結晶半導体基板６１０とを対向させ、酸化膜６１２を介して密着させる。これにより、半導体基板６００と、単結晶半導体基板６１０とが貼り合わされる（図１３（Ｅ）参照）。なお、単結晶半導体基板６１０と貼り合わせる半導体基板６００の表面に酸化膜または窒化膜を成膜してもよい。

貼り合わせの際には、半導体基板６００または単結晶半導体基板６１０の一箇所に、０．００１Ｎ／ｃｍ^２以上１００Ｎ／ｃｍ^２以下、例えば、１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板６００と酸化膜６１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。

なお、単結晶半導体基板６１０と半導体基板６００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板６１０と半導体基板６００との界面での接合強度を向上させることができる。

表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。

なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域６１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板６００と酸化膜６１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。

次に、熱処理を行うことにより、単結晶半導体基板６１０を脆化領域において分離して、半導体基板６００上に、酸化膜６１２を介して単結晶半導体層６１６を形成する（図１３（Ｆ）参照）。

なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層６１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。

なお、単結晶半導体基板６１０を分離した後には、単結晶半導体層６１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層６１６中に残存する水素の濃度を低減させてもよい。

次に、単結晶半導体層６１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層６１８を形成する（図１３（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。

なお、本実施の形態においては、単結晶半導体層６１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層６１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層６１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層６１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層６１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層６１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。

以上の工程により、良好な特性の単結晶半導体層６１８を有するＳＯＩ基板を得ることができる（図１３（Ｇ）参照）。

（半導体装置の作製方法）
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１４乃至図１７を参照して説明する。

（下部のトランジスタの作製方法）
はじめに下部のトランジスタ７６０の作製方法について、図１４および図１５を参照して説明する。なお、図１４および図１５は、図１３に示す方法で作成したＳＯＩ基板の一部であって、図１２（Ａ）に示す下部のトランジスタに相当する断面工程図である。

まず、単結晶半導体層６１８を島状に加工して、半導体層７２０を形成する（図１４（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、半導体層７２０を覆うように絶縁層７２２を形成する（図１４（Ｂ）参照）。絶縁層７２２は、後にゲート絶縁層となるものである。絶縁層７２２は、例えば、半導体層７２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層７２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層７２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。

次に、絶縁層７２２上にマスク７２４を形成し、ｎ型の導電性を付与する不純物元素を半導体層７２０に添加して、不純物領域７２６を形成する（図１４（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク７２４は除去する。

次に、絶縁層７２２上にマスクを形成し、絶縁層７２２が不純物領域７２６と重畳する領域の一部を除去することにより、ゲート絶縁層７２２ａを形成する（図１４（Ｄ）参照）。絶縁層７２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。

次に、ゲート絶縁層７２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極７２８ａおよび導電層７２８ｂを形成する（図１４（Ｅ）参照）。

ゲート電極７２８ａおよび導電層７２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。

次に、ゲート電極７２８ａおよび導電層７２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域７３４、不純物領域７３２、および不純物領域７３０を形成する（図１５（Ａ）参照）。ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域７２６、不純物領域７３２、不純物領域７３０の順に高くなる。

次に、ゲート絶縁層７２２ａ、ゲート電極７２８ａ、導電層７２８ｂを覆うように、絶縁層７３６、絶縁層７３８および絶縁層７４０を形成する（図１５（Ｂ）参照）。

絶縁層７３６、絶縁層７３８、絶縁層７４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層７３６、絶縁層７３８、絶縁層７４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層７３６、絶縁層７３８、絶縁層７４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層７３６や絶縁層７３８、絶縁層７４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層７３６として酸化窒化シリコン、絶縁層７３８として窒化酸化シリコン、絶縁層７４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層７３６、絶縁層７３８および絶縁層７４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。

次に、絶縁層７３８および絶縁層７４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層７３８および絶縁層７４０を平坦化する（図１５（Ｃ）参照）。ここでは、絶縁層７３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層７３８に窒化酸化シリコンを用い、絶縁層７４０に酸化シリコンを用いた場合、絶縁層７３８はエッチングストッパとして機能する。

次に、絶縁層７３８および絶縁層７４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極７２８ａおよび導電層７２８ｂの上面を露出させる（図１５（Ｄ）参照）。ここでは、ゲート電極７２８ａおよび導電層７２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極７２８ａおよび導電層７２８ｂの一部を露出させる工程において、後に形成されるトランジスタ７６２の特性を向上させるために、絶縁層７３６、絶縁層７３８、絶縁層７４０の表面は可能な限り平坦にしておくことが好ましい。

以上の工程により、下部のトランジスタ７６０を形成することができる（図１５（Ｄ）参照）。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

（上部のトランジスタの作製方法）
次に、上部のトランジスタ７６２の作製方法について、図１６および図１７を参照して説明する。

まず、ゲート電極７２８ａ、導電層７２８ｂ、絶縁層７３６、絶縁層７３８、絶縁層７４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層７４４を形成する（図１６（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層７３６、絶縁層７３８、絶縁層７４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。

酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ_２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その化学量論比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。

また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。

酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。

酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。

次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。

成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。

成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。

なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。

その後、酸化物半導体層７４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層７４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層７４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層７４４は大気に触れさせず、水や水素の混入が生じないようにする。

熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。

ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

次に、酸化物半導体層７４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極７４２ａ、ドレイン電極７４２ｂを形成する（図１６（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極７４２ａおよびドレイン電極７４２ｂへの加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極７４２ａおよびドレイン電極７４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極７４２ａ、ドレイン電極７４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層７４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極７４２ａ、およびドレイン電極７４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体記憶装置の消費電力を低減することも可能である。

また、図１６（Ｂ）とは別の一例として、酸化物半導体層７４４とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物半導体層７４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極７４２ａ、ドレイン電極７４２ｂを形成することができる。

また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層７４４と酸化物導電膜を形成してもよい。ソース電極７４２ａ、ドレイン電極７４２ｂを形成した後、ソース電極７４２ａ、ドレイン電極７４２ｂをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。

なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。

酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。また、酸化物半導体層７４４、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。

ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。

次に、ソース電極７４２ａ、ドレイン電極７４２ｂを覆い、かつ、酸化物半導体層７４４の一部と接するように、ゲート絶縁層７４６を形成する（図１６（Ｃ）参照）。

ゲート絶縁層７４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層７４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層７４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層７４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層７４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、酸化物半導体層７４４に接する絶縁層（本実施の形態においては、ゲート絶縁層７４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層７４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層７４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層７４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層７４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をＩ型化またはＩ型に限りなく近い酸化物半導体とすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層７４６に代えて、酸化物半導体層７４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層７４６および下地絶縁層の双方に適用しても良い。

ゲート絶縁層７４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層７４６が酸素を含む場合、酸化物半導体層７４４に酸素を供給し、該酸化物半導体層７４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層７４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層７４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極７４８ａおよび導電層７４８ｂを形成する（図１６（Ｄ）参照）。

ゲート電極７４８ａおよび導電層７４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極７４８ａおよび導電層７４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層７４６、ゲート電極７４８ａ、および導電層７４８ｂ上に、絶縁層７５０を形成する（図１７（Ａ）参照）。絶縁層７５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層７５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層７５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層７５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁層７４６、絶縁層７５０に、ソース電極７４２ａにまで達する開口を形成する。その後、絶縁層７５０上にソース電極７４２ａと接する配線７５４を形成する（図１７（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。

配線７５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁層７５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極７４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

絶縁層７５０に形成する開口は、導電層７２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。

ここで、導電層７２８ｂを用いずに、不純物領域７２６とソース電極７４２ａとの接続と、ソース電極７４２ａと配線７５４との接続とを重畳させる場合について説明する。この場合、不純物領域７２６上に形成された絶縁層７３６、絶縁層７３８および絶縁層７４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極７４２ａを形成した後、ゲート絶縁層７４６および絶縁層７５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線７５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極７４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。

本実施の形態に示すように、導電層７２８ｂを用いることにより、ソース電極７４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体記憶装置の集積度を高めることができる。

次に、配線７５４を覆うように絶縁層７５６を形成する（図１７（Ｃ）参照）。

以上により、高純度化された酸化物半導体層７４４を用いたトランジスタ７６２、および容量素子７６４が完成する（図１７（Ｃ）参照）。

本実施の形態において示すトランジスタ７６２では、酸化物半導体層７４４が高純度化されているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下である。また、酸化物半導体層７４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ７６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。

このように高純度化され、真性化された酸化物半導体層７４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体記憶装置が得られる。

また、本実施の形態において示す半導体記憶装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体記憶装置を実現することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体記憶装置を具備する半導体装置の適用例に関して図面を参照して以下に説明する。

また、本発明の半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１８に示す。

図１８（Ａ）、（Ｂ）は、デジタルカメラを示している。図１８（Ｂ）は、図１８（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、シャッターボタン２１１５などを有する。また、取り出し可能なメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された半導体記憶装置は当該メモリ２１１６に適用することができる。

また、図１８（Ｃ）は、携帯電話を示しており、携帯端末の一つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３、カメラ用レンズ２１２４などを含む。また、携帯電話は、取り出し可能なメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された半導体記憶装置は当該メモリ２１２５に適用することができる。

また、図１８（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の一つの代表例である。図１８（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型メモリを用いることができる。また、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１３２に設けられた半導体記憶装置は、取り出し可能な構成としてもよい。

また、図１８（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型メモリを用いることができる。また、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた半導体記憶装置は、取り出し可能な構成としてもよい。

以上の様に、本発明の半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。

１０１ トランジスタ
１０２ スリーステートインバータ回路
１０３ 容量素子
１０４ トランジスタ
１０５ トランジスタ
１０６ ノード
１０７ データ保持回路
１０８ ノード
１０９ カラムゲート
１１０ カラムゲート制御線
１１１ データ信号線
１１２ メモリセルユニット
１１３ メモリセルユニット
１１４ メモリセルユニット
１１５ 伝達回路
１１６ ビット線
１１７ プリチャージ用トランジスタ
１１８ 反転データ出力回路
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７１ インバータ
１７２ トランジスタ
１８１ ｐチャネル型トランジスタ
１８２ ｐチャネル型トランジスタ
１８３ ｎチャネル型トランジスタ
１８４ ｎチャネル型トランジスタ
２０１ クロックドインバータ回路
２０２ クロックドインバータ回路
２０３ フリップフロップ回路（ＦＦ回路）
２０４ ノード
２０５ ノード
２０６ カラムゲート
２０７ データ信号線
２０８ データ反転信号線
２０９ カラム制御信号線
２１０ メモリセルユニット
２１１ メモリセルユニット
２１２ メモリセルユニット
２１３ 伝達回路
２１４ ビット線
２１５ プリチャージ用トランジスタ
３００ ビット線
３０１ 選択トランジスタ
３０２ 選択ゲート線
３１１ 読み出し用トランジスタ
３１２ 読み出し用トランジスタ
３１３ 読み出し用トランジスタ
３１４ 読み出し用トランジスタ
３１５ 読み出し用トランジスタ
３１６ 読み出し用トランジスタ
３１７ 読み出し用トランジスタ
３１８ 読み出し用トランジスタ
３２１ 酸化物半導体トランジスタ
３２２ 酸化物半導体トランジスタ
３２３ 酸化物半導体トランジスタ
３２４ 酸化物半導体トランジスタ
３２５ 酸化物半導体トランジスタ
３２６ 酸化物半導体トランジスタ
３２７ 酸化物半導体トランジスタ
３２８ 酸化物半導体トランジスタ
３３１ 保持容量
３３２ 保持容量
３３３ 保持容量
３３４ 保持容量
３３５ 保持容量
３３６ 保持容量
３３７ 保持容量
３３８ 保持容量
３４１ フローティングノード
３４２ フローティングノード
３４３ フローティングノード
３４４ フローティングノード
３４５ フローティングノード
３４６ フローティングノード
３４７ フローティングノード
３４８ フローティングノード
３５１ 酸化物半導体トランジスタ用ワード線
３５２ 酸化物半導体トランジスタ用ワード線
３５３ 酸化物半導体トランジスタ用ワード線
３５４ 酸化物半導体トランジスタ用ワード線
３５５ 酸化物半導体トランジスタ用ワード線
３５６ 酸化物半導体トランジスタ用ワード線
３５７ 酸化物半導体トランジスタ用ワード線
３５８ 酸化物半導体トランジスタ用ワード線
３６１ ワード線
３６２ ワード線
３６３ ワード線
３６４ ワード線
３６５ ワード線
３６６ ワード線
３６７ ワード線
３６８ ワード線
３７１ メモリセル
３７２ メモリセル
３７３ メモリセル
３７４ メモリセル
３７５ メモリセル
３７６ メモリセル
３７７ メモリセル
３７８ メモリセル
４０１ トランジスタ
４０２ スリーステートインバータ
４０３ 容量素子
４０４ トランジスタ
４０５ トランジスタ
４０６ ノード
４０７ データ保持回路
４０８ ノード
４０９ カラムゲート
４１０ カラムゲート制御線
４１１ データ信号線
４１２ 伝達回路
４１３ ビット線
４１４ プリチャージ用トランジスタ
４１７ センスアンプラッチ回路
４１８ センスアンプラッチ回路
４１９ センスアンプラッチ回路
４２９ メモリブロック
４３０ メモリブロック
４３２ メモリセルアレイ
４３３ ワード線駆動回路
４３４ ビット線
４３５ ビット線
４３６ ビット線
４４１ ＮＡＮＤ型メモリセルユニット
４４２ ＮＡＮＤ型メモリセルユニット
４４３ ＮＡＮＤ型メモリセルユニット
４５１ ＮＡＮＤ型メモリセルユニット
４５２ ＮＡＮＤ型メモリセルユニット
４５３ ＮＡＮＤ型メモリセルユニット
４６１ ＮＡＮＤ型メモリセルユニット
４６２ ＮＡＮＤ型メモリセルユニット
４６３ ＮＡＮＤ型メモリセルユニット
５０１ トランジスタ
５０２ スリーステートインバータ
５０３ 容量素子
５０４ トランジスタ
５０５ トランジスタ
５０６ ノード
５０７ データ保持回路
５０８ ノード
５０９ カラムゲート
５１０ カラムゲート制御線
５１１ データ信号線
５１２ 伝達回路
５１３ ビット線
５１４ ｎチャネル型トランジスタ
５１７ センスアンプラッチ回路
５１８ センスアンプラッチ回路
５１９ センスアンプラッチ回路
５２９ 第１のページ
５３０ 第２のページ
５３２ メモリセルアレイ
５３３ ワード線駆動回路
５３４ ビット線
５３５ ビット線
５３６ ビット線
５４１ ＮＯＲ型メモリセル
５４２ ＮＯＲ型メモリセル
５４３ ＮＯＲ型メモリセル
５５１ ＮＯＲ型メモリセル
５５２ ＮＯＲ型メモリセル
５５３ ＮＯＲ型メモリセル
５６１ ＮＯＲ型メモリセル
５６２ ＮＯＲ型メモリセル
５６３ ＮＯＲ型メモリセル
６００ 半導体基板
６１０ 単結晶半導体基板
６１２ 酸化膜
６１４ 脆化領域
６１６ 単結晶半導体層
６１８ 単結晶半導体層
７２２ 絶縁層
７２２ａ ゲート絶縁層
７２６ 不純物領域
７２８ａ ゲート電極
７２８ｂ 導電層
７３０ 不純物領域
７３２ 不純物領域
７３４ チャネル形成領域
７３６ 絶縁層
７３８ 絶縁層
７４０ 絶縁層
７４２ａ ソース電極（またはドレイン電極）
７４２ｂ ドレイン電極（またはソース電極）
７４４ 酸化物半導体層
７４６ ゲート絶縁層
７４７ ゲート絶縁層
７４８ａ ゲート電極
７４８ｂ 導電層
７５０ 絶縁層
７５６ 絶縁層
７６０ トランジスタ
７６２ トランジスタ
７６４ 容量素子
７７１ トランジスタ
７７２ トランジスタ
７７３ トランジスタ
７７４ トランジスタ
７７５ トランジスタ
７８０ ゲート電極
９１０ 酸化物半導体トランジスタ
９１１ 読み出し用トランジスタ
９１２ 保持容量
９１３ フローティングノード
９１４ 酸化物半導体トランジスタ用ワード線
９１５ ワード線
９１６ ビット線
９１７ ドレイン端子
９１８ ソース線
９１９ メモリセル
１０００ 酸化物半導体トランジスタ
１００１ 読み出し用トランジスタ
１００２ 保持容量
１００３ ワード線
１００４ 酸化物半導体トランジスタ用ワード線
１００５ ビット線
１００６ ソース線
１００７ フローティングノード
１００８ メモリセル
２１１１ 筐体
２１１２ 表示部
２１１３ レンズ
２１１５ シャッターボタン
２１１６ メモリ
２１２１ 筐体
２１２２ 表示部
２１２３ 操作キー
２１２４ カメラ用レンズ
２１２５ メモリ
２１３０ 本体
２１３１ 表示部
２１３２ メモリ部
２１３３ 操作部
２１３４ イヤホン
２１４１ 本体
２１４２ 表示部
２１４３ 操作キー
２１４４ メモリ部

Claims (5)

1. メモリセルと、
   前記メモリセルの第一端子が接続されたビット線と、
   前記ビット線に接続され、読み出し時に前記ビット線を特定の電位にプリチャージするプリチャージ回路と、
   前記メモリセルから読み出したデータ、または前記メモリセルへの書き込みデータを一時的に保持する容量素子を有するデータ保持回路と、
   前記データ保持回路で保持しているデータの反転データを前記ビット線に出力する反転データ出力回路とを有し、
   前記データ保持回路は、トランジスタと前記容量素子が接続されたノードでデータを保持し、
   前記反転データ出力回路は、前記データ保持回路で保持しているデータの反転データの出力を制御する手段を有し、
   前記トランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。
2. メモリセルと、
   前記メモリセルの第一端子が接続されたビット線と、
   第一のトランジスタと、
   第二のトランジスタと、
   容量素子と、
   前記容量素子で保持しているデータの反転データを前記ビット線に出力する反転データ出力回路とを有し、
   前記第一のトランジスタの第一端子が第一の電源線に接続され、前記第一のトランジスタの第二端子が前記ビット線に接続され、
   前記第二のトランジスタの第一端子が前記ビット線に接続され、前記第二のトランジスタの第二端子が前記容量素子の第一端子に接続され、
   前記容量素子の第二端子は第二の電源線に接続され、
   前記反転データ出力回路は、前記容量素子で保持しているデータの反転データの出力を制御する手段を有し、
   前記第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。
3. メモリセルと、
   前記メモリセルの第一端子が接続されたビット線と、
   第一のトランジスタと、
   第二のトランジスタと、
   第三のトランジスタと、
   容量素子と、
   前記容量素子で保持しているデータの反転データを前記第三のトランジスタの第二端子に出力する反転データ出力回路とを有し、
   前記第一のトランジスタの第一端子が第一の電源線に接続され、前記第一のトランジスタの第二端子が前記ビット線に接続され、
   前記第三のトランジスタの第一端子が前記ビット線に接続され、前記第三のトランジスタの前記第二端子が前記第二のトランジスタの第一端子に接続され、
   前記第二のトランジスタの第二端子が前記容量素子の第一端子に接続され、
   前記容量素子の第二端子は第二の電源線に接続され、
   前記反転データ出力回路は、前記容量素子で保持しているデータの反転データの出力を制御する手段を有し、
   前記第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。
4. 請求項２又は請求項３において、
   前記容量素子の電位レベルを特定の電位にリセットするリセット回路を有することを特徴とする半導体記憶装置。
5. 請求項４において、
   前記リセット回路は、酸化物半導体を含んで構成される第四のトランジスタで形成されることを特徴とする半導体記憶装置。

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