JP2011222708A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

Abstract

【課題】より効果的にノイズを抑制する。
【解決手段】Ｎ型基板１３１と、Ｎ型基板１３１の表面側に形成される第１のＰ型ウェル層１３２−１と、Ｎ型の不純物領域からなり、入射される光を電荷に変換するフォトダイオード１２１と、Ｎ型の不純物領域からなり、フォトダイオード１２１によって変換された電荷を読み出されるまで保持するメモリ部１２３と、Ｎ型の不純物領域からなり、メモリ部１２３に保持されている電荷を電圧に変換する浮遊拡散領域１２５と、メモリ部１２３の下に、Ｎ型基板１３１と第１のＰ型ウェル層１３２−１との境界から、表面側の所定の深さまで、Ｎ型が凸状に形成された低濃度Ｎ型層領域１４０とを備えて単位画素１２０が構成される。本発明は、例えば、固体撮像素子に適用できる。
【選択図】図２

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関し、特に、より効果的にノイズを抑制することができるようにした固体撮像装置、固体撮像装置の製造方法、および電子機器に関する。

近年、ビデオカメラや電子スチルカメラなどでは、画像を撮像する固体撮像素子として、CCD（Charge Coupled Device）やCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられている。特に、CMOSイメージセンサは、低消費電力という点でCCDより優れた特長を有している。

従来、CMOSイメージセンサが有する各画素は、例えば、フォトダイオード、転送ゲート、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ、および選択トランジスタを備えて構成されている。そして、各画素では、光電変換部としてのフォトダイオードにおいて生成されて蓄積された信号電荷をフローティングディフュージョンに転送して増幅トランジスタを介して読み出す、読み出し動作が行われる。

ところで、CMOSイメージセンサでは、画素アレイの行ごとに読み出し動作が行われるため、全ての画素において信号電荷の蓄積期間を一致させることができず、被写体が動いている場合などに撮像画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写ることになる。

このような像に歪みが生じることを回避するために、各画素の露光期間が一致するようなCMOSイメージセンサの全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。

CMOSイメージセンサにおけるグローバルシャッタを実現させる方法として、例えば、各画素におけるフォトダイオードとフローティングディフュージョンとの間に、メモリ部を設ける方法がある。メモリ部を有する画素を備えたCMOSイメージセンサでは、例えば、全画素を同時に露光した後、それぞれのフォトダイオードで生成された信号電荷が全画素同時にメモリ部に転送されて、メモリ部で一旦蓄積される。そして、メモリ部に蓄積されている信号電荷が、所定の読み出しタイミングでフローティングディフュージョンに転送され、電圧に変換されて出力される。

ところで、例えば、フォトダイオードに光を入射させる開口部からメモリ部の下方に向かって斜めに光が入射した場合、メモリ部の下方の比較的に深い領域において光電変換により発生した電荷のうちの一部が、フォトダイオードに導入されず、メモリ部に入ってしまうことがある。このようにメモリ部に入った電荷は、フォトダイオードから転送された信号電荷と同様に読み出されてしまう。このように、フォトダイオードから転送されない電荷はノイズとして作用し、以下、メモリ部の下方の比較的に深い領域において光電変換により発生した電荷がメモリ部に入ることにより生じる出力をノイズと称する。

また、通常、多段打ちで形成されるＰ型ウェルのなかでも最深部に位置するＰ型ウェルの存在によって、メモリ部の接合位置から最深部に位置するＰ型ウェルの間に電界の弱い領域が形成されてしまう。そして、このような電界の弱い領域内において光電変換によって発生した電子が、高い確率でメモリ部側へと拡散する結果、ノイズが増加する要因となる。

そこで、ノイズの増加を抑制するために、Ｎ型のメモリ部（電荷格納部）の下に、Ｐ型ウェルの一部を介して、Ｐ型ウェルの不純物濃度よりも不純物濃度が高く設定されたＰ型の層が配置された画素構造の固体撮像装置が提案されている（例えば、特許文献１参照）。

特開２００８−４６９２号公報

しかしながら、上述の特許文献１に開示されている固体撮像装置のような構造では、メモリ部とＰ型の層との間のＰ型ウェルにおける光電変換によって発生した電荷がメモリ部に入ってしまうことがある。このため、この電荷がノイズとして作用してしまうので、より効果的にノイズを抑制する画素構造が求められている。

本発明は、このような状況に鑑みてなされたものであり、より効果的にノイズを抑制することができるようにするものである。

本発明の第１の側面の固体撮像素子は、第１の導電型の基板と、前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記電荷保持領域に保持されている電荷を電圧に変換する電荷電圧変換領域と、前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域とを備える。

本発明の第２の側面の固体撮像素子の製造方法は、第１の導電型の基板の表面側に第２の導電型によるウェルを形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域をイオン注入することにより形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域をイオン注入することにより形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記電荷保持領域に保持されている電荷を電圧に変換する電荷電圧変換領域をイオン注入することにより形成するステップを含み、前記第２の導電型によるウェルを形成する際に、前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下の領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる。

本発明の第３の側面の電子機器は、第１の導電型の基板と、前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記電荷保持領域に保持されている電荷を電圧に変換する電荷電圧変換領域と、前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域とを備える固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記光電変換領域から前記電荷保持領域に電荷を転送する転送ゲートにより転送された前記電荷を順次読み出す。

本発明の第４の側面の固体撮像素子は、第１の導電型の基板と、前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を電圧に変換する電荷電圧変換領域と、前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域とを備える。

本発明の第５の側面の固体撮像素子の製造方法は、第１の導電型の基板の表面側に第２の導電型によるウェルを形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域をイオン注入することにより形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を電圧に変換する電荷電圧変換領域をイオン注入することにより形成するステップを含み、前記第２の導電型によるウェルを形成する際に、前記電荷電圧変換領域の少なくとも一部の下の領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる。

本発明の第６の側面の電子機器は、第１の導電型の基板と、前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を電圧に変換する電荷電圧変換領域と、前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域とを備える固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記光電変換領域から前記電荷電圧変換領域に電荷を転送する転送ゲートにより転送された前記電荷を順次読み出す。

本発明の第７の側面の固体撮像素子は、第１の導電型の基板と、前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を一旦読み出して転送するための第１の転送手段と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、電荷を電圧に変換する電荷電圧変換手段に、前記第１の転送手段により転送された電荷を転送する第２の転送手段と、前記第１の転送手段および前記第２の転送手段の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域とを備える。

本発明の第８の側面の固体撮像素子の製造方法は、第１の導電型の基板の表面側に第２の導電型によるウェルを形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域をイオン注入することにより形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を一旦読み出して転送するための第１の転送手段をイオン注入することにより形成し、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、電荷を電圧に変換する電荷電圧変換手段に、前記第１の転送手段により転送された電荷を転送する第２の転送手段をイオン注入することにより形成するステップを含み、前記第２の導電型によるウェルを形成する際に、前記第１の転送手段および前記第２の転送手段の少なくとも一部の下の領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる。

本発明の第９の側面の電子機器は、第１の導電型の基板と、前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を一旦読み出して転送するための第１の転送手段と、前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、電荷を電圧に変換する電荷電圧変換手段に、前記第１の転送手段により転送された電荷を転送する第２の転送手段と、前記第１の転送手段および前記第２の転送手段の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域とを備える固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記第１の転送ゲートにより転送された前記電荷を順次読み出す。

本発明の第１乃至第９の側面においては、第１の導電型の基板と第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる。

本発明の第１乃至第９の側面によれば、より効果的にノイズを抑制することができる。

本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 単位画素の構成を示す図である。 単位画素の第１の構成の平面図である。 単位画素の第１の構成の模式断面図およびポテンシャル図である。 ノイズの発生について説明する図である。 単位画素の模式断面図である。 単位画素の製造プロセスについて説明する図である。 単位画素の模式断面図である。 単位画素の第２の構成の模式断面図である。 単位画素の製造プロセスについて説明する図である。 単位画素の第３の構成について説明する図である。 単位画素の第４の構成について説明する図である。 単位画素のその他の第１構成例を示す図である。 単位画素のその他の第２構成例を示す図である。 単位画素のその他の第３構成例を示す図である。 単位画素のその他の第４構成例を示す図である。 単位画素のその他の第５構成例を示す図である。 本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図１は、本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。

［固体撮像素子の構成例］
図１は、本発明が適用される固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。

ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。

画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の単位画素１２０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。

画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。

ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。

垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。

水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。

システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。

信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

［単位画素の構造］
次に、画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。単位画素１２０は、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域（以下、「メモリ部」と記述する）を有している。

図２は、単位画素１２０の構成を示す図である。

単位画素１２０は、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１に形成された第１のＰ型ウェル層１３２−１に対して、Ｐ型層１３３（Ｐ＋）を基板表面側に形成してＮ型埋め込み層１３４（Ｎ＋）を埋め込むことによって形成される埋め込み型フォトダイオードである。本実施の形態では、Ｎ型を第１の導電型、Ｐ型を第２の導電型とする。また、本実施の形態では、Ｎ−，Ｎ，Ｎ＋，Ｎ＋＋の順にＮ型の不純物濃度が濃いことを表しており、同様に、Ｐ，Ｐ＋の順にＮ型の不純物濃度が濃いことを表している。

単位画素１２０は、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。

第１転送ゲート１２２は、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることによって転送する。メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５（Ｎ＋）によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を保持する。メモリ部１２３が埋め込みチャネル１３５によって形成されていることで、基板界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

このメモリ部１２３において、その上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することでメモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることで、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。

第２転送ゲート１２４は、メモリ部１２３に保持された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層（Ｎ＋＋）からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。

単位画素１２０はさらに、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８は、図２の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図２で例示したリセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

リセットトランジスタ１２６は、電源ＶＤＢと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＯに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。

選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０を選択する。なお、選択トランジスタ１２８については、電源ＶＤＯと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。

リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。

単位画素１２０はさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部１２９を有している。この電荷排出部１２９は、露光開始時にゲート電極１２９Ａに制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部１３６（Ｎ＋＋）に排出する。電荷排出部１２９はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部１３６には、所定の電圧ＶＤＡが印加されている。

そして、単位画素１２０はさらに、メモリ部１２３の直下に第２のＰ型ウェル層１３２−２が形成されているとともに、メモリ部１２３下の深い領域の一部においてＮ型基板１３１の一部が上に凸となるような低濃度Ｎ型層領域１４０（Ｎ−）が形成されている。第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０については、図３および図４を参照して後述する。

［メモリ部１２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１２３のゲート電極、即ち、第１転送ゲート１２２のゲート電極１２２Ａの電位について説明する。

本実施形態においては、電荷保持領域としてのメモリ部１２３のゲート電極の電位が、第１転送ゲート１２２および第２転送ゲート１２４のうち少なくともいずれか、たとえば第１転送ゲート１２２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１２２若しくは第２転送ゲート１２４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１２２Ａ，１２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。

本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧が第１のＰ型ウェル層１３２−１に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。

第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。

第１転送ゲート１２２のゲート電極１２２Ａの電位を、第１のＰ型ウェル層１３２−１に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１２３上に形成されるゲート電極１２２Ａのオフ（ＯＦＦ）電位を、第１のＰ型ウェル層１３２−１に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。

なお、図２の構成においては、メモリ部１２３の端部に、第２転送ゲート１２４のゲート電極１２４Ａが存在することから、このゲート電極１２４Ａも負電位とすることで、メモリ部１２３の端部で発生す暗電流を同様に抑えることが可能である。

ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３および浮遊拡散領域１２５へ順次転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。

なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつに高速に走査するものも含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の複数行の画素に対してグローバル露光を行う場合でも本発明は適用可能である。

次に、図３は、単位画素１２０の構成を示す平面図である。

図３では、埋め込みチャネル１３５、第２のＰ型ウェル層１３２−２、および低濃度Ｎ型層領域１４０が形成されている領域が破線で示されている。即ち、埋め込みチャネル１３５、第２のＰ型ウェル層１３２−２、および低濃度Ｎ型層領域１４０は、平面的に見て重なり合う位置に配置されている。

次に、図４を参照して、単位画素１２０の断面構造およびポテンシャル状態について説明する。

図４Ａには、図３に示されている破線の矢印Ａ−Ａ’に沿った単位画素１２０の断面図が示されており、図４Ｂには、図４Ａに示されている破線の矢印Ｂ−Ｂ’に沿ったポテンシャルが示されている。

図４Ａに示すように、第２のＰ型ウェル層１３２−２は、メモリ部１２３を構成する埋め込みチャネル１３５の底面に接するように形成されている。低濃度Ｎ型層領域１４０は、Ｎ型基板１３１のＮ型の不純物濃度よりもＮ型の不純物濃度が低い領域である。また、低濃度Ｎ型層領域１４０は、メモリ部１２３下の深い領域の一部において、メモリ部１２３下における第１のＰ型ウェル層１３２−１とＮ型基板１３１との境界から深さＺ２だけ浅い位置まで形成されている。

なお、図４Ａに示すように、フォトダイオード１２１に光を導入する開口部以外の各部は、遮光膜１５０により覆われており、遮光膜１５０と、基板表面や各電極などとの間には、図示しない絶縁膜が形成されている。また、図示しないが、遮光膜１５０は、開口部以外の箇所、例えば、各ゲートトランジスタや浮遊拡散領域１２５、ドレイン部１３６などに対するコンタクトに対応する箇所においても開口している。

そして、単位画素１２０では、第１のＰ型ウェル層１３２−１および低濃度Ｎ型層領域１４０が形成されることにより、メモリ部１２３下におけるポテンシャル分布が、図４Ｂに示すように変更される。

即ち、図４Ｂに示すように、Ｎ型基板１３１の深い領域からメモリ部１２３下の接合位置に向かうに従いポテンシャルが高くなるような電界が形成される。その結果、メモリ部１２３の深い領域において光電変換によって発生した電子ｑがＮ型基板１３１の方向へ排出されることになり、電荷ｑがメモリ部１２３に流れ込むことが防止される。これにより、ノイズを抑制することができる。

ここで、図５を参照して、従来の単位画素１２０’、即ち、第１のＰ型ウェル層１３２−１および低濃度Ｎ型層領域１４０が設けられていない構成の画素において発生するノイズについて説明する。

図５Ａには、単位画素１２０’の断面図が示されており、図５Ｂには、図５Ａに示されている破線の矢印Ｃ−Ｃ’に沿ったポテンシャルが示されており、図５Ｃには、図５Ａに示されている破線の矢印Ｄ−Ｄ’に沿ったポテンシャルが示されている。

図５に示すように、Ｐ型ウェル層１３２において、ポテンシャルが平坦になっているため、電荷ｑがどちら側にも移動することができ、メモリ部１２３に電荷ｑが流入してしまい、ノイズが発生する。

これに対し、本実施の形態の単位画素１２０では、図４Ｂに示したようにポテンシャルが形成されるので、電荷ｑがＮ型基板１３１側に流入するのでノイズの発生を抑制することができる。

また、単位画素１２０の構造では、フォトダイオード１２１およびメモリ部１２３が他の部分と接続され、短絡してしまう心配もない。例えば、上述の特許文献１に開示されている構造（特許文献１の図８参照）のように、電荷排出領域に接続されたN型層をフォトダイオードおよびメモリ部の下にＰ型ウェル層の一部を介して配置した場合、そのN型層とフォトダイオードおよびメモリ部とが接続され、短絡する恐れがある。これに対し、単位画素１２０では、このようなN型層を設けることなく、メモリ部１２３の下方の領域において発生した電荷ｑがメモリ部１２３に流入することを防止することができるので、上述のような短絡を心配する必要はない。

次に、単位画素１２０の製造方法について説明する。

例えば、単位画素１２０の基板では、Ｎ型のシリコン基板にＰ型の不純物を注入することにより、Ｐ型ウェル層が形成される。このため、低濃度Ｎ型層領域１４０を形成するには、低濃度Ｎ型層領域１４０が形成される領域以外の領域に、Ｐ型の不純物を注入して深さＺ２のＰ型ウェル層を形成し、その後、全面にＰ型の不純物を注入することにより製造することができる。

即ち、図６に示すように、低濃度Ｎ型層領域１４０が形成される深さＺ２の範囲に、第３のＰ型ウェル層１３２−３が形成されることにより、第３のＰ型ウェル層１３２−３が形成されなかった領域が低濃度Ｎ型層領域１４０となる。このような構造の場合、リソグラフィ時におけるＰ型ウェル層の最深部に位置する第３のＰ型ウェル層１３２−３のマスク形状を、通常のＰ型ウェル層を形成する際のマスク形状から変更し、メモリ部１２３下における最深部のＰ型ウェル層が形成されないようにすればよい。

なお、第３のＰ型ウェル層１３２−３が形成されない領域は、平面的に見てメモリ部１２３に一致していなくてもよく、例えば、メモリ部１２３下の領域のうち、フォトダイオード１２１側以外の方向に、メモリ部１２３の下からはみ出していてもよい。なお、第３のＰ型ウェル層１３２−３が形成されない領域が、フォトダイオード１２１側にはみ出していた場合には、フォトダイオード１２１下の深い領域において光電変換によって発生した電荷がＮ型基板１３１側に排出され易くなる恐れがある。このため、第３のＰ型ウェル層１３２−３が形成されない領域が、フォトダイオード１２１側にはみ出さないようにすることが好ましい。

次に、図７を参照して、単位画素１２０の製造プロセスについて説明する。

第１の工程において、図７Ａに示すように、第１のＰ型ウェル層１３２−１および第３のＰ型ウェル層１３２−３を形成する処理が行われる。

即ち、低濃度Ｎ型層領域１４０が設けられる範囲が覆われるように形成されたマスクを用い、Ｎ型の基板に対してＰ型不純物をイオン注入して、Ｐ型ウェル層を形成する層の最下層に厚さＺ２のＰ型ウェル層１３２−３を形成する。また、通常のマスク（従来と同様のＰ型ウェル層を形成するためのマスク）を用い、Ｎ型の基板に対してＰ型不純物をイオン注入して、第１のＰ型ウェル層１３２−１を形成する。

これにより、第３のＰ型ウェル層１３２−３が形成されなかった領域が低濃度Ｎ型層領域１４０となる。また、低濃度Ｎ型層領域１４０では、第１のＰ型ウェル層１３２−１側の影響を受け、Ｎ型基板１３１よりもＮ型不純物の濃度が低くなる。

第２の工程において、図７Ｂに示すように、第２のＰ型ウェル層１３２−２およびＮ型の埋め込みチャネル１３５を形成する処理が行われる。

即ち、第２のＰ型ウェル層１３２−２およびＮ型の埋め込みチャネル１３５が形成される領域のみが開口しているマスクを用いて、Ｐ型不純物をイオン注入して、第１のＰ型ウェル層１３２−１よりもＰ型不純物の濃度が濃い第２のＰ型ウェル層１３２−２を形成する。また、同一のマスクを使用して、Ｐ型不純物をイオン注入して、埋め込みチャネル１３５を形成する。このように、第２のＰ型ウェル層１３２−２およびＮ型の埋め込みチャネル１３５は、同一のマスクを使用して形成される。

第３の工程において、図７Ｃに示すように、基板上にゲート電極１２２Ａ、ゲート電極１２４Ａ、およびゲート電極１２９Ａが形成される。第４の工程において、基板表面に、フォトダイオード１２１、浮遊拡散領域１２５、および電荷排出部１２９が形成される。その後、フォトダイオード１２１の開口部が形成されるように、基板上に絶縁膜を介して遮光膜１５０を成膜することで、図６に示したような単位画素１２０が製造される。

ここで、通常、Ｎ型のシリコン基板にＰ型の不純物を注入してＰ型ウェル層を形成する際には、一度にＰ型ウェル層が形成されるのではなく、複数回に別けて、多段でＰ型ウェル層が形成される。図６に示したように、低濃度Ｎ型層領域１４０が設けられる深さの範囲Ｚ２において、第３のＰ型ウェル層１３２−３が１段で形成されるようにする他、低濃度Ｎ型層領域１４０が設けられる深さの範囲Ｚ２において、Ｐ型ウェル層が多段で形成されていてもよい。

例えば、図８に示すように、低濃度Ｎ型層領域１４０が形成される深さＺ２の範囲に、第３のＰ型ウェル層１３２−３および第４のＰ型ウェル層１３２−４が形成されることにより、第３のＰ型ウェル層１３２−３および第４のＰ型ウェル層１３２−４が形成されなかった領域が低濃度Ｎ型層領域１４０となる。これにより、メモリ部１２３下の深い領域から基板表面方向に電界が形成され、メモリ部１２３下の深い領域において光電変換によって発生した電荷を基板側へ排出することができる。その結果、ノイズを抑制することができる。

なお、図８には、２層の第３のＰ型ウェル層１３２−３および第４のＰ型ウェル層１３２−４が形成される例を示したが、低濃度Ｎ型層領域１４０を形成する目的であれば、深さＺ２の範囲に、２層以上の多層のＰ型ウェル層を形成してもよい。

次に、図９は、単位画素１２０の第２の構成の模式断面図である。

図９に示すように、単位画素１２０は、Ｐ型ウェル層の最下層である第３のＰ型ウェル層１３２−３のうち、メモリ部１２３下における領域の一部にＮ型層１４１が形成された構造となっている。

このようにＮ型層１４１を有する構造の単位画素１２０では、メモリ部１２３下に形成されるＰ型ウェル層１３２−２と同一形状のマスクを使用してイオン注入することで、Ｐ型ウェル層にＮ型層１４１を形成することができる。これにより、メモリ部１２３下の深い領域におけるポテンシャルを深くして、基板表面方向に電界を形成することができるので、メモリ部１２３下の深い領域において光電変換によって発生した電荷を基板側へ排出することができる。その結果、ノイズを抑制することができる。

また、このような構造の単位画素１２０では、Ｎ型層１４１を形成するイオン注入時に、第２のＰ型ウェル層１３２−２の形成に用いたマスクをそのまま使用することができるので、新たなマスクを使用する必要がなく、製造工程において工程数の増加を最小限に抑制することができる。

次に、図１０を参照して、第２の構成の単位画素１２０の製造プロセスについて説明する。

第１の工程において、図１０Ａに示すように、Ｎ型基板内に第１のＰ型ウェル層１３２−１と、Ｐ型ウェル層の最下層となる第３のＰ型ウェル層１３２−３とが形成される。

第２の工程において、図１０Ｂに示すように、基板表面にＮ型の埋め込みチャネル１３５が形成され、Ｎ型の埋め込みチャネル１３５下に第２のＰ型ウェル層１３２−２が形成されてメモリ部１２３が設けられる。そして、第３のＰ型ウェル層１３２−３の深さ領域に、打ち返されることでＮ型層１４１が形成される。

第３の工程において、図１０Ｃに示すように、基板上にゲート電極１２２Ａ、ゲート電極１２４Ａ、およびゲート電極１２９Ａが形成される。第４の工程において、基板表面に、フォトダイオード１２１、浮遊拡散領域１２５、および電荷排出部１２９が形成される。その後、フォトダイオード１２１の開口部が形成されるように、基板上に絶縁膜を介して遮光膜１５０を成膜することで、図９に示したような単位画素１２０が製造される。

なお、第３のＰ型ウェル層１３２−３の深さに形成されるＮ型層１４１は、例えば、砒素を注入して熱拡散させることにより形成される。また、シリコン基板の表面側の領域自体をＮ型層にする代わりに、例えば、シリコン基板上に成長させたエピタキシャル層によってＮ型層を形成してもよい。また、図９の単位画素１２０において、Ｎ型層１４１と第２のＰ型ウェル層１３２−２とは同一のマスクを使用して形成しても、異なるマスクを使用して形成してもよい。

次に、図１１を参照して、単位画素１２０の第３の構成について説明する。図１１Ａには、第３の構成の単位画素１２０の平面図が示されており、図１１Ｂには、平面図に示されている矢印Ｅ−Ｅ’に沿った第３の構成の単位画素１２０断面図が示されている。

図１１に示すように、単位画素１２０は、Ｐ型ウェル層の最下層である第３のＰ型ウェル層１３２−３の深さ領域に、第１の低濃度Ｎ型層領域１４０−１および第２の低濃度Ｎ型層領域１４０−２が形成された構造となっている。第１の低濃度Ｎ型層領域１４０−１は、図２の低濃度Ｎ型層領域１４０に対応し、第２の低濃度Ｎ型層領域１４０−２は、浮遊拡散領域１２５下に形成されている。

このように浮遊拡散領域１２５下の深い領域に第２の低濃度Ｎ型層領域１４０−２を設けることにより、浮遊拡散領域１２５下の領域においても基板表面方向に電界を形成することができ、浮遊拡散領域１２５下の深い領域において光電変換によって発生した電荷を基板側へ排出することができる。これにより、浮遊拡散領域１２５に電荷を保持する転送方法を用いたＣＭＯＳイメージセンサ１００においても、浮遊拡散領域１２５におけるノイズを抑制することができる。

なお、第１の低濃度Ｎ型層領域１４０−１および第２の低濃度Ｎ型層領域１４０−２が一体で構成されていてもよい。また、第１の低濃度Ｎ型層領域１４０−１および第２の低濃度Ｎ型層領域１４０−２の深さ領域に、多段のＰ型ウェル層が形成されていてもよい。また、第１の低濃度Ｎ型層領域１４０−１および第２の低濃度Ｎ型層領域１４０−２に替えて、図９に示したようなＮ型層１４１を形成してもよい。

次に、図１２は、単位画素の第４の構成について説明する図である。

図１２には、第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０を、ＣＣＤに適用した構成が示されている。図１２Ａには、ＣＣＤの平面図が示されており、図１２Ｂには、図１２Ａの平面図に示されている矢印Ｆ−Ｆ’に沿った単位画素の断面図が示されている。

図１２に示されている単位画素１７０は、フォトダイオード１２１の電荷を一旦読み出して転送する垂直レジスタ１７１（転送手段）を構成する埋め込みチャネル１３５下に第２のＰ型ウェル層１３２−２が形成され、垂直レジスタ１７１の深い領域に低濃度Ｎ型層領域１４０が形成されている。即ち、垂直レジスタ１７１の深い領域において、第３のＰ型ウェル層１３２−３を形成しないことにより、低濃度Ｎ型層領域１４０が設けられる。

このように構成されている単位画素１７０では、垂直レジスタ１７１下の深い領域から基板表面方向に電界が形成され、垂直レジスタ１７１下の深い領域において光電変換によって発生した電荷を基板側へ排出することができる。その結果、ＣＣＤにおけるスミア悪化を防止することができる。なお、低濃度Ｎ型層領域１４０の深さ領域に、多段のＰ型ウェル層が形成されていてもよい。また、低濃度Ｎ型層領域１４０に替えて、垂直レジスタ１７１下の領域に図９に示したようなＮ型層１４１を形成してもよい。なお、低濃度Ｎ型層領域１４０は、垂直レジスタ１７１と、垂直レジスタ１７１により転送された電荷をアンプ（電荷電圧変換手段）に転送する水平レジスタ（転送手段）との少なくとも一方の一部の下に形成されていればよい。

なお、本実施の形態においては、埋め込み型のフォトダイオード１２１を使用した例について説明しているが、例えば、空乏化防止層を有していないフォトダイオードを使用してもよい。また、第３のＰ型ウェル層１３２−３は、例えば、ボロンを注入して熱拡散させることで形成されているが、このようにシリコン基板の表面側領域自体をＰ型層にする他、例えば、シリコン基板上に成長させたエピタキシャル層によってＰ型層を形成してもよい。

［単位画素のその他の構成例］
本発明は、上述した実施の形態で説明した単位画素１２０以外の画素構造にも採用することができる。以下、本発明が適用可能なその他の単位画素１２０の構造について説明する。なお、以下の図において、図５と対応する部分には同一符号を付してあり、その説明は適宜省略する。

［単位画素のその他の第１構成例］
図１３は、単位画素１２０のその他の第１構成例である単位画素１２０Ｂの構造を示す図である。

単位画素１２０Ｂでは、図５の単位画素１２０における第１転送ゲート１２２とメモリ部１２３が省略され、Ｐ型ウェル層１３２を挟んで、フォトダイオード１２１と浮遊拡散領域１２５が隣接する配置となっている。フォトダイオード１２１と浮遊拡散領域１２５の間のＰ型ウェル層１３２の上側には、第２転送ゲート１２４が配置されている。

単位画素１２０Ｂにおけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード１２１の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード１２１のＰＮ接合容量に光電荷が蓄積される。露光期間終了時点で、第２転送ゲート１２４が全画素同時にＯＮされ、蓄積された光電荷が全て浮遊拡散領域１２５へと転送される。第２転送ゲート１２４を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域１２５で保持される。その後、浮遊拡散領域１２５で保持された光電荷が、順次、画素信号として垂直信号線１１７を通して読み出される。最後に、浮遊拡散領域１２５がリセットされ、しかる後、リセットレベルが読み出される。

従って、単位画素１２０Ｂでは、浮遊拡散領域１２５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｂの構成においても、図２に示した第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０を設けることで本発明を適用できる。

［単位画素のその他の第２構成例］
図１４は、単位画素１２０のその他の第２構成例である単位画素１２０Ｃの構造を示す図である。

単位画素１２０Ｃでは、ゲート電極１２２Ａの下で、かつ、フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した点が単位画素１２０と異なる。

オーバーフローパス１３０を形成するためには、不純物拡散領域１３７のポテンシャルを低くする必要がある。不純物拡散領域１３７に軽くＮ不純物をドープしてＰ不純物濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域１３７にＰ不純物をドープする場合はその濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。

単位画素１２０Ｃでは、低照度での発生電荷を優先的にフォトダイオード１２１で蓄積する手段として、フォトダイオード１２１とメモリ部１２３との境界部分に形成されたオーバーフローパス１３０が用いられる。

フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス１３０となる。そして、フォトダイオード１２１で発生し、オーバーフローパス１３０のポテンシャルを超えた電荷は、自動的にメモリ部１２３に漏れて、蓄積される。換言すれば、オーバーフローパス１３０のポテンシャル以下の発生電荷はフォトダイオード１２１に蓄積される。

オーバーフローパス１３０は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス１３０は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１２１での光電変換によって発生し、オーバーフローパス１３０のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部１２３へ転送する。

なお、図１４の例では、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造が採用されている。しかし、Ｐ−の不純物拡散領域１３７を設ける代わりに、Ｎ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造をとることも可能である。

単位画素１２０Ｃでは、浮遊拡散領域１２５および埋め込みチャネル１３５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｃの構成においても、図２に示した第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０を設けることで本発明を適用できる。

［単位画素のその他の第３構成例］
図１５は、単位画素１２０のその他の第３構成例である単位画素１２０Ｄの構造を示す図である。

単位画素１２０Ｄは、図１３の単位画素１２０Ｂの構成に、浮遊拡散領域１２５と同様のメモリ部１２３が設けられた構成となっている。即ち、単位画素１２０Ｄでは、第１転送ゲート１２２のゲート電極１２２Ａがフォトダイオード１２１とメモリ部１２３の境界のＰ型ウェル層１３２の上部に設けられている。また、単位画素１２０Ｄでは、メモリ部１２３が浮遊拡散領域１２５と同様のＮ型層１３８によって形成される。

単位画素１２０Ｄにおけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード１２１に蓄積される。露光終了時点で、第１転送ゲート１２２が全画素同時にＯＮされ、蓄積された光電荷がメモリ部１２３へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域１２５がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部１２３の保持電荷が浮遊拡散領域１２５へ転送され、信号レベルが読み出される。

単位画素１２０Ｄでは、メモリ部１２３のＮ型層１３８がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｄの構成においても、図２に示した第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０を設けることで本発明を適用できる。

［単位画素のその他の第４構成例］
図１６は、単位画素１２０のその他の第４構成例である単位画素１２０Ｅの構造を示す図である。

図１６の単位画素１２０Ｅでは、メモリ部１２３を、埋め込みチャネル１３５に代えて、埋め込み型のＮ型拡散領域１３９によって形成した構成が採用されている。

メモリ部１２３をＮ型拡散領域１３９によって形成した場合であっても、埋め込みチャネル１３５によって形成した場合と同様の作用効果を得ることができる。具体的には、Ｐ型ウェル層１３２の内部にＮ型拡散領域１３９を形成し、基板表面側にＰ型層１４１を形成することで、界面で発生する暗電流がメモリ部１２３のＮ型拡散領域１３９に蓄積されることを回避できるため画質の向上に寄与できる。

ここで、メモリ部１２３のＮ型拡散領域１３９の不純物濃度は、浮遊拡散領域１２５の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第２転送ゲート１２４によるメモリ部１２３から浮遊拡散領域１２５への電荷の転送効率を高めることができる。単位画素１２０Ｅにおけるグローバル露光動作は、図２の単位画素１２０と同様である。

なお、図１６に示した単位画素１２０Ｅの構成では、メモリ部１２３を埋め込み型のＮ型拡散領域１３９によって形成したが、メモリ部１２３で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。

また、単位画素１２０Ｅの構成においても、図２の単位画素１２０における場合と同様に電荷排出部１２９を省略し、転送パルスＴＲＸ，ＴＲＳおよびリセットパルスＲＳＴを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部１２９と同等の作用効果、即ちフォトダイオード１２１の電荷を排出し、また、読み出し期間中にフォトダイオード１２１で溢れた電荷を基板側に逃がすことができる。

単位画素１２０Ｅでは、メモリ部１２３のＮ型拡散領域１３９がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｅの構成においても、図２に示した第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０を設けることで本発明を適用できる。

［単位画素のその他の第５構成例］
図１７は、単位画素１２０のその他の第５構成例である単位画素１２０Ｆの構造を示す図である。

図５の単位画素１２０では、フォトダイオード１２１と浮遊拡散領域１２５の間に１つのメモリ部（ＭＥＭ）１２３が配置されていたが、図１７の単位画素１２０Ｆでは、さらにもう１つのメモリ部（ＭＥＭ２）１４３が配置されている。即ち、メモリ部が２段構成となっている。

第３転送ゲート１４２は、メモリ部１２３に蓄積された電荷を、ゲート電極１４２Ａに転送パルスＴＲＸ２が印加されることによって転送する。メモリ部１４３は、ゲート電極１４２Ａの下に形成されたＮ型の埋め込みチャネル１４４によって形成され、第３転送ゲート１４２によってメモリ部１２３から転送された電荷を蓄積する。メモリ部１４３が埋め込みチャネル１４４によって形成されていることで、界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

メモリ部１４３は、メモリ部１２３と同様の構成とされているので、メモリ部１２３と同様、変調を掛けた場合には、メモリ部１４３の飽和電荷量を変調を掛けない場合よりも増やすことができる。

単位画素１２０Ｆにおけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード１２１またはメモリ部１２３で保持される。メモリ部１４３は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。

単位画素１２０Ｆでは、メモリ部１２３の埋め込みチャネル１３５およびメモリ部１４３の埋め込みチャネル１４４がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆの構成においても、図２に示した第２のＰ型ウェル層１３２−２および低濃度Ｎ型層領域１４０を設けることで本発明を適用できる。

以上のように、本発明は、単位画素１２０以外のその他の構造にも採用することができる。また、単位画素１２０および１２０Ｂ乃至１２０Ｆにおいて、導電型の極性（Ｎ型、Ｐ型）を反対にしたものでも同様に適用可能である。

［本発明を適用した電子機器の構成例］
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図１８は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図１８の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。

光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、ＣＭＯＳイメージセンサ１００の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像素子を用いることができる。

表示部３０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

１００ ＣＭＯＳイメージセンサ， １１１ 画素アレイ部， １２０，１２０Ｂ，１２０Ｃ，１２０Ｄ，１２０Ｅ，１２０Ｆ 単位画素， １３２ Ｐ型ウェル層， １３４ Ｎ型埋め込み層， １２２ 第１転送ゲート， １３５ 埋め込みチャネル， ３００ 撮像装置

Claims (15)

1. 第１の導電型の基板と、
   前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記電荷保持領域に保持されている電荷を電圧に変換する電荷電圧変換領域と、
   前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域と
   を備える固体撮像素子。
2. 前記第１の導電型層領域は、前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下における領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより設けられる
   請求項１に記載の固体撮像素子。
3. 前記第１の導電型層領域は、前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下において、前記第１の導電型の基板の一部と前記第２の導電型によるウェルの一部を介して、第１の導電型の層を形成することにより設けられる
   請求項１に記載の固体撮像素子。
4. 第１の導電型の基板の表面側に第２の導電型によるウェルを形成し、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域をイオン注入することにより形成し、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域をイオン注入することにより形成し、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記電荷保持領域に保持されている電荷を電圧に変換する電荷電圧変換領域をイオン注入することにより形成する
   ステップを含み、
   前記第２の導電型によるウェルを形成する際に、前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下の領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる
   固体撮像素子の製造方法。
5. 第１の導電型の基板と、
   前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記電荷保持領域に保持されている電荷を電圧に変換する電荷電圧変換領域と、
   前記電荷保持領域および前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域と
   を備える固体撮像素子を有し、
   行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
   前記光電変換領域から前記電荷保持領域に電荷を転送する転送ゲートにより転送された前記電荷を順次読み出す
   電子機器。
6. 第１の導電型の基板と、
   前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を電圧に変換する電荷電圧変換領域と、
   前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域と
   を備える固体撮像素子。
7. 前記第１の導電型層領域は、前記電荷電圧変換領域の少なくとも一部の下における領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより設けられる
   請求項６に記載の固体撮像素子。
8. 前記第１の導電型層領域は、前記電荷電圧変換領域の少なくとも一部の下において、前記第１の導電型の基板の一部と前記第２の導電型によるウェルの一部を介して、第１の導電型の層を形成することにより設けられる
   請求項６に記載の固体撮像素子。
9. 第１の導電型の基板の表面側に第２の導電型によるウェルを形成し、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域をイオン注入することにより形成し、
   前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を電圧に変換する電荷電圧変換領域をイオン注入することにより形成する
   ステップを含み、
   前記第２の導電型によるウェルを形成する際に、前記電荷電圧変換領域の少なくとも一部の下の領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる
   固体撮像素子の製造方法。
10. 第１の導電型の基板と、
    前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を電圧に変換する電荷電圧変換領域と、
    前記電荷電圧変換領域の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域と
    を備える固体撮像素子を有し、
    行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
    前記光電変換領域から前記電荷電圧変換領域に電荷を転送する転送ゲートにより転送された前記電荷を順次読み出す
    電子機器。
11. 第１の導電型の基板と、
    前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を一旦読み出して転送するための第１の転送手段と、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、電荷を電圧に変換する電荷電圧変換手段に、前記第１の転送手段により転送された電荷を転送する第２の転送手段と、
    前記第１の転送手段および前記第２の転送手段の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域と
    を備える固体撮像素子。
12. 前記第１の導電型層領域は、前記第１の転送手段および前記第２の転送手段の少なくとも一部の下における領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより設けられる
    請求項１１に記載の固体撮像素子。
13. 前記第１の導電型層領域は、前記第１の転送手段および前記第２の転送手段の少なくとも一部の下において、前記第１の導電型の基板の一部と前記第２の導電型によるウェルの一部を介して、第１の導電型の層を形成することにより設けられる
    請求項１１に記載の固体撮像素子。
14. 第１の導電型の基板の表面側に第２の導電型によるウェルを形成し、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域をイオン注入することにより形成し、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を一旦読み出して転送するための第１の転送手段をイオン注入することにより形成し、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、電荷を電圧に変換する電荷電圧変換手段に、前記第１の転送手段により転送された電荷を転送する第２の転送手段をイオン注入することにより形成する
    ステップを含み、
    前記第２の導電型によるウェルを形成する際に、前記第１の転送手段および前記第２の転送手段の少なくとも一部の下の領域以外の領域に、最下層に配置される前記第２の導電型によるウェルが形成されることにより、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域が設けられる
    固体撮像素子の製造方法。
15. 第１の導電型の基板と、
    前記第１の導電型の基板の表面側に形成される第２の導電型によるウェルと、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、入射される光を電荷に変換する光電変換領域と、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、前記光電変換領域によって変換された電荷を一旦読み出して転送するための第１の転送手段と、
    前記第２の導電型によるウェルに形成される第１の導電型の不純物領域からなり、電荷を電圧に変換する電荷電圧変換手段に、前記第１の転送手段により転送された電荷を転送する第２の転送手段と、
    前記第１の転送手段および前記第２の転送手段の少なくとも一部の下に、前記第１の導電型の基板と前記第２の導電型によるウェルとの境界から、表面側の所定の深さまで、第１の導電型が凸状に形成された第１の導電型層領域と
    を備える固体撮像素子を有し、
    行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
    前記第１の転送ゲートにより転送された前記電荷を順次読み出す
    電子機器。

Images