JP2020017724A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents
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Abstract
Description
CCDイメージセンサおよびCMOSイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ(PC)、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
すなわち、この広ダイナミックレンジ化CMOSイメージセンサは、フォトダイオードPDの蓄積電荷が転送されるフローティングディフュージョンFDからの電荷を蓄積する蓄積キャパシタ(CS)、および蓄積キャパシタに蓄積されていた電荷とフローティングディフュージョンに蓄積されていた電荷とを混合させる蓄積トランジスタ(CS読み出しスイッチ)を含んで構成される。
フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
なお、フォトダイオード(PD)の感度は、たとえば露光時間を変えたりすることで変更できる。
一方、フォトダイオードPDの受光面積を大きく設定すると、蓄積キャパシタCSの占有面積が小さくなり、結果としてダイナミックレンジが低下する。
図1は、本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置10は、たとえば裏面照射型のCMOSイメージセンサにより構成される。
これらの構成要素のうち、たとえば垂直走査回路30、読み出し回路40、水平走査回路50、およびタイミング制御回路60により画素信号の読み出し部70が構成される。
さらに、画素PXLは、光電変換部に蓄積された電荷を転送可能な転送トランジスタと、転送トランジスタを通じて電荷が転送されるフローティングディフュージョンFD1と、フローティングディフュージョンに接続された蓄積トランジスタと、蓄積トランジスタを介してフローティングディフュージョンFD1からの電荷を蓄積する蓄積容量素子としての蓄積キャパシタCS1と、を有している。
そして、画素PXLにおいて、蓄積容量素子である蓄積キャパシタCS1は、第2基板面側において、基板面に対して直交する方向で光電変換部の少なくとも一部と空間的に重なり部分を持つように形成されている。
光電変換部は、第1導電型半導体層(n層)の第2基板面側の表面に側部の第2導電型半導体層(p層)より不純物濃度の濃い第2導電型半導体領域(p+領域)が形成されている。
そして、蓄積容量素子である蓄積キャパシタCS1は、第2基板面側の表面に形成された第2導電型半導体領域(p+領域)が第1電極として共用されている。
すなわち、本実施形態の固体撮像装置10は、一度の蓄積期間(露光期間)に光電変換された電荷(電子)に対して、一つの読み出し期間に、画素内部にて、第1変換利得(たとえば高変換利得:HCG)モードと第2変換利得(低変換利得:LCG)モードを切り替えて信号を出力し、明るい信号と暗い信号の両方を出力するダイナミックレンジが広い固体撮像素子として提供される。
画素部20は、フォトダイオード(光電変換素子)と画素内アンプとを含む複数の画素がN行×M列の2次元の行列状(マトリクス状)に配列されている。
このフォトダイオードPD1に対して、電荷転送ゲート部(転送素子)としての転送トランジスタTG1−Tr、リセット素子としてのリセットトランジスタRST1−Tr、ソースフォロワ素子としてのソースフォロワトランジスタSF1−Tr、選択素子としての選択トランジスタSEL1−Tr、蓄積素子としての蓄積トランジスタSG1−Tr、および蓄積容量素子としての蓄積キャパシタCS1をそれぞれ一つずつ有する。
以下、信号電荷は電子であり、各トランジスタがn型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがp型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない4トランジスタ(4Tr)画素を採用している場合にも有効である。
フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
転送トランジスタTG1−Trは、制御信号TGがハイレベル(H)の期間に選択されて導通状態となり、フォトダイオードPD1で光電変換され蓄積された電荷(電子)をフローティングディフュージョンFD1に転送する。
リセットトランジスタRST1−Trは、制御信号RSTがHレベルの期間に選択されて導通状態となり、蓄積トランジスタSG1―Tが導通状態のときにフローティングディフュージョンFD1を電源電位VDDにリセットする。
蓄積キャパシタCS1は、第1電極EL1が基準電位VSS(たとえば接地電位GND)に接続され、第2電極EL2が蓄積トランジスタSG1−Trの容量接続ノードND1としてのドレインに接続されている。
蓄積トランジスタSG1−Trは、制御線を通じてゲートに印加される制御信号SGにより制御される。
蓄積トランジスタSG1−Trは、制御信号SGがHレベルの期間に選択されて導通状態となり、フローティングディフュージョンFD1と蓄積キャパシタCS1とを接続する。
第2変換利得(低変換利得:LCG)信号読み出し処理時には、蓄積トランジスタSG1−Trは導通状態に保持され、フローティングディフュージョンFD1の電荷と蓄積キャパシタCS1の電荷を共有(混合)させて読み出し処理が実行される。
たとえば、リセットトランジスタRST1−Trと蓄積トランジスタSG1−Trは、フローティングディフュージョンFD1に個別に直接接続されていてもよい。
ソースフォロワトランジスタSF1−TrのゲートにはフローティングディフュージョンFD1が接続され、選択トランジスタSEL1−Trは制御信号SELを通じて制御される。
選択トランジスタSEL1−Trは、制御信号SELがHレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタSF1−TrはフローティングディフュージョンFDの電荷を電荷量(電位)に応じた利得をもって電圧信号に変換した列出力の読み出し信号VSLを垂直信号線LSGN1に出力する。
これらの動作は、たとえば転送トランジスタTG1−Tr、リセットトランジスタRST11−Tr、選択トランジスタSEL1−Tr、および蓄積トランジスタSG1−Trの各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。
図1においては、各制御線LSEL、LRST、LTG、LSGを1本の行走査制御線として表している。
また、垂直走査回路30は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードPD1に蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
あるいは、読み出し回路40は、たとえば図3(B)に示すように、画素部20の各列出力の読み出し信号VSLを増幅するアンプ(AMP)42が配置されてもよい。
また、読み出し回路40は、たとえば図3(C)に示すように、画素部20の各列出力の読み出し信号VSLをサンプル、ホールドするサンプルホールド(S/H)回路43が配置されてもよい。
次に、本第1の実施形態に係る画素の構成等について詳述する。
図4は、本発明の第1の実施形態に係る画素の構成例を示す簡略断面図である。
なお、ここでは、埋め込み型フォトダイオード(PPD)を含む画素を符号200で表す。
画素200は、基板210に対して埋め込むように形成された第1導電型(本実施形態においてはn型)半導体層(n層)221を含み、受光した光の光電変換機能および電荷蓄積機能を有するフォトダイオードPD1としての光電変換部220と、光電変換部220のn層(第1導電型半導体層)221の少なくとも側部に形成された第2導電型(本実施形態においてはp型)半導体層230と、を有している。
画素200において、蓄積容量素子である蓄積キャパシタCS1は、第2基板面212側において、基板面に対して直交する方向(図中の直交座標系のZ方向)で光電変換部220と空間的に重なり部分を持つように形成されている。
この2層構造に対応して、図4の光電変換部220およびp層(第2導電型半導体層)230においては、基板210の基板面に直交する方向(図中の直交座標系のZ方向)に2層構造を持つように構成されている。
p層(第2導電型半導体層)230においては、第2領域AR2のp層(第2導電型半導体層)231と、第1領域AR1のp層(第2導電型半導体層)232の2層構造を有する。
そして、蓄積容量素子である蓄積キャパシタCS1は、第2基板面212側の表面に形成されたp+領域(第2導電型半導体領域)223が第1電極EL1として共用されている。
なお、この平坦層224の光入射側には、カラーフィルタ部CFが形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードPD1としての光電変換部220およびp層(第2導電型半導体層)230に対応するようにマイクロレンズMCLが形成されている。
このノードND1としてのn+領域234は配線層WR1を介して蓄積キャパシタCS1の第2電極EL2に接続されている。
したがって、蓄積キャパシタCS1の容量を大きく設定したとしても、フォトダイオードPD1開口が下がり、感度が低下することを防止することが可能となり、しかも、フォトダイオードPD1の受光面積を大きく設定したとしても蓄積キャパシタCS1の占有面積が小さくなり、結果としてダイナミックレンジが低下することを防止することが可能となる。
すなわち、本第1の実施形態によれば、広ダイナミックレンジ化および高感度化の両立を実現することが可能となる。
図5は、本発明の第2の実施形態に係る画素の構成例を示す簡略断面図である。
図6(A)および(B)は、本発明の第2の実施形態に係る画素の構成例を示す平面図である。
すなわち、画素200Aは、第2領域AR2にあるn層(第1導電型半導体層)221Aの第2基板面212に対向する部分の面積が、第1領域AR1にあるn層(第1導電型半導体層)222Aの第2基板面212に対向する部分より面積が大きく形成されている。
換言すれば、画素200Aは、第2領域AR2にあるn層(第1導電型半導体層)221Aが図中のX方向およびY方向に延設するように形成され、第1領域AR1にあるn層(第1導電型半導体層)222Aが第2領域AR2にあるn層(第1導電型半導体層)221Aの領域境界部の一縁部に形成されている。
蓄積キャパシタCS1Aの第2電極EL2は、第2基板面212上に基板面に対して直交する方向で所定間隔をおいて第1電極EL1と対向するように形成されている。
このように、蓄積キャパシタCS1AはMOS容量として形成されている。
この感度の低下は、基板を厚くし、より深いn型およびp型のイオン注入を用いることで回避することができる。
ここで、第2領域AR2にあるn層(第1導電型半導体層)221Aで発生した光電変換電子は、第1領域AR1にあるn層(第1導電型半導体層)222Aとのオーバーラップ領域を通じて、ポテンシャル勾配によって第1領域AR1にあるn層(第1導電型半導体層)222Aに転送され蓄積される。
ここで、第2領域AR2にあるn層(第1導電型半導体層)221Aの形成領域と第2領域AR2のp層(第2導電型半導体層)231Aの間のエピタキシャル(epi)領域で発生した光電変換電子は、ポテンシャルの勾配によって第1領域AR1にあるn層(第1導電型半導体層)222Aに転送され蓄積される。
図6(B)の例では、第2領域AR2にあるn層(第1導電型半導体層)221Aの形状が、平面視して、電荷転送方向であるn層(第1導電型半導体層)222Aに向かって徐々に広がる台形状に形成されている。
図7は、本発明の第3の実施形態に係る画素の構成例を示す簡略断面図である。
これにより、フォトダイオードPD1である光電変換部220のピーク電圧位置を第1領域AR1にあるn層(第1導電型半導体層)222Aに形成し、蓄積電荷(信号)の転送残り(残像)を低減することが可能となる。
これにより、フォトダイオードPD1である光電変換部220のピーク電圧位置を第1領域AR1にあるn層(第1導電型半導体層)222Aに形成し、蓄積電荷(信号)の転送残り(残像)を低減することが可能となる。
これによっても、フォトダイオードPD1である光電変換部220のピーク電圧位置を第1領域AR1にあるn層(第1導電型半導体層)222Aに形成し、蓄積電荷(信号)の転送残り(残像)を低減することが可能となる。
ここで、第2領域AR2にあるn層(第1導電型半導体層)221Aと第2領域AR2のp層(第2導電型半導体層)231Aの間のエピタキシャル(epi)領域227で発生した光電変換電子は、ポテンシャルの勾配によって第1領域AR1にあるn層(第1導電型半導体層)222Aに転送され蓄積される。
図8は、本発明の第4の実施形態に係る画素の構成例を示す簡略断面図である。
これにより、フォトダイオードPD1である光電変換部220のピーク電圧位置を第1領域AR1にあるn層(第1導電型半導体層)222Aに形成し、蓄積電荷(信号)の転送残り(残像)を低減することが可能となる。
より具体的には、第1基板面211側のn層領域221A−2,221A−3は、p型のエピタキシャル(epi)領域227Cを介在させて隔てて形成されている。
これにより、フォトダイオードPD1である光電変換部220のピーク電圧位置を第1領域AR1にあるn層(第1導電型半導体層)222Aに形成し、蓄積電荷(信号)の転送残り(残像)を低減することが可能となる。
この構成においては、第1基板面211側のn層領域221A−2,221A−3で発生した光電変換電子はn層領域221A−1を介して第1領域AR1にあるn層(第1導電型半導体層)222Aに転送され蓄積される。
図9は、本発明の第5の実施形態に係る画素の構成例を示す簡略断面図である。
なお、図9においては、理解を容易にするために、構成の変更、追加部分を含む第1領域AR1における構成を大きく示し、第2領域は省略してある。第2領域の構成としては、上述した第2、第3または第4の実施形態(図5〜図8)の構成等を適用可能である。
フローティングディフュージョンFD1側は高感度を実現するため容量が小さい一方、蓄積キャパシタCS1側は高飽和を実現するため容量が大きいため、電圧変換されたチャージインジェクションが小さくなり、信号フルスケールの拡大や低電圧化を実現することが可能となる。
共有型画素の場合は、FDノードとしてのn+領域(第1導電型半導体領域)233を信号読出し前にリセットすることが可能なため、蓄積トランジスタSG1−Trのゲート電極251下のフローティングディフュージョンFD1側に不純物濃度の薄いn−を注入する。
図10は、本発明の第6の実施形態に係る画素の構成例を示す簡略断面図である。
なお、図10においては、理解を容易にするために、構成の変更、追加部分を含む第1領域AR1における構成を大きく示し、第2領域は省略してある。第2領域の構成としては、上述した第2、第3または第4の実施形態(図5〜図8)の構成等を適用可能である。
ここでは、図2の例のように、たとえば、蓄積トランジスタSG1―Trは、フローティングディフュージョンFD1とリセットトランジスタRST1―Trとの間に接続され、その接続ノードと基準電位VSSとの間に蓄積キャパシタCS1Aが接続されている構成が採用されている。
リセットトランジスタRST1−Trは、接続ノードとしてのn+領域(第1導電型半導体領域)238と電源接続ノードとしてのn+領域(第1導電型半導体領域)239間の基板210の第2基板面212上に配置されたゲート電極253を含んで形成されている。
そして、本第6の実施形態の画素200Eにおいては、リセットトランジスタRST1−Trのゲート電極253下の第2基板面212側に、電源接続ノードとしてのn+領域(第1導電型半導体領域)239に接続された、光電変換部220のn層(第1導電型半導体層)221A,222Aより不純物濃度の薄いn−領域(第1導電型半導体領域)240が形成されている。
これにより、チャージインジェクションが小さくなり、信号フルスケールの拡大や低電圧化を実現することが可能となる。
図11は、本発明の第7の実施形態に係る画素の構成例を示す簡略断面図である。
なお、図11においては、理解を容易にするために、構成の変更、追加部分を含む第1領域AR1における構成を大きく示し、第2領域は省略してある。第2領域の構成としては、上述した第2、第3または第4の実施形態(図5〜図8)の構成等を適用可能である。
図12(A)および(B)は、本発明の第8の実施形態に係る画素の構成例を示す平面図および簡略断面図である。
これにより、第1電極EL1からn+領域(第1導電型半導体領域)234を介して、蓄積キャパシタCS1Aの第2電極EL2にリークする暗電流を低減することができる。
これにより、フローティングディフュージョンFD1としてのn+領域(第1導電型半導体領域)233の接合容量を低減し、変換および感度の向上を図ることができる。
これにより、寄生感度を低減することができる。
アクティブ領域を狭めることにより、長波長の入射光の一部の浅い領域で光電変換された電子が、蓄積トランジスタのソースおよび(または)ドレインに転送され、寄生感度を低減することができる。
図13(A)および(B)は、本発明の第9の実施形態に係る画素の構成例を示す平面図および簡略断面図である。
なお、図13(B)においては、理解を容易にするために、構成の変更、追加部分を含む第1領域AR1における構成を大きく示し、第2領域は省略してある。第2領域の構成としては、上述した第2、第3または第4の実施形態(図5〜図8)の構成等を適用可能である。
そして、リセットトランジスタRST1−Trのゲート電極253が、n+領域を制限するためのリング部247により囲われており、n型イオンの注入領域を狭めることで、STIと蓄積キャパシタCS1Aのn+領域235をp型イオン注入で分離し、STI界面から発生する暗電流が蓄積キャパシタCS1Aに蓄積されないようにすることで、ノイズを低減することが可能となる。
図14(A)および(B)は、本発明の第10の実施形態に係る画素の構成例を示す平面図および簡略断面図である。
なお、図14(B)においては、理解を容易にするために、構成の変更、追加部分を含む第1領域AR1における構成を大きく示し、第2領域は省略してある。第2領域の構成としては、上述した第2、第3または第4の実施形態(図5〜図8)の構成等を適用可能である。
換言すると、画素200Iは、蓄積キャパシタCS1Aの第1電極EL1としての第1導電型半導体領域であるn+領域235とフローティングディフュージョンFD1としての第1導電型半導体領域であるn+領域233(図14には図示せず)との間の第2基板面212側の少なくとも表面部に素子分離用第2導電型半導体領域であるp+層248が形成されている。
図15は、本発明の第11の実施形態に係る画素の構成例を示す簡略断面図である。
より具体的には、オーバーフローパス261は、第2基板面212の表面に形成された、転送トランジスタTG1−Trのチャネル形成領域としてのp領域(第2導電型半導体領域)232TG、フローティングディフュージョンFD1としてのn+領域(第1導電型半導体領域)233、蓄積トランジスタSG1−Trのチャネル形成領域としてのp領域(第2導電型半導体領域)232SG、および容量接続ノードND1としてのn+領域(第1導電型半導体領域)234より、第2基板面212の表面から深い領域に、たとえばn型(第1導電型)の埋め込み層として形成されている。
図17は、本発明の第12の実施形態に係る画素の構成例を示す簡略断面図である。
より具体的には、オーバーフローパス262は、第2基板面212の表面に形成された、転送トランジスタTG1−Trのチャネル形成領域としてのp領域(第2導電型半導体領域)232TG、フローティングディフュージョンFD1としてのn+領域(第1導電型半導体領域)233、蓄積トランジスタSG1−Trのチャネル形成領域としてのp領域(第2導電型半導体領域)232SG、および容量接続ノードND1としてのn+領域(第1導電型半導体領域)234より、第2基板面212の表面から深い領域に、たとえばn型(第1導電型)の埋め込み層として形成されている。
さらに、電子機器300は、このCMOSイメージセンサ310の画素領域に入射光を導く(被写体像を結像する)光学系(レンズ等)320を有する。
電子機器300は、CMOSイメージセンサ310の出力信号を処理する信号処理回路(PRC)330を有する。
信号処理回路330で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
Claims (26)
- 第1基板面側と、当該第1基板面側と対向する側の第2基板面側とを有する基板と、
前記基板の第1基板面側と第2基板面側との間に埋め込むように形成された第1導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
前記光電変換部の前記第1導電型半導体層の少なくとも側部に形成された第2導電型半導体層と、
前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、
前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンに接続された蓄積トランジスタと、
前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、
前記蓄積容量素子は、
前記第2基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成されている
固体撮像装置。 - 前記蓄積容量素子は、
前記基板の第2基板面の表面に形成された第1導電型半導体領域または第2導電型半導体領域を含む第1電極と、
前記第2基板面上に基板面に対して直交する方向で所定間隔をおいて前記第1電極と対向するように形成された第2電極と、を含む
請求項1記載の固体撮像装置。 - 前記光電変換部は、
前記第1導電型半導体層の前記第2基板面側の表面上に第2導電型半導体領域が形成され、
前記蓄積容量素子は、
前記第2基板面側の表面に形成された前記第2導電型半導体領域が前記第1電極として共用されている
請求項2記載の固体撮像装置。 - 前記基板は、
基板面に対して直交する方向において、前記第2基板面から前記第1基板面に向かって第1の深さを持つ第1領域と、
前記第1の深さより深い第2の深さを持つ第2領域と、を含み、
前記第2導電型半導体領域は、
前記光電変換部の前記第1領域にある前記第1導電型半導体層の前記第2基板面側の表面上に形成されている
請求項3記載の固体撮像装置。 - 前記基板は、
基板面に対して直交する方向において、前記第2基板面から前記第1基板面に向かって第1の深さを持つ第1領域と、
前記第1の深さより深い第2の深さを持つ第2領域と、を含み、
前記光電変換部は、
前記第2領域にある前記第1導電型半導体層の基板面に対向する部分の面積が、前記第1領域にある前記第1導電型半導体層の基板面に対向する部分より面積が大きく、
前記蓄積容量素子の前記第1電極は、
前記光電変換部の前記第2領域の前記第1導電型半導体層と対向するよう、前記第1領域において前記第2導電型半導体層を介して前記基板の第2基板面の表面に第1導電型半導体領域として形成されている
請求項2記載の固体撮像装置。 - 前記第1領域にある前記第1導電型半導体層は画素中心からずらして形成されている
請求項5記載の固体撮像装置。 - 前記第2領域にある前記第1導電型半導体層の形成領域には、第2導電型のエピタキシャル領域が残してある
請求項5または6記載の固体撮像装置。 - 前記第2領域にある前記第1導電型半導体層は前記第1領域にある前記第1導電型半導体層に電荷が転送される形状に形成されている
請求項5から7のいずれか一に記載の固体撮像装置。 - 前記第1領域にある前記第1導電型半導体層の一部に第2導電型半導体領域が形成されている
請求項5から8のいずれか一に記載の固体撮像装置。 - 前記第2領域にある前記第1導電型半導体層の一部に第2導電型半導体領域が形成されている
請求項5から9のいずれか一に記載の固体撮像装置。 - 前記第2領域にある前記第1導電型半導体層は、
前記第1領域にある前記第1導電型半導体層と接する側の領域より前記第1基板面側の領域の方が小さい
請求項5から10のいずれか一に記載の固体撮像装置。 - 前記光電変換部の前記第1領域にある前記第1導電型半導体層の前記第2基板面側の表面上に第2導電型半導体領域が形成され、
前記フローティングディフュージョンは、
前記基板の第2基板面の表面に第1導電型半導体領域として形成され、
前記蓄積トランジスタの前記蓄積容量素子との容量接続ノードは、
前記基板の第2基板面の表面に第1導電型半導体領域として形成され、
前記転送トランジスタは、
前記第2導電型半導体領域と前記フローティングディフュージョンとしての前記第1導電型半導体領域間の前記基板の第2基板面上に配置されたゲート電極を含んで形成され、
前記蓄積トランジスタは、
前記フローティングディフュージョンとしての前記第1導電型半導体領域と前記容量接続ノードとしての前記第1導電型半導体領域間の前記基板の第2基板面上に配置されたゲート電極を含んで形成されている
請求項5から11のいずれか一に記載の固体撮像装置。 - 前記蓄積トランジスタのゲート電極下の第2基板面側に、前記容量接続ノードとしての前記第1導電型半導体領域に接続された第1導電型半導体領域が形成されている
請求項12記載の固体撮像装置。 - 前記フローティングディフュージョンが、複数の前記光電変換部および前記転送トランジスタにより共有されている共有型画素として形成され、
前記蓄積トランジスタのゲート電極下の第2基板面側に、前記容量接続ノードとしての前記第1導電型半導体領域に接続された第1導電型半導体領域が形成されている
請求項12または13記載の固体撮像装置。 - 少なくとも前記フローティングディフュージョンを所定電位にリセットするリセットトランジスタを含み、
前記リセットトランジスタは、
前記フローティングディフュージョンまたは前記蓄積容量素子との接続ノードは、
前記基板の第2基板面の表面に第1導電型半導体領域として形成され、
前記所定電位との電源接続ノードは、
前記基板の第2基板面の表面に第1導電型半導体領域として形成され、
前記リセットトランジスタは、
前記接続ノードとしての前記第1導電型半導体領域と前記電源接続ノードとしての前記第1導電型半導体領域間の前記基板の第2基板面上に配置されたゲート電極を含んで形成され、
前記リセットトランジスタのゲート電極下の第2基板面側に、前記電源接続ノードとしての前記第1導電型半導体領域に接続された第1導電型半導体領域が形成されている
請求項12から14のいずれか一に記載の固体撮像装置。 - 前記蓄積容量素子の前記第1電極としての第1導電型半導体領域と前記蓄積トランジスタの容量接続ノードとしての第1導電型半導体領域との間の前記第2基板面側の少なくとも表面部に素子分離用第2導電型半導体領域が形成されている
請求項12から15のいずれか一に記載の固体撮像装置。 - 前記蓄積容量素子の前記第1電極としての第1導電型半導体領域と前記フローティングディフュージョンとしての第1導電型半導体領域との間の前記第2基板面側の少なくとも表面部に素子分離用第2導電型半導体領域が形成されている
請求項12から16のいずれか一に記載の固体撮像装置。 - 前記フローティングディフュージョンとしての第1導電型半導体領域と前記素子分離用第2導電型半導体領域との間に第2導電型半導体領域が形成されている
請求項12から17のいずれか一に記載の固体撮像装置。 - 前記フローティングディフュージョンとしての第1導電型半導体領域と前記容量接続ノードとしての第1導電型半導体領域との間であって、これら第1導電型半導体領域より前記第2基板面の表面から深い領域に第2導電型半導体領域が形成されている
請求項12から18のいずれか一に記載の固体撮像装置。 - 前記フローティングディフュージョンとしての第1導電型半導体領域と前記容量接続ノードとしての第1導電型半導体領域のうちの少なくとも一方の第1導電型半導体領域がアクティブ領域を制限するためのリング部により囲われている
請求項12から19のいずれか一に記載の固体撮像装置。 - 少なくとも前記フローティングディフュージョンを所定電位にリセットするリセットトランジスタを含み、
前記リセットトランジスタのゲート電極が、接続ノードとしての第1導電型半導体領域を制限するためのリング部により囲われている
請求項12から20のいずれか一に記載の固体撮像装置。 - 前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積トランジスタ、および前記蓄積トランジスタの前記蓄積容量素子との容量接続ノードより前記第2基板面の表面から深い領域にオーバーフローパスが形成されている
請求項12から21のいずれか一に記載の固体撮像装置。 - 前記オーバーフローパスは、前記第2基板面の表面に形成された、前記転送トランジスタのチャネル形成領域としての第2導電型半導体領域、前記フローティングディフュージョンとして第1導電型半導体領域、前記蓄積トランジスタのチャネル形成領域としての第2導電型半導体領域、および前記容量接続ノードとしての第1導電型半導体領域より、前記第2基板面の表面から深い領域に、第1導電型の埋め込み層として形成されている
請求項22記載の固体撮像装置。 - 前記固体撮像装置は、裏面照射型である
請求項1から23のいずれか一に記載の固体撮像装置。 - 第1基板面側と、当該第1基板面側と対向する側の第2基板面側とを有する基板に対して、前記第1基板面側と前記第2基板面側との間に埋め込むように形成された第1導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、
前記光電変換部の前記第1導電型半導体層の少なくとも側部に第2導電型半導体層を形成するステップと、
前記光電変換部に蓄積された電荷を転送可能な転送トランジスタを形成するステップと、
前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンを形成するステップと、
前記フローティングディフュージョンに接続された蓄積トランジスタを形成するステップと、
前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子を形成するステップと、を有し、
前記蓄積容量素子を形成するステップにおいては、
前記第2基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成する
固体撮像装置の製造方法。 - 固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
第1基板面側と、当該第1基板面側と対向する側の第2基板面側とを有する基板と、
前記基板の第1基板面側と第2基板面側との間に埋め込むように形成された第1導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
前記光電変換部の前記第1導電型半導体層の少なくとも側部に形成された第2導電型半導体層と、
前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、
前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンに接続された蓄積トランジスタと、
前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、
前記蓄積容量素子は、
前記第2基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成されている
電子機器。
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