JP2011204838A - 半導体発光装置の製造方法 - Google Patents

Abstract

【課題】フリップチップ用のＬＥＤ素子はｐ型半導体層を削ってｎ型半導体層を露出させるため、しばしばｐ側バンプとｎ側バンプの間に段差を持つ。この段差はＬＥＤ素子の接続信頼性を劣化させることがある。
【解決手段】複数の回路基板領域を含む大判基板８０に電極パターンを形成してから、ｎ側バンプ２３が接続する領域に段差と略等しい厚さを有する補正膜１７を形成する。続いてＬＥＤ素子１３を大判基板８０に配置して接合する。最後に大判基板８０を個片化し半導体発光装置１０を得る。接合工程前の大判基板８０処理段階で補正膜１７を形成する工程を追加したので簡単に高い接続信頼性が得られた。
【選択図】図８

Description

回路基板上に半導体発光素子をフリップチップ実装した半導体発光装置の製造方法に関する。

回路基板に半導体発光素子（以下とくに断らない限りＬＥＤ素子と呼ぶ）をフリップチップ実装した半導体発光装置（以下とくに断らない限りＬＥＤ装置と呼ぶ）が知られている。フリップチップ実装用ＬＥＤ素子はバンプを備えることが多く、例えば特許文献１の図１にはバンプ６，７を備えた発光素子１（ＬＥＤ素子）がサブマウント部材１０（回路基板）上にフリップチップ実装された半導体発光素子（ＬＥＤ装置）が図示されている。このバンプ６，７は電解メッキ法で形成された金バンプであり、金バンプを形成する工程が段落（００１９）〜（００２３）並びに図2（ａ）〜（ｇ）及び図３で説明されている。

この発光素子１は実装面側にバンプ６（ｎ電極）とバンプ７（ｐ電極）を備えさせるため、ｐ型半導体層の一部をエッチングで除去しｎ型半導体層を露出させ、この領域にバンプ６を形成している。このためｐ型半導体層の表面とｎ型半導体層の露出部の間には段差（通常はｐ型半導体層の厚さに相当する１μｍ程度）が存在する。この段差は図１にも現れているとともに図3にもウェハー２０の凹部（ｎ型半導体層の露出部）として示されている。図３（ａ）ではｎ側電極３とｐ側電極４の上面間にも段差が存在しており、同図（ｄ）では電解メッキ用の共通電極となる金属層５を形成すると、金属層５の表面において段差が無くなるかのように図示されている。一方図１ではｎ側電極３とｐ側電極４の下面の高さを等しくなっており、それぞれの電極４，５に等しい厚さの金属層５が付着している。実際の製品ではｎ及びｐ側電極３，４は図３（ｄ）のように段差をもち、金属層５は下地（ｎ及びｐ側電極３，４）の影響を受け段差を生じることが多い。同文献は、図１，３の描き方や段差について言及していないことから段差を重視していなかったことがうかがえる。同様に図１及び図３ではバンプ６とバンプ７にも段差がない。

ｐ側とｎ側のバンプ面に段差があると回路基板との接合時にＬＥＤ素子を強く加圧せざるを得ないため、このときの応力で界面剥離（特許文献１の場合なら例えばｐ側電極４とｐ型半導体層の界面）が発生し接続信頼性が損なわれることがある。またｐ側バンプは変形により接合面近傍の金属がバンプ領域からはみ出しショートの原因となることがある。なおショートを避けるためｐ側バンプの平面サイズを小さくする方策があるが、この方法はＬＥＤ素子の放熱性を損なうので好ましくない。

以上のようにｎ側バンプとｐ側バンプは高さが等しいことが好ましい。ｎ側バンプとｐ側バンプの高さをそろえるためには、ｎ側バンプの下に金属層を追加すれば良く、例えば特許文献２の図２には下側がＴｉＡｕ合金層、上側がＮｉＡｕ合金層からなるｎ電極６で段差を無くし、マイクロバンプ２２（ｎ側バンプ）とマイクロバンプ２３（ｐ側バンプ）の高さが揃った状況が図示されている。

特開２００５―７９５５１号公報 （段落（００１９）〜（００２３）、図１、図２、図３） 特開２００１−２３０４４８号公報 （図２）

しかしながらＬＥＤ素子の半導体層とバンプとの間には金属原子の拡散防止、オーミックな接続、反射、電流分布制御などのための複数の薄膜層が存在しているため、バンプの高さを揃えるために金属層を追加する方法は複雑な製造工程をいっそう複雑化するという課題がある。そこで本発明は、この課題に鑑みてなされたものであり、簡単な製造工程で高い接続信頼性が得られる半導体発光装置の製造方法を提供することを目的とする。

上記目的を達成するため本発明は、第２半導体層から露出した第１半導体層に接続する第１バンプと前記第２半導体層に接続する第２バンプとを備える半導体発光素子を、
前記第１バンプに接続する第１電極と前記第２バンプに接続する第２電極とを備える回路基板にフリップチップ実装した半導体発光装置の製造方法において、
前記回路基板を形成するための回路基板領域が配列した大判基板を準備する準備工程と、
前記回路基板領域に前記第１電極と前記第２電極を形成する電極形成工程と、
前記第１バンプが接続する前記第１電極の領域に前記第２半導体層の厚さと略等しい厚さを有する補正膜を形成する補正膜形成工程と、
前記回路基板領域に前記半導体発光素子を配置する配置工程と、
前記回路基板領域の前記第１電極と前記第１バンプ並びに前記第２電極と前記第２バンプとを接合する接合工程と、
前記大判基板から前記回路基板領域を個片化する個片化工程と
を備えることを特徴とする。

また上記目的を達成するため本発明は、第２半導体層から露出した第１半導体層に接続する第１バンプと前記第２半導体層に接続する第２バンプとを備える半導体発光素子を、
前記第１バンプに接続する第１電極と前記第２バンプに接続する第２電極とを備える回路基板にフリップチップ実装した半導体発光装置の製造方法において、
前記回路基板を形成するための回路基板領域が配列した大判基板を準備する準備工程と、
該大判基板上に共通電極を形成する共通電極形成工程と、
該共通電極上に前記第１電極と前記第２電極を含む電極パターンを電解メッキ法で形成する電極メッキ工程と、
前記第１バンプが接続する前記第１電極の領域に前記第２半導体層の厚さと略等しい厚さを有する補正膜を形成する補正膜形成工程と、
前記電極パターンをマスクとして前記共通電極を除去する共通電極除去工程と、
前記回路基板領域に前記半導体発光素子を配置する配置工程と、
前記回路基板領域の前記第１電極と前記第１バンプ並びに前記第２電極と前記第２バンプを接合する接合工程と、
前記大判基板から前記回路基板領域を個片化する個片化工程と
を備えることを特徴とする。

前記接合工程において前記第１バンプと前記第１電極並びに前記第２バンプと前記第２電極が金錫共結で接合することが好ましい。

本発明の製造方法によれば、第１バンプと第２バンプに段差がある半導体発光素子であっても、フリップチップ実装前に補正膜を回路基板上に形成することで接合時の加圧を低減できるため半導体発光素子と回路基板の接続信頼性を改善できる。また半導体発光素子比べ構造や製造条件が単純な回路基板の製造工程は、補正膜を形成する工程を追加しても
なお半導体発光素子の製造工程より簡単である。以上のように本発明の半導体発光装置の製造方法は、簡単な製造工程で高い接続信頼性が得られる。

本発明の第１実施形態の製造方法で製造されるＬＥＤ装置の斜視図。 図１のＬＥＤ装置の斜視図。 図２の回路基板の斜視図。 図２のＬＥＤ素子をバンプ面から見た平面図。 図３のＬＥＤ素子の断面図。 図２のＬＥＤ装置の断面図。 図６のＣで囲んだ領域の拡大図。 第１実施形態の製造方法の説明図。 第１実施形態の製造方法で使用する大判基板の一部分を示す平面図。 第２実施形態における半導体発光装置の断面図。 図１０のＤで囲んだ領域の拡大図。 第２実施形態の製造方法の説明図。

以下、添付図面１〜１２を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。また説明のため部材の縮尺は適宜変更している。
（第１実施形態）

添付図面１〜９を参照して本発明の第１実施形態を詳細に説明する。先ず図１〜７によりＬＥＤ装置（半導体発光装置）、及びＬＥＤ素子（半導体発光素子）と回路基板ついて説明する。

図１により本実施形態の製造方法で得られるＬＥＤ装置の外観を説明する。図１はこのＬＥＤ装置の斜視図である。ＬＥＤ装置１０は回路基板１２の上に蛍光体を含有した樹脂層１１が積層している。

図２により図１のＬＥＤ装置１０に実装されたＬＥＤ素子１３の実装状況を概説する。図２は図１のＬＥＤ装置１０から樹脂層１１を取り除いた状態のＬＥＤ装置２０の斜視図である。回路基板１２の板材１６上には−電極１４（第１電極）と＋電極１５（第２電極）が形成されている。さらにその上にはＬＥＤ素子１３がフリップチップ実装されている。このＬＥＤ素子１３のｎ側バンプ（第１バンプ、図示せず）とｐ側バンプ（第２バンプ、図示せず）はそれぞれ−電極１４と＋電極１５に接続している。

図３により回路基板１２上に形成した電極をさらに詳しく説明する。図３は図２のＬＥＤ装置２０からＬＥＤ素子１３を取り除いた回路基板１２の斜視図である。−電極１４は凸部を有し、この凸部の一部にＬＥＤ素子１３のｎ側バンプが接続する。ｎ側バンプの接続領域には補正膜１７が形成されている。＋電極１５にも凸部があり、回路基板１２の中央部で＋電極１５とｐ側バンプが接続する。

図４によりＬＥＤ素子１３の電極面を説明する。図４はＬＥＤ素子１３を電極面側から眺めた平面図である。下層にあるｎ型半導体層２１（第１半導体層）は、上層にあるｐ型半導体層２２（第２半導体層）から一部分が露出している。ｎ側バンプ２３はｎ型半導体層２１に接続し、ｐ側バンプ２４はｐ型半導体層２２に接続している。なおｎ側バンプ２３はｐ側バンプ２４より平面積が小さく、ｎ側バンプ２３およびｐ側バンプ２４は金バンプである。

図５によりＬＥＤ素子１３の断面を説明する。図５は図４のＢＢ線に沿ったＬＥＤ素子１３の断面図である。なおｎ側バンプ２３とｐ側バンプ２４が同時に図示できるように図４ではＢＢ線を曲げている。図５に示すようにサファイア基板２５の下面にはｎ型半導体層２１が形成されている。サファイア基板２５は厚さが１００〜１５０μｍである。ｎ型半導体層２１は厚さが５μｍ程度でありサファイア基板２５と輪郭が一致している。ｎ型半導体層２１の下面にはｐ型半導体層２２とｎ側バンプ２３がある。ｐ型半導体層２２は厚みが１μｍ程度であり、下面にｐ側バンプ２４が付着している。ｎ及びｐ側バンプ２３，２４は厚さが１０〜１５μｍであり、それぞれの下面の間にはｐ型半導体層２２の厚さに相当する約１μｍの段差がある。発光層（図示せず）は、ｎ型半導体層２１とｐ型半導体層２２の境界部にあり、平面的には概ねｐ型半導体層２２に等しい。

図６によりＬＥＤ素子１３と回路基板１２との接合状況を説明する。図６は、図２のＡ−Ａ線に沿うＬＥＤ装置２０の断面図である。なおＬＥＤ素子１３のｎ及びｐ側バンプ２３，２４と回路基板１２のスルーホール１４ａ，１５ａを同時に図示するため図２ではＡ−Ａ線を屈曲させた。またＬＥＤ素子１３の断面は図５と同じである。

板材１６の上面には−電極１４及び＋電極１５、並びに下面にはマザー基板（図示せず）の電極と接続するための出力電極１４ｂ及び出力電極１５ｂが形成されている。−電極１４と出力電極１４ｂ、並びに＋電極１５と出力電極１５ｂはそれぞれスルーホール１４ａ，１５ａで接続している。−電極１４とｎ側バンプ２３の接続部には、厚みが前述の段差（略１μｍ）と略等しく金からなる補正膜１７がある。板材１６は厚さが３００μｍでＢＴレジン（三菱瓦斯化学の商標名であり、ビスマレイミドトリアジン樹脂等からなる熱硬化性樹脂）からなる。−及び＋電極１４，１５と出力電極１４ｂ，１５ｂはニッケルと金を積層した銅箔である。スルーホール１４ａ，１５ａは直径が２００μｍで銅ペーストが充填されている。

図７により補正膜１７の周辺部の構造の詳細に説明する。図７は図６のＣで囲んだ領域の拡大図である。ｎ側バンプ２３は金バンプ部２３ａの下に金錫共晶層２３ｂを備えている。金錫共晶層２３ｂは厚さが２〜３μｍでｎ側バンプ２３と−電極１４を接合する。この共晶接合は融点が３００℃〜４２０℃になるため２５０℃前後のリフロー温度でＬＥＤ装置１０をマザー基板に実装するさい接合が維持されたままなので有利となる。板材１６上に形成された−電極１４は、厚さが１０〜２０μｍの銅箔１４ｆと、厚さが２μｍ程度のＮｉ層１４ｅと厚さが５０ｎｍ程度のＡｕ層１４ｃとが積層した構造になっている。−電極１４上に形成された補正膜１７の上部面は接合時に金錫共晶層２３ｂに金が溶け出すし金錫共晶となっている。

以上、本実施形態で製造するＬＥＤ装置１０について説明してきた。ひき続き図８〜図９により本実施形態の製造方法に係わる事項を説明する。

図８により本実施形態の製造方法を説明する。図８は本実施形態の製造方法の説明図である。（ａ）〜（ｇ）は各工程に対応し、大判基板８０（ないし回路基板１２）の断面が含まれるようにして各工程の特徴的な状況を示した。

（ａ）は大判基板８０の準備工程を示している。大判基板８０は一辺が約５０ｍｍの正方形であり回路基板領域が５００個ほど含まれる。ここで回路基板領域とは大判基板８０から個別に切断すると回路基板１２になる領域である。大判基板８０の板材１６上には金属層８１が貼り付いている。この金属層８１は銅箔上にＮｉと金が積層したものである。なお図示していないが既にスルーホール１４ａ，１５ａは形成済みであり、裏面にも金属層がある。

（ｂ）は電極形成工程を示している。この工程ではホトリソグラフィ法で−及び＋電極１４，１５など回路基板領域の電極を形成する。先ず大判基板上にレジスト膜を塗布し、このレジスト膜に電極パターンを露光する。次にレジスト膜を現像するとこの電極パターンを持ったエッチングマスクができあがる。この状態でエッチングしてエッチングマスクから露出している金属層８１を除去する。最後にエッチングマスクを除去すると金属層８１からなる電極が得られる。なお同じエッチング工程で出力電極１４ｂ、１５ｂ（図示せず）も形成する。

（ｃ）は補正膜形成工程を示している。この工程では各−電極１４のｎ側バンプ２３が接続する領域に補正膜１７を形成する。この補正膜１７はｐ型半導体層２２の厚さ（ｎ側バンプ２３とｐ側バンプ２４の段差）と略等しい厚さ（略１μｍ）であり、金ペーストをオフセット印刷法によって配置したものである。なお補正膜１７の形成には、マスクを使うことにより電解メッキ法やスパッタ法なども適用できる。

（ｄ）は配置工程を示している。予め大判基板８０上の回路基板領域のピッチに合わせて粘着シート８２上にＬＥＤ素子１３を配置しておく。ＬＥＤ素子１３が配列した粘着シート８２を裏返し、各ＬＥＤ素子１３のｎ側及びｐ側バンプ２３，２４がそれぞれ−及び＋電極１４，１５と接続できるように位置あわせする。なお粘着シート８２は加熱により粘着力がなくなる。粘着シート８２にはＬＥＤ素子１３のサファイア基板２５を貼りつける。

（ｅ）は接合工程を示している。位置あわせが完了した大判基板８０を加熱台８４上に載せ、ヘッド８３で粘着シート８２の上から加圧する。このときの圧力は１個のＬＥＤ素子１３あたり１０ｇｗ程度である。ヘッド８３で大判基板８０を固定したら加熱台８４の温度を上昇させ接合部が３００℃を数秒維持できるようにする。加熱が終わり大判基板８０が冷却したら加圧を止め大判基板８０を取り出す。

（ｆ）は大判基板８０から粘着シート８２を剥がす工程を示している。前述のように粘着シート８２は加熱により粘着力を失うので簡単に剥がすことができる。

（ｇ）は大判基板８０上に樹脂層１１を形成する工程を示している。（ｆ）の状態の大判基板８０を金型に装填し、この金型に樹脂を注入して樹脂層１１を形成する。なおこの樹脂層１１はＬＥＤ装置１０が白色発光するように蛍光体を含有している。

（ｈ）は個片化工程を示している。樹脂層１１が形成された大判基板８０をダイシングする。これで回路基板領域が個片化し個別のＬＥＤ装置１０が得られる。

図９により、図８（ｂ）の状態にある大判基板８０について説明する。図９は大判基板８０の一部分を拡大した平面図である。大判基板８０は点線で示した切断線９２があり、切断線９２により囲まれた領域が回路基板領域である。個片化工程では切断線９２により個々の回路基板領域が分割される。各回路基板領域には−電極１４と＋電極１５が形成されている。同様に各領域には出力電極１４ｂ，１５ｂ（図示せず）とスルーホール１４ａ，１５ａ（図示せず）も形成されている。参考のためひとつの回路基板領域にＬＥＤ素子１３が実装される領域１３ａを点線で示した。なお補正膜形成工程では−電極１４のｎ側バンプ２３が接合する領域に補正膜１７（図示せず）が形成される。
（第２実施形態）

以下、添付図面１０〜１２を参照しながら、本発明の第２実施形態について詳細に説明する。ＬＥＤ装置２０ａの外観及びＬＥＤ素子１３は第１実施形態を等しいので説明を省
く。なお説明のなかでＬＥＤ装置２０ａと回路基板１２ａはサフィックスをつけて第２実施形態であることを明示している。

図１０によりＬＥＤ素子１３と回路基板１２ａとが接合した状況を説明する。図１０は、図２のＡ−Ａ線に沿うＬＥＤ装置２０ａ（サフィックス変更）の断面図である。なおＬＥＤ素子１３のｎ側及びｐ側バンプ２３，２４と回路基板１２ａのスルーホール１４ｈ，１５ｈを同時に図示するため図２ではＡ−Ａ線を屈曲させた。またＬＥＤ素子１３の断面は図５と同じである。

板材１６ａの上面には−電極１４ｇ及び＋電極１５ｇ、並びに下面にはマザー基板（図示せず）の電極と接続するための出力電極１４ｉ及び出力電極１５ｉが形成されている。−電極１４ｇと出力電極１４ｉ、並びに＋電極１５ｇと出力電極１５ｉはそれぞれスルーホール１４ｈ、１５ｈで接続している。−電極１４ｇとｎ側バンプ２３の接続部には、厚みが前述の段差（略１μｍ）に等しく金からなる補正膜１７ａがある。板材１６ａは厚さが４００μｍでアルミナからなる。−及び＋電極１４ｇ，１５ｇはＴｉＷ合金層とＮｉＣｕ層とＮｉＡｕ層が積層している。スルーホール１４ｈ，１５ｈの導電部並びに出力電極１４ｉ，１５ｉも−及び＋電極１４ｇ，１５ｇと同時に形成される。スルーホール１４ｈ，１５ｈは直径が２００μｍの貫通孔の内側に金属層をそなえており、必要に応じて中空部に樹脂（図示せず）が充填される。

図１１により補正膜１７ａの周辺部の構造を詳細に説明する。図１１は図１０のＤで囲んだ領域の拡大図である。ｎ側バンプ２３は金バンプ部２３ａの下に金錫共晶層２３ｂを備えている。この金錫共晶層２３ｂは厚さが２〜３μｍでｎ側バンプ２３と−電極１４ｇを接合する。共晶接合は融点が３００℃〜４２０℃になるため２５０℃前後のリフロー温度でＬＥＤ装置１０をマザー基板に実装するさい接合が維持されたままとなるので有利となる。板材１６ａ上に形成された−電極１４ｇは、厚さが０．３μｍのＴｉＷ合金層１４ｍ、厚さが３０μｍ程度のＣｕ合金層１４ｋと厚さが５μｍ程度のＮｉＡｕ層１４ｊとが積層した構造になっている。なお、ＴｉＷ合金層１４ｍは上面に薄いＮｉ層（図示せず）が積層しており、ＮｉＡｕ層１４ｊはＮｉ層上に０．０５μｍ程度のＡｕが積層したものである。また−電極１４ｇ上に形成された補正膜１７ａの上部は接合時に金錫共晶層２３ｂに金が溶け出し金錫共晶となっている。

図１２により本実施形態の製造方法を説明する。図１２は本実施形態の製造方法の説明図である。（ａ）〜（ｊ）が各工程に対応し、大判基板８５（ないし回路基板１２ａ）の断面が含まれるようにして各工程の特徴的な状況を示した。

（ａ）は大判基板８５の準備工程を示している。大判基板８５は一辺が約５０ｍｍの正方形であり、回路基板領域が５００個ほど含まれる。ここで回路基板領域とは大判基板８５に−及び＋電極１４ｇ，１５ｇを形成してから個別に切断すると回路基板１２ａになる部分である。なお図示していないが既にスルーホール１４ｈ，１５ｈは開口しているが導電部は形成されていない。

（ｂ）は共通電極形成工程を示している。大判基板８５の板材１６ａ上にスパッタ法でＴｉＷ合金からなる共通電極８１ａを形成する。なお図示していないが、大判基板８５の裏面、スルーホール１４ｈ，１５ｈの内面にも共通電極が形成される。

（ｃ）は電極メッキ工程を示している。この工程ではホトリソグラフィ法を組み合わせた電解メッキ法で共通電極８１ａ上に−電極１４ｇ及び＋電極１５ｇを含む電極パターンを形成する。大判基板８５上にネガのレジスト膜を塗布し、このレジスト膜に電極パターンを露光する。レジスト膜を現像すると電極パターン以外の領域にメッキマスクができあ
がる。この状態で共通電極８１ａを使って電解メッキ法によりＣｕ層１４ｋを形成する。引き続きＮｉＡｕ層１４ｊのＮｉ層（図示せず）を電解メッキ法で形成してからＡｕ層（図示せず）を無電解メッキ法で形成し、メッキマスクを除去すると共通電極上に電極パターンが得られる。なおＴｉＷ層１４ｋのＮｉ層（図示せず）も無電解メッキ法で形成する。

（ｄ）は補正膜形成工程を示している。この工程でも前述のホトリソグラフィ法を組み合わせた電解メッキ法でｎ側バンプ２３が接続する−電極１４ｇの領域に補正膜１７ａを形成する。この補正膜１７ａはｐ型半導体層２２の厚さ（ｎ側バンプ２３とｐ側バンプ２４の段差）と略等しい厚さ（略１μｍ）である。本実施形態ではＮｉＡｕ層１４ｊを形成してからエッチングマスクを除去したが、このエッチングマスクを除去せず新たなレジスト膜を塗布しても良い。

（ｅ）は共通電極除去工程を示している。この工程では電極パターンをマスクとして過酸化水素水で共通電極をエッチング除去する。この結果、補正膜１７ａと共に大判基板８５の板材上にＴｉＷ合金層１４ｍ、Ｃｕ層１４ｋ，ＮｉＡｕ層１４ｊからなる電極パターンが残る。

（ｆ）は配置工程、（ｇ）は接合工程、（ｈ）は大判基板８５から粘着シート８２を剥がす工程、（ｉ）は大判基板８５上に樹脂層１１を形成する工程、（ｊ）は個片化工程を示しており、第１実施形態と同じである。

第１及び第２実施形態においてもし補正膜１７，１７ａがなかったと仮定した場合、接合工程でｎ側バンプ２３と−電極１４，１４ｇを接触させるためｐ側バンプ２４を１μｍ押しつぶすと、ｐ側バンプ２４の金錫合金層の一部がｐ側バンプ２４の接続領域からはみ出し、ＬＥＤ素子１３のショートを起こすことがある。しかし第１及び第２実施形態では補正膜１７，１７ａがあるため、ｐ側バンプ２４の接続領域からはみ出す錫金合金を少なくできるのでショートが起きなくなる。またｐ側バンプ２４を無理に押しつぶす必要がないので、接合工程における加圧を小さくできる。この圧力が小さいとバンプと半導体層の間に存在する金属薄膜に過度な応力をかけずに済むため、これらの薄膜層間の剥離を抑えられる。このように第１及び第２実施形態では接合信頼性を向上させることができる。

第１及び第２実施形態ではｎ型半導体層２１、ｎ側バンプ２３、−電極１４，１４ｇを第１半導体層、第１バンプ、第１電極とし、ｐ型半導体層２２、ｐ側バンプ２４、＋電極１５，１５ｇを第２半導体層、第２バンプ、第２電極とした。これに対しサファイア基板に先ずｐ型半導体層を積層しその上にｎ型半導体層を積層する場合は、ｐ型半導体層、ｐ側バンプ、＋電極が第１半導体層、第１バンプ、第１電極となり、ｎ型半導体層、ｎ側バンプ、−電極が第２半導体層、第２バンプ、第２電極となる。

第１及び第２実施形態では金錫共晶で接合していた。しかしながら接合方法は金錫共晶に限られない。半導体発光素子のバンプと回路基板の電極とを半田で接合しても良い。この場合はリフロー温度で接合部が離れないようにリフローを短時間で済ませる必要がある。また導電粒子を混練した接着材でバンプと電極を接続しても良い。また補正膜を導電ペースとし、発光層に接する側のバンプ（第１及び第２実施形態ではｐ側バンプ２４）を共晶接合とし、他方のバンプ（第１及び第２実施形態ではｎ側バンプ２３）を導電ペースト接合としても良い。主な発熱源は発光層であるから、他方のバンプは放熱と関係なくなるため導電ペーストのような熱伝導性の低い導電材料も使える。

１０、２０、２０ａ…ＬＥＤ装置（半導体発光装置）、
１１…樹脂層、
１２…回路基板、
１３…ＬＥＤ素子（半導体発光素子）、
１３ａ…ＬＥＤ素子１３が実装される領域、
１４、１４ｇ…−電極（第１電極）、
１４ａ、１４ｈ、１５ａ、１５ｈ…スルーホール、
１４ｂ、１４ｉ、１５ｂ、１５ｉ…出力電極、
１４ｃ…Ａｕ層、
１４ｅ…Ｎｉ層、
１４ｆ…銅箔、
１４ｊ…ＮｉＡｕ層、
１４ｋ…Ｃｕ層
１４ｍ…ＴｉＷ合金層、
１５、１５ｇ…＋電極（第２電極）、
１６、１６ａ…板材、
１７、１７ａ…補正膜
２１…ｎ型半導体層（第１半導体層）、
２２…ｐ型半導体層（第２半導体層）、
２３…ｎ側バンプ（第１バンプ）、
２３ａ…金バンプ部、
２３ｂ…金錫共晶層、
２４…ｐ側バンプ（第２バンプ）、
２５…サファイア基板、
８０、８５…大判基板、
８１…金属層、
８１ａ…共通電極、
８２…粘着シート、
８３…ヘッド、
８４…加熱台。

Claims (3)

1. 第２半導体層から露出した第１半導体層に接続する第１バンプと前記第２半導体層に接続する第２バンプとを備える半導体発光素子を、
   前記第１バンプに接続する第１電極と前記第２バンプに接続する第２電極とを備える回路基板にフリップチップ実装した半導体発光装置の製造方法において、
   前記回路基板を形成するための回路基板領域が配列した大判基板を準備する準備工程と、
   前記回路基板領域に前記第１電極と前記第２電極を形成する電極形成工程と、
   前記第１バンプが接続する前記第１電極の領域に前記第２半導体層の厚さと略等しい厚さを有する補正膜を形成する補正膜形成工程と、
   前記回路基板領域に前記半導体発光素子を配置する配置工程と、
   前記回路基板領域の前記第１電極と前記第１バンプ並びに前記第２電極と前記第２バンプとを接合する接合工程と、
   前記大判基板から前記回路基板領域を個片化する個片化工程と
   を備えることを特徴とする半導体発光装置の製造方法。
2. 第２半導体層から露出した第１半導体層に接続する第１バンプと前記第２半導体層に接続する第２バンプとを備える半導体発光素子を、
   前記第１バンプに接続する第１電極と前記第２バンプに接続する第２電極とを備える回路基板にフリップチップ実装した半導体発光装置の製造方法において、
   前記回路基板を形成するための回路基板領域が配列した大判基板を準備する準備工程と、
   該大判基板上に共通電極を形成する共通電極形成工程と、
   該共通電極上に前記第１電極と前記第２電極を含む電極パターンを電解メッキ法で形成する電極メッキ工程と、
   前記第１バンプが接続する前記第１電極の領域に前記第２半導体層の厚さと略等しい厚さを有する補正膜を形成する補正膜形成工程と、
   前記電極パターンをマスクとして前記共通電極を除去する共通電極除去工程と、
   前記回路基板領域に前記半導体発光素子を配置する配置工程と、
   前記回路基板領域の前記第１電極と前記第１バンプ並びに前記第２電極と前記第２バンプを接合する接合工程と、
   前記大判基板から前記回路基板領域を個片化する個片化工程と
   を備えることを特徴とする半導体発光装置の製造方法。
3. 前記接合工程において前記第１バンプと前記第１電極並びに前記第２バンプと前記第２電極が金錫共結で接合することを特徴とする請求項１又は請求項２に記載の半導体発光装置の製造方法。

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