JP2011128826A5

JP2011128826A5 - 記憶装置、システムｌｓｉ及びデータ処理方法

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Publication number: JP2011128826A5
Application number: JP2009285909A
Authority: JP
Filing date: 2009-12-17
Publication date: 2013-01-24

Description

図９において、ホスト側ではＳＳＤに対する論理アドレス空間（ＨＬＢＡ）は、１セクタ（５１２Ｂ）を最小単位として全容量分をリニアに（順次）並べて先頭アドレス０から最終アドレスｍａｘまで複数の区分（区画０〜区画ｎ）に分割管理するよう設定される。これに対応してＳＳＤ側では、不揮発性メモリの全領域のうちシステム領域を除いて、複数の区分（区画０〜区画ｎ）に分割管理する。１つの区画は、例えば区画０に例示されているように不揮発性メモリの消去単位群に対応して、ＬＰＢＡ０〜ＬＰＢＡＹで構成される。

この１つの区画は、それぞれ複数の消去単位群で構成され、この複数の消去単位群はホストからのデータ書き込み用領域として割り当てられる消去単位群（図において「割当分」と表示。）と未使用分として設けられた消去単位群（図において「未使用」と表示。）とで構成される。各消去単位はデータ書き込みが行われたときは未書き込みページがあっても一括して消去される単位記憶領域として扱われる。未使用分は、フリー部分と代替（不良救済）として設けられている。上記割当分と未使用分の境界は、固定ではなく矢印で示したフリー検索（未使用（フリー）の消去単位（ＬＰＢＡ）を検索すること。）で既存割当ＬＰＢＡがフリーＬＰＢＡに、新しく割当られたフリーＬＰＢＡが割当分に動的に交換される。１つの消去単位（ＬＰＢＡ）は、複数のＮＡＮＤフラッシュメモリチップから構成され、ページ０（ＰＡＧＥ０）から最終ページ（ｍａｘ）までをデータ領域（論理アドレス割当分）とランダムキャッシュ領域（アドレス重複分）に区分されている。これらの区分の境界は固定で扱われる。

ホスト論理アドレス空間において特定のアドレスを割り当てることで区分される区画０〜ｎは、不揮発性メモリ上の物理アドレス空間において特定のアドレスを割り当てることで区分される区画０〜ｎに一対一に対応しており、ホスト論理アドレス空間の特定の区画に書き換えデータが集中すると、前記のようにライトアクセス時間が遅くなる問題に加え、さらに、対応する区画を構成する特定の不揮発性メモリが比較的短い期間内で書き換え回数の制限に達してしまうという問題が生じる。

図１には、この発明に係る記憶装置ＳＳＤ（Solid State Drive)の一実施例のブロック図が示されている。この実施例の記憶装置は、ＨＤＤ互換記憶装置として、特に制限されないが、半導体不揮発性メモリ（ＮＡＮＤフラッシュメモリ）ＦＬ０〜ＦＬ９と、半導体揮発性メモリＳＤＲＡＭ及び太い点線で示されたコントローラ部としてのシステムＬＳＩ、インターフェイスチップＳ−ＡＴＡ(Serial Advanced Technology Attachment) を１つのパッケージの中に搭載して、約３２Ｇバイトのような記憶容量を持つような記憶装置ＳＳＤとされる。Ｓ−ＡＴＡ(Serial Advanced Technology Attachment) は、パソコンにハードディスクや光ドライブを接続するためのインターフェイス規格である。

同図で点線で示したホストＨＯＳＴと、半導体不揮発性メモリＦＬ０〜ＦＬ９との間のデータのやりとりは、上記インターフェイスチップＳ−ＡＴＡ及び制御論理回路としてのシステムＬＳＩを介して行われる。システムＬＳＩは、上記インターフェイスＳ−ＡＴＡに対応して設けられたシリアル／パラレル変換等を行う入出力回路Ｐ−ＡＴＡと、コントローラＡＴＡＣを介して入出力回路Ｐ−ＡＴＡに接続される点線で示された信号経路切替回路ＲＣを含む。信号経路切替回路ＲＣは、ＥＣＣ回路との間での信号伝達を行うセレクタＳ１、上記入出力回路Ｐ−ＡＴＡとの間で信号伝達を行うセレクタＳ２、ライトバッファＷＢ０，ＷＢ１との間で信号伝達を行うセレクタＳ４、半導体不揮発性メモリＦＬ０〜ＦＬ９に設けられたフラッシュ入出力部ＦＩＣとの間で信号伝達を行うセレクタＳ５及び半導体揮発性メモリＳＤＲＡＭに対応してメモリ制御回路ＳＤＲＡＭＣとの間で信号伝達を行うセレクタＳ３を有しており、以下に説明するメモリ動作に対応して各回路ブロック間での信号伝達を行う。

図２には、この発明に係る記憶装置ＳＳＤの記憶方法を説明するための一実施例のメモリマップ図が示されている。ホスト側論理アドレスＨＬＢＡは、０からｍａｘまでのアドレス空間を有し、各論理アドレスにより１セクタ（５１２Ｂ）のデータを指定する。これに対して、前記図１で説明したように記憶装置ＳＳＤを構成する半導体不揮発性メモリＦＬ０〜ＦＬ９のそれぞれにおける１回の書き込みによる最大書き込みデータ数は８ｋＢである。これらのことを前提とし、ホスト側から半導体不揮発性メモリＦＬ０〜ＦＬ９に対してランダムライトアクセスを効率よく高速に行うようにするため、ＳＳＤ側においてはホスト側論理アドレスの１０個（１０セクタ）分に対応したデータ５１２Ｂ×１０（＝５ｋＢ（キロバイト））を最小管理単位に設定する。つまり、ＳＳＤ側では、ホスト側における論理アドレス０、１０、２０、３０、４０……（１０進法表記）のように１０個毎の論理アドレス（即ち１０個ずつのセクタ）に対応するデータをＳＳＤ側での最小管理単位として扱う。

ＳＳＤ側では、上記１つの最小管理単位を構成する１０個のセクタのそれぞれの論理アドレスは、（１０進法表記において）順に並ぶ論理アドレス０〜９、１０〜１９、２０〜２９、・・・・のように、各セクタにおいて論理アドレス最下位桁０〜９の順序を保持したままとして扱う。前記のように半導体不揮発性メモリＦＬ０〜ＦＬ９のように１０チャネル分の入出力部を持つために、１回の書き込みで８０ｋＢのデータの書き込みが可能である。そこで、ライトバッファＷＢ０，ＷＢ１は、前記のようにそれぞれ８０ｋＢの記憶容量を持つようにされる。したがって、ライトバッファＷＢ０，ＷＢ１は、それぞれが５ｋＢを最小管理単位として１６個分を記憶することができる。

同図に例示されているような５ｋＢのライトデータＷＤ１，ＷＤ２，ＷＤ３が論理アドレス順とは無関係にランダムに入力されると、最初のライトデータＷＤ１はライトバッファＷＢ０の先頭に格納され、第２番目のライトデータＷＤ２は上記ライトデータＷＤ１の次に格納され、第３番目のライトデータＷＤ３は上記ライトデータＷＤ２の次に格納される。このように、１６個分のライトデータＷＤ１〜ＷＤ１６（図示せず）が論理アドレスの順序とは無関係にされてライトバッファＷＢ０に入力順に従って書き込まれ、１６個目に引き続き１７個目以上のライトデータが入力されると、ライトバッファＷＢ１に前記同様に格納される。

ライトバッファＷＢ１へのライトデータの入力と並行して、ライトバッファＷＢ０に格納された８０ｋＢのデータは、１ページ（ＰＡＧＥ）分データとして不揮発性メモリＦＬ０〜ＦＬ９に書き込まれる。この書き込みの準備動作として、ライトバッファＷＢ０からは前記のように３２ビット（４Ｂ）の単位で順次にデータが出力されるので、フラッシュ入出力部ＦＩＣでセクタ毎にデータの分配が行われる。例えば、フラッシュインターフェイスライトデータＷＤ１の１０進法での最下位桁０に対応した論理アドレスのセクタがチャンネル０に対応した不揮発性メモリＦＬ０に、同様な最下位桁１に対応した論理アドレスのセクタがチャンネル１に対応した不揮発性メモリＦＬ１に、以下同様に最下位桁９に対応した論理アドレスのセクタがチャンネル９に対応した不揮発性メモリＦＬ９にそれぞれ入力される。ライトデータＷＤ２，ＷＤ３においても、前記ライトデータＷＤ１と同様にして不揮発性メモリＦＬ０〜９に入力される。なお、チャンネル０〜９は図１に図示される１０本の信号線Ｄ１１にそれぞれ対応する。

この実施例では、不揮発性メモリの物理アドレスＢｉｄｘは、０〜ｍａｘまでのアドレス空間を有し、各物理アドレスにより１ページ（ＰＡＧＥ）分のデータを指定する。通常メモリアドレスは、２進のアドレス信号により指定される。したがって、ＳＳＤの最小管理単位も４セクタや８セクタのように２進の重みに対応して設定することが考えられる。例えば、不揮発メモリ側で８チャンネルの不揮発性メモリＦＬ０〜７を用いて１ページ（ＰＡＧＥ）書き込み可能に構成すると、上述したように各チャンネルの不揮発メモリはそれぞれ最大８ｋＢのデータ書き込みが可能に構成されているので、１ページあたり６４ｋＢ（１２８セクタ）のデータ書き込みを可能にすることもできる。即ち、ホスト側の論理アドレスで指定される８セクタ（４ｋＢ）を最小管理単位とするデータ書き込みが前記バッファメモリ（ＷＢ０又はＷＢ１）に順次行われ、前記バッファメモリに格納される１６個の最小管理単位のデータを不揮発メモリ側の１ページ分として書き込み可能となる。この場合には、ホスト論理アドレス空間に対して物理アドレス空間は、前記最小管理単位により１／８（３ビット分）に縮小され、１６個の最小管理単位により１ページが構成されるので更に１／１６（４ビット分）に縮小されることになる。この結果、ホスト論理アドレス空間と不揮発性メモリの物理アドレス空間とを縮小された形態で一致させることができるので、前記図９の場合に比べ不揮発性メモリの物理アドレス空間の効率的使用が可能となり、アドレス空間縮小で節約される記憶領域をランダムライトアクセスのためのフリー部分や代替（不良救済）を設けるための拡張ビットとして使用することが可能となる。

上述したように、前記バッファメモリに格納される１６個の最小管理単位のデータを不揮発メモリ側の１ページ分として書き込む構成としたことによって、１０チャネルの不揮発性メモリＦＬ０〜９で構成される１ページ当たりのセクタ数を最大１０×１６＝１６０個のように増加させることができる。例えば上述実施例のように、８チャネルの不揮発性メモリＦＬ０〜７で１ページを構成する場合、１ページあたりのセクタ数は８×１６＝１２８セクタと設定することができるので、ホスト側の論理アドレスで指定される前記８セクタ（４ｋＢ）を最小管理単位とするデータの１６個分が不揮発メモリの物理アドレス空間の１ページ内に格納することが可能となる。このように不揮発メモリの物理アドレス空間が増加するので、ホスト論理アドレス空間に格納される全データを記憶することができる記憶領域の他に余分の記憶領域を設けることができる。この記憶領域は、前記ランダムライトアクセスのためのフリー部分や代替分（不良救済）とシステム検索領域（図３に図示される管理テーブルを格納する領域）として使用される。すなわち、この実施例の物理アドレス空間は、ページ０（ＰＡＧＥ０）から最終ページ（ｍａｘ）までがシステム検索領域、初期割当領域、初期未使用領域及び代替分が割り当てられる。初期割当領域は、前記データ領域（論理アドレス割当分）であり、ホスト論理アドレス空間の全データが格納可能な記憶容量を持つ。そして、前記のような最小管理単位により生成した記憶領域が、上記初期未使用領域及び代替分に振り分けられる。

ホスト側からはライトデータの任意の先頭論理アドレスとセクタ数Ｎが入力される。したがって、ライトバッァＷＢ０等には、最小管理単位の持つ前記０〜９のアドレスのうち、上記先頭の論理アドレスに対応した０〜９のうちいずれか１つを指定して上記セクタ数に対応して９まで順次に書き込まれる。セクタ数Ｎが当該最小管理単位を超えるときには、次の最小管理単位に残りのセクタが０から順に入力される。この結果、ライトバッァＷＢ０等においては、前記のようなランダムライトアクセスによって最小管理単位に無効データ（無効セクタ）が含まれるものが発生する。このため、フラッシュメモリへの１ページ分の書き込みの際に、当該最小管理単位の以前の記憶情報（１０セクタ分）をフラッシュメモリから読み出し、上記ランダムライトアクセスによって入力された更新データを除いた無効データ部分に対応したセクタデータがコピーされる。このような置き換えによって、ライトバッァＷＢ０等には最小管理単位毎に常に最新データ（更新データ）が格納され、前記のような現書込先とされるフラッシュメモリに書き込まれる。このような書き込み動作に対応して上記フラッシュメモリにおける以前のコピー元の最小管理単位は無効にされる。

図３には、この発明に係る記憶装置ＳＳＤにおけるアドレス変換テーブルの一実施例である管理テーブルの説明図が示されている。この実施例の管理テーブルは、次のように５種類から構成される。ＰＡＰＡＴは、ページアドレス物理アドレステーブルであり、ホスト論理アドレス（ＨＬＢＡ）に対応するアドレス変換テーブルの格納先を示す。ＰＡＰＡＴは、ホスト論理アドレス６４０ｋＢ分（５ｋＢ×１２８）の物理格納先を４Ｂで示す。このＰＡＰＡＴは、不揮発性メモリ（フラッシュメモリに）に格納せず、起動時にＰＡＴとＢＳＴから揮発性メモリＳＤＲＡＭに構築し、動作中は揮発性メモリＳＤＲＡＭにて最新情報を常時管理する。

ＰＡＴは、ページアドレステーブルであり、ホスト側に構成される論理アドレスに対応する不揮発メモリ上の物理アドレスが格納されている。このＰＡＴは、不揮発性メモリ（フラッシュメモリに）格納され、必要に応じて揮発性メモリＳＤＲＡＭにリードされる。

図３において、変換対象のホスト論理アドレスＨＬＢＡｘは、最小管理単位（５ｋＢ）×１２８のホストページアドレスＨＰＡｘに変換される。揮発性メモリに全展開されているＰＡＰＡＴのＨＰＡｘで指定されたアドレスには、ＢＳＴインデックスが格納されており、これを参照するとＰＡＴの物理格納先情報（ページ情報とＢＳＴインデックス）を取得することができる。揮発性メモリに全展開されているＰＡＰＡＴのＢＳＴインデックス（ＢＳＴのアドレス）により指定されたアドレス参照データから、ＰＡＴ格納先の不揮発性メモリのブロック状態（物理ブロック情報）が取得できる。前記ＰＡＴの物理格納先情報から不揮発性メモリのＰＡＴ（５１２Ｂ）をＰＡＴ（バッファ）にリードし、ＰＡＴ内の１２８個のテーブルより、ＨＰＡｘに対応するユーザデータ格納先の不揮発性メモリの物理ブロックアドレスを取得できる。物理ブロックアドレスより、ＢＳＴインデックスを計算し、ＢＳＴを参照してユーザデータ格納先の不揮発性メモリのブロック状態の情報（物理ブロック情報）を取得する。揮発性メモリに全展開されているＰＡＰＡＴのＢＳＴインデックスを参照すると、データ格納先の不揮発性メモリの物理アドレス及びブロック状態の情報（物理ブロック情報）を取得でき、不揮発性メモリのユーザデータに至る。このようなアドレス変換により、ホスト側から目的の１つのユーザデータをリードできる。

Claims

ホストに接続して使用される記憶装置であって、
前記記憶装置は、コントローラ部と、前記ホストとの間でハーディスク互換仕様でデータ伝達を行う入出力インターフェイスと、ブロック単位で一括消去される構成の半導体不揮発性メモリの複数個で構成された半導体不揮発性メモリ部と、前記半導体不揮発性メモリの複数個と前記コントローラ部との間を接続する前記半導体不揮発性メモリの前記複数個に対応する数のチャンネルで構成されるチャンネル部と、を有し、前記半導体不揮発性メモリ部は前記チャンネルの複数を介して転送されるデータがページ書き込みされるように接続されており、
前記コントローラ部は、
前記入出力インターフェイスを介して前記ホストとの間で行われるデータ伝達を制御する第１入出力制御部と、前記半導体不揮発性メモリの複数個に対する前記チャンネルを介してデータ伝達を制御する第２入出力制御部と、バッファメモリ部と、前記第１入出力制御部、前記バッファメモリ部及び前記第２入出力制御部のそれぞれに接続されデータ伝達を制御する信号経路切替回路と、を有し、
前記ホストから論理アドレスの順序とは無関係に入力されるセクタ単位のデータを前記バッファメモリ部に順次格納する処理と、
前記バッファメモリ部に格納されたデータを前記セクタ単位の複数個を管理単位として前記信号経路切替回路を介して前記第２入出力部にデータ転送する処理と、
前記管理単位のデータを前記ページ書き込みに設定された数のチャンネルを介して前記半導体不揮発性メモリ部にページ単位でデータを書き込む処理とを実行制御するように構成されてなる記憶装置。
請求項１において、
前記バッファメモリ部は、複数のバッファメモリで構成され、それぞれのメモリ容量が前記管理単位のメモリ容量を有するように構成されており、
前記コントローラ部は、
前記ホストから入力されるセクタ単位で入力されるデータをバッファメモリのそれぞれに順次格納する処理と、
格納データ量が前記管理単位に達したバッファメモリから当該データを読み出し前記信号経路切替回路を介して前記第２入出力部にデータ転送する処理とをさらに実行することで前記管理単位のデータを１ページとして前記半導体不揮発性メモリ部にページ書き込みされるように構成されてなる記憶装置。
請求項１または２において、
前記チャンネル部は１０個のチャンネルで構成され、前記フラッシュメモリ部における前記管理単位が前記ホスト側セクタの１６個に相当するメモリ容量となるように設定されており、前記半導体不揮発性メモリ部は１ページあたり最大で前記ホスト側セクタ数１６０個に相当するデータを格納可能に構成されてなる記憶装置。
請求項３において
前記バッファメモリ部に格納される前記管理単位のデータを１ページとして、前記複数個より少ない数のチャンネルに接続される不揮発性メモリに転送し、前記少ない数のチャンネルに接続された前記半導体不揮発メモリに前記ホストの論理アドレス空間の全てに対応するデータが格納可能に構成され、残りのチャンネルに接続される不揮発性メモリにその他のデータが格納されるように構成されてなる記憶装置。
請求項４において
前記チャンネル部が１０個のチャンネルで構成される場合、前記少ない数のチャンネルは８個のチャンネルであり、前記８個のチャンネルに接続された前記半導体不揮発性メモリに前記ホストの論理アドレス空間の全てに対応するデータが格納可能に構成され、残りの２チャンネルに接続される不揮発性メモリにその他のデータが格納されるように構成されてなる記憶装置。
ホストに接続して使用される記憶装置であって、
前記記憶装置は、コントローラ部と、前記ホストとの間でハーディスク互換仕様でデータ伝達を行う入出力インターフェイスと、ブロック単位で一括消去される構成の半導体不揮発性メモリの複数個でに構成された半導体不揮発性メモリ部と、前記半導体不揮発性メモリの複数個と前記コントローラ部との間を接続する前記半導体不揮発性メモリの複数個に対応する数のチャンネルで構成されるチャンネル部と、半導体揮発性メモリと、を有し、前記半導体不揮発性メモリ部は前記チャンネルの複数を介して転送されるデータがページ書き込みされるように接続されており、
前記半導体不揮発性メモリ部は、システム検索領域と、ホスト側からの全ライト状態に対応した割当領域と、未使用領域とを有し、前記システム検索領域、割当領域及び未使用領域の各領域は、それぞれ複数の消去単位を有し、
前記コントローラ部は、
前記入出力インターフェイスを介して前記ホストとの間で行われるデータ伝達を制御する第１入出力制御部と、前記半導体不揮発性メモリの複数個に対する前記チャンネルを介してのデータ伝達を制御する第２入出力制御部と、バッファメモリと、前記第１入出力制御部、前記バッファメモリ及び前記第２入出力制御部に接続されデータ伝達を制御する信号経路切替回路と、を有し、起動時に、ホスト側論理アドレスと前記半導体不揮発性メモリ側の物理アドレスとの変換情報を生成して前記半導体揮発性メモリに記憶させる第１動作と、
前記ホストから論理アドレスの順序とは無関係に入力されるセクタ単位の書き込みデータを前記バッファメモリに順次格納する第２動作と、
前記バッファメモリに格納されたデータを前記セクタ単位の複数個を管理単位として前記信号経路切替回路を介して前記第２入出力制御部にデータ転送し、前記半導体不揮発性メモリにおける予め割当られた第１の消去単位の未書き込み領域に順次に書き込む第３動作と、
前記第１動作乃至第３動作の繰り返しにより、前記第１の消去単位の未書込領域がなくなると、未書き込みの消去単位が２以上無いことを条件として前記半導体不揮発性メモリの前記割当領域及び未使用領域の中から検索された最も有効データの少ない第２の消去単位におけるかかる有効データを予め準備されている消去済又は未使用の第３の消去単位に書き込んで前記変換情報を更新し、かかる第３の消去単位を前記第１の消去単位に置き換える第４動作と、
前記第２の消去単位を一括消去して消去済とされた前記第３の消去単位を準備するとともに、かかる第２の消去単位の消去動作と並行して前記割当領域及び未使用領域を検索して新しい前記第２の消去単位の用意する第５動作の実行制御を行うように構成されてなる記憶装置。
請求項６において、
前記半導体不揮発性メモリは、ＮＡＮＤ型フラッシュメモリであり、
前記コントローラ部は、ＣＰＵを含むシステムＬＳＩであり、
前記コントローラ部のバッファメモリは、第１バッファメモリと第２バッファメモリとで構成され、かかる第１バッファメモリと第２バッファメモリは、前記第２動作と第３動作において、一方のバッファメモリを用いて前記第２動作が行われるとき他方のバッファメモリを用いて前記第３動作が同時並行して行われることが可能とされ、
前記第４動作において、一方のバッファメモリを用いて前記第２の消去単位における有効データを予め準備されている第３の消去単位に書き込むとき、他方のバッファメモリを用いて前記第２の消去単位における次の有効データの読み込みを行う、
記憶装置。
請求項６及び７のいずれかにおいて、
前記半導体不揮発性メモリ部が１０個の前記半導体不揮発性メモリで構成され、前記複数個を管理単位とするデータを前記半導体不揮発性メモリ部に転送する前記チャンネル部が１０個のチャンネルで構成され、前記チャンネルのそれぞれに対応して配置された前記半導体不揮発メモリのそれぞれは複数のフラッシュメモリ半導体チップで構成される、
記憶装置。
請求項６乃至８のいずれかにおいて、
前記複数個より少ない数のチャンネルに接続される前記半導体不揮発性メモリを用いて１ページ書き込み可能に設定し、前記少ない数のチャンネルに接続された前記半導体不揮発メモリに前記ホストの論理アドレス空間の全てに対応するデータが格納可能に構成することで前記ホスト論理アドレス空間と不揮発性メモリの物理アドレス空間とを縮小した形態で一致させ、残りのチャンネルに接続された前記半導体不揮発性メモリを拡張記憶領域として使用する構成の記憶装置。
請求項６において、
ホスト側の論理アドレスに対応した記憶データが格納された前記半導体不揮発性メモリの物理アドレスを記憶するアドレス変換情報は、
ホスト側論理アドレスに対応するアドレス変換テーブルの格納先を示す第１情報と、
ホスト側論理アドレスの物理アドレスを示す第２情報と、
前記半導体不揮発性メモリの消去単位を管理する第３情報とを含む、
記憶装置。
請求項６ないし１０のいずれかにおいて、
前記記憶装置は、電源検出回路と、電圧保持回路とを更に有し、
前記コントローラ部は、
前記ホストにおける電源遮断時において、前記電源検出回路で検出される電源遮断検出信号により、前記コントローラ部、半導体揮発性メモリ及び半導体不揮発性メモリに対する動作電圧を前記電圧保持回路の保持電圧に切り替え、前記バッファメモリと前記半導体揮発性メモリの退避対象データを読み出して前記半導体不揮発性メモリに書き込み、
ホストにおける電源投入時において、前記電源検出回路で検出される電源投入検出信号により、ホストからの電源電圧を前記電圧保持回路の入力電圧、前記コントローラ部、半導体揮発性メモリ及び半導体不揮発性メモリの動作電圧として供給し、前記半導体不揮発性メモリに保持された退避対象データを読み出して前記バッファメモリと半導体揮発性メモリに書き込みを行う、
記憶装置。
ホストに接続して使用される記憶装置に組み込んで使用されるコントローラ部を構成するシステムＬＳＩであって、
前記記憶装置は、ブロック単位で一括消去される構成の半導体不揮発性メモリの複数個で構成された半導体不揮発性メモリ部と、前記ホストとの間でハーディスク互換仕様でデータ伝達を行う入出力インターフェイスと、前記コントローラ部と、前記半導体不揮発性メモリの複数個と前記コントローラ部との間を接続する前記半導体不揮発性メモリの前記複数個に対応する数のチャンネルで構成されるチャンネル部と、を含んで構成されるものであり、
前記コントローラ部を構成するシステムＬＳＩは、
前記入出力インターフェイスを介して前記ホストとの間で行われるデータ伝達を制御する第１入出力制御部と、
前記半導体不揮発性メモリの複数個に対する前記チャンネルを介してのデータ伝達を制御する第２入出力制御部と、
バッファメモリ部と、
前記第１入出力制御部、前記バッファメモリ部及び前記第２入出力制御部のそれぞれに接続されデータ伝達を制御する信号経路切替回路と、
前記第１入出力制御部、前記バッファメモリ、前記第２入出力制御部及び信号経路切替回路の動作を制御するＣＰＵとを含み、
前記コントローラ部は、
前記ホストから論理アドレスの順序とは無関係に入力されるセクタ単位のデータを前記バッファメモリ部に順次格納する処理と、
前記バッファメモリ部に格納されたデータを前記セクタ単位の複数個を管理単位として前記信号経路切替回路を介して前記第２入出力部にデータ転送する処理と、
前記管理単位のデータを前記ページ書き込みに設定された数のチャンネルを介して前記半導体不揮発性メモリ部にページ単位でデータを書き込む処理とを実行制御するように構成されてなるシステムＬＳＩ。
請求項１２において、
前記バッファメモリ部は、複数のバッファメモリで構成され、それぞれのメモリ容量が前記管理単位のメモリ容量を有するように構成されており、
前記コントローラ部は、
前記ホストから入力されるセクタ単位で入力されるデータをバッファメモリのそれぞれに順次格納する処理と、
格納データ量が前記管理単位に達したバッファメモリから当該データを読み出し前記信号経路切替回路を介して前記第２入出力部にデータ転送する処理とをさらに実行するように構成されてなるシステムＬＳＩ。
請求項１３において、
前記チャンネルは１０個のチャンネルで構成され、前記フラッシュメモリにおける前記管理単位が前記ホスト側セクタの１６個に対応するメモリ容量となるように構成され、前記１６個のセクタに対応するデータが前記管理単位として前記チャンネル部を介して前記半導体不揮発性メモリ部にページ書き込みされる構成とすることで、前記半導体不揮発性メモリ部は１ページあたり最大で前記ホスト側セクタ数１６０個に相当するデータを格納可能とする構成のシステムＬＳＩ。
請求項１２乃至１４のいずれかにおいて、
前記バッファメモリに格納される前記管理単位のデータを１ページとして前記複数個より少ない数のチャンネルに接続される不揮発性メモリに転送する構成とすることで、前記少ない数のチャンネルに接続された前記半導体不揮発メモリに前記ホストの論理アドレス空間の全てに対応するデータが格納可能とし、残りのチャンネルに接続される不揮発性メモリにその他のデータを格納する拡張記憶領域として使用可能とする構成のシステムＬＳＩ。
半導体不揮発性メモリを用いた記憶装置に組み込まれたコントローラ部で実行されるデータ処理方法であって、
前記記憶装置は、前記コントローラ部と、ホストとの間でハーディスク互換仕様でデータ伝達を行う入出力インターフェイスと、ブロック単位で一括消去される構成の半導体不揮発性メモリの複数個で構成された半導体不揮発性メモリ部と、ダイナミックメモリと、前記半導体不揮発性メモリの複数個と前記コントローラ部との間を接続する前記半導体不揮発性メモリの複数個に対応する数のチャンネルで構成されるチャンネル部と、を含み、前記半導体不揮発性メモリ部は前記チャンネルの複数を介して転送されるデータがページ書き込みされるように接続されており、前記半導体不揮発性メモリの記憶領域は、システム検索領域と、ホスト側からの全ライト状態に対応した割当領域と、未使用領域とに分けられ、前記システム検索領域、割当領域及び未使用領域の各領域は、それぞれ複数の消去単位が設けられているものであり、
前記コントローラ部は、前記入出力インターフェイスを介して前記ホストとの間で行われるデータ伝達を制御する第１入出力制御部と、前記半導体不揮発性メモリの複数個に対する前記チャンネルを介してのデータ伝達を制御する第２入出力制御部と、バッファメモリと、前記第１入出力制御部、前記バッファメモリ及び前記第２入出力制御部に接続されデータ伝達を制御する信号経路切替回路と、を有し、
前記コントローラ部によって実行される処理は、
起動時に、ホスト側論理アドレスと前記半導体不揮発性メモリ側の物理アドレスとのアドレスの変換情報を生成して前記ダイナミックメモリに記憶する第１制御動作と、
前記ホストから論理アドレスの順序とは無関係に入力されるセクタ単位のデータを前記バッファメモリに順次格納する第２制御動作と、
前記バッファメモリに格納されたデータを前記セクタ単位の複数個を管理単位として前記信号経路切替回路を介して前記第２入出力制御部にデータ転送し、前記半導体不揮発性メモリにおける前記書き込み予定の第１の消去単位の未書き込み領域に順次に書き込む第３制御動作と、
前記第１制御動作乃至第３制御動作の繰り返しにより、前記第１の消去単位の未書込領域がなくなると、未書き込みの消去単位が２以上無いことを条件として前記半導体不揮発性メモリの前記割当領域及び未使用領域の中から検索された最も有効データの少ない第２の消去単位におけるかかる有効データを予め準備されている消去済又は未使用の第３の消去単位に書き込んで前記変換情報を更新し、かかる第３の消去単位を前記第１の消去単位に置き換える第４制御動作と、
前記第２の消去単位を一括消去して消去済とされた前記第３の消去単位を準備するとともに、かかる第２の消去単位の消去動作と並行して前記割当領域及び未使用領域を検索して新しい前記第２の消去単位を用意する第５制御動作とを含むデータ処理方法。
請求項１６において、
前記半導体不揮発性メモリ部が１０個の前記半導体不揮発性メモリで構成され、前記複数個を管理単位とするデータを前記半導体不揮発性メモリ部に転送する前記チャンネル部が１０個のチャンネルで構成され、前記チャンネルのそれぞれに対応して配置された前記半導体不揮発メモリのそれぞれは複数のフラッシュメモリ半導体チップで構成されるデータ処理方法。
請求項１６または１７のいずれかにおいて、
前記複数個より少ない数のチャンネルに接続される前記半導体不揮発性メモリを用いて１ページ書き込み可能に設定し、前記少ない数のチャンネルに接続された前記半導体不揮発メモリに前記ホストの論理アドレス空間の全てに対応するデータが格納可能に構成することで前記ホスト論理アドレス空間と不揮発性メモリの物理アドレス空間とを縮小した形態で一致させ、残りのチャンネルに接続された前記半導体不揮発性メモリを拡張記憶領域として使用するデータ処理方法。