JP2023044135A - メモリシステムおよび制御方法 - Google Patents

Abstract

【課題】必要な不揮発性ライトバッファの量の増加を招くことなく、複数の書き込み先ブロックに効率的にデータを書き込むことができるメモリシステムを実現する。【解決手段】コントローラは、一つの書き込み先ブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが第１の書き込みサイズに達した場合、ホストに設けられたメモリ上のライトバッファに格納されたライトデータのうち、一つの書き込み先ブロックに対する第１の最小書き込みサイズを有するライトデータの書き込みが完了するように、一つの書き込み先ブロックに対する書き込み動作を実行する。ライトバッファの残り容量が閾値を下回った場合、コントローラは、選択した一つの書き込み先ブロックに対応するライトデータを第２のブロックに書き込み、書き込まれたライトデータが格納されているライトバッファの領域をホストに解放させる。【選択図】図１６

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、データセンターのサーバのようなホスト計算機システムのストレージデバイスとして使用されている。

サーバのようなホスト計算機システムにおいて使用されるストレージデバイスにおいては、不揮発性メモリの異なる書き込み先ブロックに異なるデータをそれぞれ書き込むことが必要とされる場合がある。これに対処するために、不揮発性メモリに含まれるブロックのうちの幾つかのブロックの各々を、異なる書き込み先ブロックに書き込まれるべきデータを一時的に格納するための不揮発性ライトバッファとして使用することが考えられる。

この場合、もし全てのデータを、不揮発性ライトバッファを経由して個々の書き込み先ブロックに書き込むという処理が実行されたならば、必要な不揮発性ライトバッファの量が増加されることになる。

したがって、メモリシステムに用意することが必要な不揮発性ライトバッファの量の増加を招くことなく、複数の書き込み先ブロックに効率的にデータを書き込むことが可能な新たな技術の実現が求められている。

米国特許第１０，７４７，４６２号明細書 米国特許第１１，００３，３８５号明細書 米国特許第１０，９５６，０６７号明細書

本発明の一実施形態が解決しようとする課題は、メモリシステムに用意することが必要な不揮発性ライトバッファの量の増加を招くことなく、複数の書き込み先ブロックに効率的にデータを書き込むことができるメモリシステムを提供することである。

実施形態によれば、ホストに接続可能なメモリシステムは、不揮発性メモリと、コントローラとを具備する。前記不揮発性メモリは、各々が消去動作の単位である複数のブロックを含む。前記コントローラは、前記不揮発性メモリに電気的に接続される。前記コントローラは、前記複数のブロックのうちの第１のブロック群と、前記複数のブロックのうちの第２のブロック群とを管理し、前記第１のブロック群から割り当てられた複数の書き込み先ブロックへのデータの書き込みを制御するように構成される。前記第１のブロック群に含まれるブロックの各々は第１の最小書き込みサイズを有し、前記第２のブロック群に含まれるブロックの各々は前記第１の最小書き込みサイズよりも小さい第２の最小書き込みサイズを有する。前記コントローラは、前記複数の書き込み先ブロックのいずれか一つを各々が指定する複数のライトコマンドを前記ホストから受信する。前記コントローラは、前記複数の書き込み先ブロックのうちの一つの書き込み先ブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが、前記一つの書き込み先ブロックへの前記第１の最小書き込みサイズを有するデータの書き込みが完了可能な第１の書き込みサイズに達した場合、前記ホストに設けられたメモリ上のライトバッファに格納されたライトデータのうち、前記一つの書き込み先ブロックに対する前記第１の最小書き込みサイズを有するライトデータの書き込みが完了するように、前記一つの書き込み先ブロックに対する書き込み動作を実行し、前記書き込みが完了したライトデータが格納されている前記ライトバッファの領域を前記ホストに解放させる。前記第１の書き込みサイズは、前記第１の最小書き込みサイズの整数倍のサイズを有する。前記コントローラは、前記第１の書き込みサイズ未満の総サイズを各々が有する、異なる書き込み先ブロックそれぞれに書き込まれるべき複数のライトデータが前記ライトバッファに格納されることによって前記ライトバッファの残り容量が閾値を下回った場合、前記異なる書き込み先ブロックのうちの一つの書き込み先ブロックを選択し、前記選択した一つの書き込み先ブロックに対応するライトデータを前記第２のブロックに前記第２の最小書き込みサイズ毎に書き込み、前記第２のブロックに書き込まれたライトデータが格納されている前記ライトバッファの領域を前記ホストに解放させる。

実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 ホストの構成例と実施形態に係るメモリシステムの構成例とを示すブロック図。 ユーザデータの記憶領域として使用される複数のクワドレベルセルブロック（ＱＬＣブロック）と、疑似シングルレベルセルバッファ（ｐＳＬＣバッファ）として使用される複数の疑似シングルレベルセルブロック（ｐＳＬＣブロック）を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、あるブロックグループ（スーパーブロック）の構成例を示す図。 ＱＬＣブロックに適用される複数段階の書き込み動作を説明するための図。 ＮＶＭｅ規格によって規定されたゾーンド・ネームスペースの構成例を示す図。 実施形態に係るメモリシステムにおいて実行される、ライトポインタの更新動作を示す図。 実施形態に係るメモリシステムにおいて使用される、複数のゾーンの各々と、複数のＱＬＣブロックの各々との間の対応関係を保持する管理テーブルの構成例を示す図。 実施形態に係るメモリシステムにおいて実行される、ホストから受信された複数のライトコマンドを管理する動作を示す図。 実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対する書き込み動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図。 実施形態に係るメモリシステムにおいて実行される、ホストライトバッファに格納されているライトデータの総サイズが最も小さいＱＬＣブロックを選択する動作と、選択したＱＬＣブロックに対応するデータをｐＳＬＣブロックに書き込む動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図。 実施形態に係るメモリシステムにおいて実行される、最新のライトコマンドが受信された時点が最も古いＱＬＣブロックを選択する動作と、選択したＱＬＣブロックに対応するデータをｐＳＬＣブロックに書き込む動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図。 実施形態に係るメモリシステムにおいて実行される、乱数を使用して、ホストライトバッファに格納されているデータが書き込まれるべき複数のＱＬＣブロックの中からＱＬＣブロックを選択する動作と、選択したＱＬＣブロックに対応するデータをｐＳＬＣブロックに書き込む動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図。 実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対する書き込み処理の手順を示すシーケンス図。 実施形態に係るメモリシステムにおいて実行される書き込み制御処理の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される、ホストからの通知に基づいてホストライトバッファのサイズを管理する処理の手順を示すシーケンス図。 実施形態に係るメモリシステムにおいて、書き込み先ブロックとしてオープンされた複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックを示す図。 実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対する書き込み動作について説明する一つ目の図。 実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対する書き込み動作について説明する二つ目の図。 実施形態に係るメモリシステムにおいて、あるＱＬＣブロックに対する割り当てが解除された後に、他のＱＬＣブロックに対して割り当てられることによって再使用されるｐＳＬＣブロックを示す図。 実施形態に係るメモリシステムにおける、あるＱＬＣブロックと、このＱＬＣブロックに割り当てられた複数のｐＳＬＣブロックとの関係について示す図。 実施形態に係るメモリシステムにおいて、テンポラリライトバッファ（ＴＷＢ）を使用して実行されるフォギー書き込み動作について示す図。 実施形態に係るメモリシステムにおける、複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックと、ラージライトバッファ（ＬＷＢ）とを示す図。 実施形態に係るメモリシステムにおいて実行される二種類の書き込み動作の切り替えについて示す図。 実施形態に係るメモリシステムにおいて、ＴＷＢとＬＷＢの双方を使用して実行される書き込み動作について示す図。 実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される書き込み動作について示す図。 実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対してｐＳＬＣブロックを割り当てる動作の手順を示すフローチャート。

以下、図面を参照して、実施形態を説明する。
図１は、実施形態に係る実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図である。実施形態に係るメモリシステムは、不揮発性メモリを含むストレージデバイスである。

情報処理システム１は、ホスト（ホストデバイス）２と、ストレージデバイス３とを含む。ホスト（ホストデバイス）２は、一つまたは複数のストレージデバイス３にアクセスするように構成された情報処理装置である。情報処理装置は、例えば、パーソナルコンピュータ、またはサーバコンピュータである。

以下では、サーバコンピュータのような情報処理装置がホスト２として使用される場合を主として説明する。

ホスト２として機能するサーバコンピュータの典型例としては、データセンター内のサーバコンピュータ（以下、サーバと称する）が挙げられる。

ホスト２がデータセンター内のサーバによって実現されるケースにおいては、このホスト２は、複数のストレージデバイス３に接続されてもよい。また、ホスト２は、ネットワーク７０を介して複数のエンドユーザ端末（クライアント）７１に接続されてもよい。ホスト２は、これらエンドユーザ端末７１に対して様々なサービスを提供することができる。

ホスト２によって提供可能なサービスの例には、（１）システム稼働プラットフォームを各クライアント（各エンドユーザ端末７１）に提供するプラットホーム・アズ・ア・サービス（ＰａａＳ）、（２）仮想サーバのようなインフラストラクチャを各クライアント（各エンドユーザ端末７１）に提供するインフラストラクチャ・アズ・ア・サービス（ＩａａＳ）、等がある。

複数の仮想マシンが、このホスト２として機能する物理サーバ上で実行されてもよい。ホスト２上で実行されるこれら仮想マシンの各々は、この仮想マシンに対応するクライアント（エンドユーザ端末７１）に各種サービスを提供するように構成された仮想サーバとして機能することができる。各仮想マシンにおいては、この仮想マシンに対応するエンドユーザ端末７１によって使用される、オペレーティングシステムおよびユーザアプリケーションが実行される。

ホスト（サーバ）２においては、フラッシュトランスレーションレイヤ（ホストＦＴＬ）３０１も実行される。このホストＦＴＬ３０１は、ルックアップテーブル（ＬＵＴ）を含む。ＬＵＴは、データ識別子それぞれとストレージデバイス３内の不揮発性メモリの物理アドレスそれぞれとの間のマッピングを管理するために使用されるアドレス変換テーブルである。ホストＦＴＬ３０１は、このＬＵＴを使用することによって、ストレージデバイス３内の不揮発性メモリ上のデータ配置を知ることができる。

ストレージデバイス３は、半導体ストレージデバイスである。ストレージデバイス３は、不揮発性メモリにデータを書き込む。そして、ストレージデバイス３は、不揮発性メモリからデータを読み出す。

ストレージデバイス３は、ローレベルアブストラクションを実行することができる。ローレベルアブストラクションは不揮発性メモリのアブストラクションのための機能である。ローレベルアブストラクションは、データ配置を補助する機能等を含む。データ配置を補助する機能は、例えば、ホスト２から送信されるライトコマンドに対して、ユーザデータが書き込まれるべき不揮発性メモリ内の物理的な記憶位置を示す物理アドレスを割り当てる機能と、この割り当てられた物理アドレスを上位階層（ホスト２）に通知する機能とを含む。

ストレージデバイス３は、ホスト２にケーブルまたはネットワークを介して接続される。あるいは、ストレージデバイス３は、ホスト２に内蔵されてもよい。

ストレージデバイス３は、ある論理インタフェース規格に準拠して、ホスト２との通信を実行する。この論理インタフェース規格は、例えば、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＮＶＭ ｅｘｐｒｅｓｓ^ＴＭ（ＮＶＭｅ^ＴＭ）規格である。ＮＶＭｅ規格がこの論理インタフェース規格として使用された場合、ストレージデバイス３とホスト２との間を接続する物理的なインタフェース５０としては、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ^ＴＭ（ＰＣＩｅ^ＴＭ）、またはＥｔｈｅｒｎｅｔ^ＴＭが使用される。

図２は、ホストの構成例と、実施形態に係るメモリシステムの構成例とを示すブロック図である。以下では、実施形態に係るメモリシステムがソリッドステートドライブ（ＳＳＤ）として実現されている場合を想定する。また以下では、実施形態に係るメモリシステムをＳＳＤ３として説明する。情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３とを含む。

ホスト２は、ＳＳＤ３にアクセスする情報処理装置である。ホスト２は、データを書き込むための要求であるライト要求（ライトコマンド）をＳＳＤ３に送信する。また、ホスト２は、データを読み出すための要求であるリード要求（リードコマンド）をＳＳＤ３に送信する。

ホスト２は、プロセッサ１０１およびメモリ１０２、等を含む。プロセッサ１０１は、ホスト２内の各コンポーネントの動作を制御するように構成されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ１０１は、ＳＳＤ３からメモリ１０２にロードされるソフトウェア（ホストソフトウェア）を実行する。なお、ホスト２はＳＳＤ３以外の他のストレージデバイスを含んでいてもよい。この場合には、ホストソフトウェアは、他のストレージデバイスからメモリ１０２にロードされてもよい。ホストソフトウェアには、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラム等が含まれる。

メモリ１０２は、ホスト２に設けられたメインメモリである。メモリ１０２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリによって実現される。

メモリ１０２の記憶領域の一部は、ホストライトバッファ１０２１として使用され得る。ホスト２は、ＳＳＤ３に書き込まれるべきデータをホストライトバッファ１０２１に一時的に格納する。つまり、ホストライトバッファ１０２１は、ＳＳＤ３に送信されるライトコマンドに関連付けられたデータを保持する。

また、メモリ１０２の記憶領域の一部は、一つ以上のサブミッションキュー／コンプリーションキューペア（ＳＱ／ＣＱペア）（不図示）を格納するために使用され得る。各ＳＱ／ＣＱペアは、一つ以上のサブミッションキュー（ＳＱ）とこの一つ以上のサブミッションキュー（ＳＱ）に関連付けられた一つのコンプリーションキュー（ＣＱ）とを含む。サブミッションキュー（ＳＱ）は、ＳＳＤ３に要求（コマンド）を発行するために使用されるキューである。コンプリーションキュー（ＣＱ）は、コマンド完了を示す応答をＳＳＤ３から受信するために使用されるキューである。ホスト２は、各ＳＱ／ＣＱペアに含まれる一つ以上のサブミッションキュー（ＳＱ）を経由してＳＳＤ３に様々なコマンドを送信する。

ＳＳＤ３は、ホスト２から送信されたライトコマンドおよびリードコマンドを受信し、受信したライトコマンドおよびリードコマンドに基づいて、不揮発性メモリに対するデータ書き込み動作およびデータ読み出し動作を実行する。不揮発性メモリとしては、例えば、ＮＡＮＤ型フラッシュメモリが用いられる。

ＳＳＤ３は、コントローラ４と、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）５とを備える。ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ６も備えていてもよい。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラである。コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。コントローラ４は、チャンネルと称されるメモリバスを介してＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。

ＮＡＮＤ型フラッシュメモリ５は、不揮発性の半導体メモリである。ＮＡＮＤ型フラッシュメモリ５は、メモリセルアレイを含む。メモリセルアレイは、マトリクス状に配置された複数のメモリセルを含む。ＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。データ消去動作は、単に、消去動作、またはイレーズとも称される。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、物理ブロック、フラッシュブロック、またはメモリブロックとも称される。

ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、同一ワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み出し動作の単位である。

ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、例えば、クワドレベルセルブロック（ＱＬＣブロック）である。各ＱＬＣブロックにデータを書き込む動作においては、メモリセル当たりに４ビットのデータを書き込むことにより、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。

また、複数のＱＬＣブロックのうちのいくつかは、疑似シングルレベルセルブロック（ｐＳＬＣ）として使用され得る。各ｐＳＬＣブロックにデータを書き込む動作においては、メモリセル当たりに１ビットのデータを書き込むことにより、１ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。

ｐＳＬＣブロックにおけるメモリセル当たりの記憶密度は１ビット（すなわち、ワード線当たり１ページ）であり、ＱＬＣブロックにおけるメモリセル当たりの記憶密度は４ビット（すなわち、ワード線当たり４ページ）である。そのため、ＱＬＣブロックの最小書き込みサイズは、ｐＳＬＣブロックの最小書き込みサイズの４倍である。

ＮＡＮＤ型フラッシュメモリ５に対するデータの読み出し速度および書き込み速度は、記憶密度が高いほど遅く、記憶密度が低いほど速い。したがって、ＱＬＣブロックに対するデータの読み出しおよび書き込みに要する時間は、ｐＳＬＣブロックに対するデータの読み出しおよび書き込みに要する時間よりも長くなる。

ＮＡＮＤ型フラッシュメモリ５は、複数のＮＡＮＤ型フラッシュメモリダイを含んでいてもよい。各ＮＡＮＤ型フラッシュメモリダイは、二次元構造のフラッシュメモリであってもよいし、三次元構造のフラッシュメモリであってもよい。

ＤＲＡＭ６は、揮発性の半導体メモリである。ＤＲＡＭ６は、例えば、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に格納するために使用される。また、ＤＲＡＭ６の記憶領域は、コントローラ４によって使用される様々な管理データを格納するために使用される。

次に、コントローラ４の詳細な構成について説明する。

コントローラ４は、ホストインタフェース（Ｉ／Ｆ）１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース（Ｉ／Ｆ）１３と、ＤＲＡＭインタフェース（Ｉ／Ｆ）１４と、直接メモリアクセスコントローラ（ＤＭＡＣ）１５と、スタティックＲＡＭ（ＳＲＡＭ）１６と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）エンコード／デコード部１７とを含む。

これらホストインタフェース１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース１３と、ＤＲＡＭインタフェース１４と、ＤＭＡＣ１５と、ＳＲＡＭ１６と、ＥＣＣエンコード／デコード部１７とは、バス１０を介して相互接続される。

ホストインタフェース１１は、ホスト２との通信を実行するホストインタフェース回路である。ホストインタフェース１１は、例えば、ＰＣＩｅコントローラである。あるいは、ＳＳＤ３がネットワークインタフェースコントローラを内蔵する構成である場合には、ホストインタフェース１１は、ネットワークインタフェースコントローラの一部として実現されてもよい。ホストインタフェース１１は、ホスト２から様々なコマンドを受信する。様々なコマンドは、例えば、ライトコマンド、リードコマンドである。

ＣＰＵ１２は、プロセッサである。ＣＰＵ１２は、ホストインタフェース１１、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、ＤＭＡＣ１５、ＳＲＡＭ１６、ＥＣＣエンコード／デコード部１７を制御する。ＣＰＵ１２は、ＳＳＤ３への電源の供給に応じて、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６にロードする。

ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５内のブロックの管理を実行する。ＮＡＮＤ型フラッシュメモリ５内のブロックの管理とは、例えば、ＮＡＮＤ型フラッシュメモリ５に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングである。

ＮＡＮＤインタフェース１３は、複数の不揮発性メモリダイを制御するメモリインタフェース回路である。ＮＡＮＤインタフェース１３は、ＣＰＵ１２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御する。ＮＡＮＤインタフェース１３は、例えば、複数のチャンネル（Ｃｈ）を介して複数のＮＡＮＤ型フラッシュメモリダイに接続される。ＮＡＮＤインタフェース１３とＮＡＮＤ型フラッシュメモリ５との間の通信は、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェースまたはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠して実行される。

ＤＲＡＭインタフェース１４は、ＤＲＡＭを制御するＤＲＡＭインタフェース回路である。ＤＲＡＭインタフェース１４は、ＣＰＵ１２の制御の下、ＤＲＡＭ６を制御する。ＤＲＡＭ６の記憶領域の一部は、Ｚ２Ｐテーブル（ｚｏｎｅ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ）６１、フリーｐＳＬＣブロックプール６２、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３、ＱＬＣ ＳＡテーブル６４、ｐＳＬＣ ＳＡテーブル６５、およびラージライトバッファ（ＬＷＢ）６６を格納するために利用される。

ＤＭＡＣ１５は、直接メモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ１５は、ＣＰＵ１２の制御の下、ホスト２のメモリ１０２とＤＲＡＭ６（またはＳＲＡＭ１６）との間のデータ転送を実行する。例えば、ホスト２のホストライトバッファ１０２１からＳＲＡＭ１６のテンポラリライトバッファ（ＴＷＢ）１６１にライトデータを転送すべき場合には、ＣＰＵ１２は、ホストライトバッファ１０２１内の位置を示す転送元アドレス、転送すべきライトデータのサイズ、ＴＷＢ１６１内の位置を示す転送先アドレスをＤＭＡＣ１５に対して指定する。ＴＷＢ１６１は、ホスト２から受信した各ライトコマンドに関連付けられたライトデータを一時的に格納するための記憶領域である。ここでは、ＳＲＡＭ１６の記憶領域の一部がＴＷＢ１６１として使用される場合を想定するが、ＤＲＡＭ６の記憶領域の一部がＴＷＢ１６１として使用されてもよい。また、ＴＷＢ１６１は、ＱＬＣブロックの最小書き込みサイズと同じサイズまたはそれ以上のサイズの記憶領域を有していてもよい。

ＥＣＣエンコード／デコード部１７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、このデータをエンコードすることによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う。

次に、ＣＰＵ１２によって実行される処理について説明する。ＣＰＵ１２は、ファームウェアを実行することによって、フラッシュマネージメント部１２１、ＱＬＣブロック制御部１２２、およびｐＳＬＣブロック制御部１２３として機能することができる。なお、フラッシュマネージメント部１２１、ＱＬＣブロック制御部１２２、およびｐＳＬＣブロック制御部１２３それぞれの一部または全ては、コントローラ４内の専用のハードウェアによって実現されてもよい。

フラッシュマネージメント部１２１は、ホスト２から受信したライトコマンドに基づいて、ライトデータをＮＡＮＤ型フラッシュメモリ５に書き込む動作を制御する。ライトコマンドは、書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むコマンド（ライト要求）である。ホスト２から受信したライトコマンドとしては、ＮＶＭｅ規格で規定されたＺｏｎｅｄ Ｎａｍｅｓｐａｃｅ（ＺＮＳ）において使用されるライトコマンドが使用され得る。

コントローラ４がＺＮＳをサポートするケースにおいては、フラッシュマネージメント部１２１は、ＳＳＤ３をゾーンド・デバイス（ｚｏｎｅｄ ｄｅｖｉｃｅ）として動作させることができる。ゾーンド・デバイスでは、ＳＳＤ３にアクセスするための論理アドレス空間を分割することによって得られる複数の論理アドレス範囲がそれぞれ割り当てられた複数のゾーンが、論理的な記憶領域として使用される。複数のゾーンの各々には、ＮＡＮＤ型フラッシュメモリ５内の複数の物理記憶領域のうちの一つが割り当てられる。これにより、フラッシュマネージメント部１２１は、ＮＡＮＤ型フラッシュメモリ５内の各物理記憶領域をゾーンとして扱うことができる。

ＳＳＤ３にアクセスするための論理アドレス空間は、ＳＳＤ３にアクセスするためにホスト２によって使用される連続する論理アドレスである。論理アドレスとしては、論理ブロックアドレス（ＬＢＡ）が使用される。

以下では、フラッシュマネージメント部１２１がＺＮＳをサポートしており、任意のゾーンにデータを書き込むためのライトコマンドとして、ＮＶＭｅ規格で規定されたＺＮＳにおいて使用されるライトコマンド、つまりゾーンを指定するライトコマンド、が使用されるケースを主として説明する。

ＱＬＣブロック制御部１２２は、複数のＱＬＣブロックを複数のゾーンにそれぞれ割り当てる。複数のゾーンの各々に割り当てられるＱＬＣブロックは、一つの物理ブロック（ＱＬＣ物理ブロック）であってもよいし、あるいは、２以上のＱＬＣ物理ブロックを含むブロックグループであってもよい。各ブロックグループは、スーパーブロック（ＱＬＣスーパーブロック）とも称される。このように、各ゾーンにはＱＬＣブロックが物理記憶領域として割り当てられる。したがって、ＺＮＳにおいて使用されるライトコマンドは、一つの書き込み先ゾーン、つまり一つの書き込み先ブロック（書き込み先ＱＬＣ）を指定することができる。なお、ゾーンを指定するライトコマンドの代わりに、書き込み先ブロックの物理アドレスを指定するライトコマンドを使用してもよい。ゾーンを指定するライトコマンド、および書き込み先ブロックの物理アドレスを指定するライトコマンドのいずれも、書き込み先ブロックを指定するライトコマンドとして使用することができる。

フラッシュマネージメント部１２１は、ホスト２から受信したライトコマンドに基づいて、ライトコマンドによって指定されたゾーンに割り当てられたＱＬＣブロックにデータを書き込む動作を開始する。ＱＬＣブロックにデータを書き込む動作として、フラッシュマネージメント部１２１は、例えば、複数段階の書き込み動作を実行する。複数段階の書き込み動作は、第１段階の書き込み動作と第２段階の書き込み動作とを少なくとも含む。複数段階の書き込み動作は、例えば、フォギー・ファイン書き込み動作である。

フォギー・ファイン書き込み動作は、同じワード線に接続されたメモリセル群に対する複数回の書き込み動作（フォギー書き込み動作、ファイン書き込み動作）によって実行される。１回目の書き込み動作（フォギー書き込み動作）は各メモリセルの閾値電圧を粗く設定する書き込み動作であり、２回目の書き込み動作（ファイン書き込み動作）は各メモリセルの閾値電圧を調整する書き込み動作である。フォギー・ファイン書き込み動作は、プログラムディスターブによる影響を低減することが可能な書き込みモードである。

１回目の書き込み動作（フォギー書き込み動作）では、まず、４ページ分のデータが、１回目のデータ転送動作によってＮＡＮＤ型フラッシュメモリ５にページサイズ単位で転送される。つまり、１ページ当たりのデータサイズ（ページサイズ）が１６ＫＢであるならば、６４ＫＢのデータがＮＡＮＤ型フラッシュメモリ５にページサイズ単位で転送される。そして、４ページ分のデータをＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイにプログラムするための１回目の書き込み動作（フォギー書き込み動作）が行われる。

２回目のプログラム動作（ファイン書き込み動作）では、フォギー書き込み動作と同様に、４ページ分のデータが、２回目のデータ転送動作でＮＡＮＤ型フラッシュメモリ５にページサイズ単位で再び転送される。２回目のデータ転送動作でＮＡＮＤ型フラッシュメモリ５に転送されるデータは、１回目のデータ転送動作によって転送されるデータと同一である。そして、転送された４ページ分のデータをＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイにプログラムするための２回目の書き込み動作（ファイン書き込み動作）が行われる。

あるワード線に接続された複数のメモリセルに対するフォギー書き込み動作が終了しても、このワード線に接続された複数のメモリセルに対するファイン書き込み動作はすぐに実行することはできない。このワード線に接続された複数のメモリセルに対するファイン書き込み動作は、後続する１以上のワード線に接続されたメモリセル群に対するフォギー書き込み動作が終了した後に実行可能となる。このため、ＱＬＣブロックにデータを書き込むために必要な時間は長くなる。また、ＱＬＣブロックのあるワード線に接続された複数のメモリセルにフォギー書き込み動作によって書き込まれたデータは、後続する１以上のワード線に接続されたメモリセル群に対するフォギー書き込み動作が終了し、且つこのワード線に接続された複数のメモリセルに対するファイン書き込み動作が終了するまで、読み出すことができない。

そのため、ＱＬＣブロックに書き込まれるべきデータは、そのデータのファイン書き込み動作が終了するまで、いずれかの記憶領域で保持されている必要がある。

このように、フラッシュマネージメント部１２１は、ＱＬＣブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが、この一つのワード線に後続する一つ以上のワード線へのデータの書き込み後に可能となる書き込みモード（フォギー・ファイン書き込み動作のような複数段階の書き込み動作）を使用して、ＱＬＣブロックの各ワード線に接続された複数のメモリセルに、ＱＬＣブロックの最小書き込みサイズ（ページサイズの４倍である６４ＫＢ）を有するデータを書き込む。

なお、ＮＡＮＤ型フラッシュメモリ５が２つのプレーンを含むマルチプレーン構成を有する場合には、２つのプレーンからそれぞれ選択される２つのＱＬＣ物理ブロックに対する書き込み動作が同時に実行される。これら２つのＱＬＣ物理ブロックは、２つのＱＬＣ物理ブロックを含む一つのＱＬＣブロック（ＱＬＣスーパーブロック）として扱われる。したがって、ＱＬＣブロックの最小書き込みサイズは１２８ＫＢとなる。

一方、ｐＳＬＣブロックに対する書き込み動作においては、フラッシュマネージメント部１２１は、ｐＳＬＣブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しがこの一つのワード線へのデータの書き込みのみによって可能となる書き込みモード（ＳＬＣモード）を使用して、ｐＳＬＣブロックの各ワード線に接続された複数のメモリセルにｐＳＬＣブロックの最小書き込みサイズ（ページサイズ）を有するデータを書き込む。ＳＬＣモードでは、１ページ分のデータがＮＡＮＤ型フラッシュメモリ５に１回のみ転送される。そして、メモリセル当たりに１ビットが書き込まれるように、１ページ分のデータが一つのワード線に接続された複数のメモリセルに書き込まれる。

以下では、ＱＬＣブロックの最小書き込みサイズを第１の最小書き込みサイズとも称し、ｐＳＬＣブロックの最小書き込みサイズを第２の最小書き込みサイズとも称する。

フラッシュマネージメント部１２１は、ｐＳＬＣブロックとして割り当てることが必要なブロックの個数を減少できるようにするために、ＱＬＣブロックへの書き込みとｐＳＬＣブロックへの書き込みを選択的に実行する。

すなわち、フラッシュマネージメント部１２１は、複数の書き込み先ブロック（複数の書き込み先ブロックＱＬＣブロック）のいずれか一つを各々が指定する複数のライトコマンドをホスト２から受信する。フラッシュマネージメント部１２１は、複数の書き込み先ＱＬＣブロックのうちのいずれか一つの書き込み先ＱＬＣブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが、第１の最小書き込みサイズ（例えば、１２８ＫＢ）を有するデータの書き込みが完了可能な第１の書き込みサイズに達したかを判定する。ある書き込み先ＱＬＣブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズは、これら１以上の受信済みのライトコマンドによって指定されるデータサイズの合計を示す。

例えば、書き込み先ＱＬＣブロックに含まれる５ワード線に跨がって複数段階の書き込み動作を行うケースにおいては、第１の書き込みサイズは、６４０ＫＢ（＝１２８ＫＢ×５）である。

ある書き込み先ＱＬＣブロックに書き込むべき６４０ＫＢのライトデータがホストライトバッファ１０２１に格納されている場合、この書き込み先ＱＬＣブロックに含まれる複数のワード線のうちのある５ワード線の各々に接続された複数のメモリセルに対するフォギー書き込み動作と、５ワード線のうちの先頭のワード線に接続された複数のメモリセルに対するファイン書き込み動作とを実行可能となる。この結果、先頭のワード線に接続された複数のメモリセルに対する１２８ＫＢのデータの書き込みを完了することができる。よって、この１２８ＫＢのデータをＮＡＮＤ型フラッシュメモリ５から読み出し可能となる。

また、例えば、書き込み先ＱＬＣブロックに含まれる６ワード線に跨がって複数段階の書き込み動作を行うケースにおいては、第１の書き込みサイズは、７６８ＫＢ（＝１２８ＫＢ×６）である。

ある書き込み先ＱＬＣブロックに書き込むべき７６８ＫＢのライトデータがホストライトバッファ１０２１に格納されている場合、この書き込み先ＱＬＣブロックに含まれる複数のワード線のうちのある６ワード線の各々に接続された複数のメモリセルに対するフォギー書き込み動作と、６ワード線のうちの先頭のワード線に接続された複数のメモリセルに対するファイン書き込み動作とを実行可能となる。この結果、先頭のワード線に接続された複数のメモリセルに対する１２８ＫＢのデータの書き込みを完了することができる。よって、この１２８ＫＢのデータをＮＡＮＤ型フラッシュメモリ５から読み出し可能となる。

このように、第１の書き込みサイズは、第１の最小書き込みサイズの整数倍のサイズを有する。なお、書き込み先ブロックがトリプルレベルセルブロック（ＴＬＣブロック）であり、ＴＬＣブロックの各ワード線にフルシーケンスモードで３ページ分のデータを書き込みケースにおいては、第１の最小書き込みサイズは４８ＫＢである。ＮＡＮＤ型フラッシュメモリ５が２つのプレーンを含むマルチプレーン構成を有する場合には、ＴＬＣブロックの最小書き込みサイズは９６ＫＢとなる。ＴＬＣブロックＩフルシーケンスモードでデータを書き込む場合は、３ページ分のデータをＴＬＣブロックに書き込むことによってこの３ページ分のデータの書き込みが完了する。したがって、第１の最小書き込みサイズ（例えば、９６ＫＢ）を有するデータの書き込みが完了可能な第１の書き込みサイズは、第１の最小書き込みサイズと等しい（例えば、９６ＫＢ）。

以下では、ＱＬＣブロックを書き込み先ブロックとして使用する場合を主として説明する。

ある書き込み先ＱＬＣブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが、第１の最小書き込みサイズ（例えば、１２８ＫＢ）を有するデータの書き込みが完了可能な第１の書き込みサイズ（例えば、６４０ＫＢ）に達した場合、フラッシュマネージメント部１２１は、ホストライトバッファ１０２１に格納されているライトデータのうち、書き込み先ＱＬＣブロックに対する第１の最小書き込みサイズを有するライトデータの書き込みが完了するように、書き込み先ＱＬＣブロックに対する書き込み動作を実行する。つまり、フラッシュマネージメント部１２１は、ｐＳＬＣブロックを使用せずに、ホストライトバッファ１０２１に格納されているライトデータを書き込み先ＱＬＣブロックに直接的に書き込む。これにより、１２８ＫＢのライトデータの書き込みを完了させることが可能となる。そして、フラッシュマネージメント部１２１は、書き込みが完了したライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信することによって、書き込みが完了したライトデータが格納されているホストライトバッファ１０２１の領域をホスト２に解放させる。

ホストライトバッファ１０２１においては、複数の書き込み先ＱＬＣブロックに書き込まれるべきライトデータが格納される。第１の書き込みサイズ未満の総サイズを各々が有する、異なる書き込み先ブロックそれぞれに書き込まれるべき複数のライトデータがホストライトバッファ１０２１に格納されることによってホストライトバッファ１０２１の残り容量が閾値を下回った場合、フラッシュマネージメント部１２１は、異なる書き込み先ブロックのうちの一つの書き込み先ブロックを選択する。そして、フラッシュマネージメント部１２１は、選択した一つの書き込み先ブロックに対応するライトデータをｐＳＬＣブロックに第２の最小書き込みサイズ毎に書き込む。これにより、ｐＳＬＣブロックに対するこのライトデータの書き込みが完了するので、このライトデータはＮＡＮＤ型フラッシュメモリ５から読み出し可能となる。フラッシュマネージメント部１２１は、ｐＳＬＣブロックに書き込まれたライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信することによって、ｐＳＬＣブロックに書き込まれたライトデータが格納されているホストライトバッファ１０２１の領域をホスト２に解放させる。この結果、ホストライトバッファ１０２１の残り容量を増やすことができる。

閾値としては、書き込み先ＱＬＣブロックの最小書き込みサイズ（例えば、１２８ＫＢ）を使用することができる。これにより、書き込み先ＱＬＣブロックの最小書き込みサイズを有する新たなライトデータを格納可能な領域をホストライトバッファ１０２１に確保することが可能となる。

ホスト２による特定の書き込み先ＱＬＣブロックへの書き込みが集中するケースにおいては、ホストライトバッファ１０２１全体がライトデータで満たされる前に、この特定の書き込み先ＱＬＣブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが第１の書き込みサイズ（例えば、６４０ＫＢ）に達し得る。この場合、フラッシュマネージメント部１２１は、この特定の書き込み先ＱＬＣブロックに書き込むべきライトデータを、ｐＳＬＣブロックを経由せずに、特定の書き込み先ＱＬＣブロックに直接的に書き込みことができる。したがって、全てのデータを、ｐＳＬＣブロック群を経由して個々の書き込み先ＱＬＣブロックに書き込む場合に比し、必要なｐＳＬＣブロックの数を減少させることができる。

例えば、ホストライトバッファ１０２１の容量が１ＭＢであり、ホストライトバッファ１０２１が８個のゾーン（８個の書き込み先ＱＬＣブロック）によって共有されるケースにおいては、８個の書き込み先ＱＬＣブロックのうちでホスト２による書き込み量がより多い１つの書き込み先ＱＬＣブロックに書き込むべきライトデータを、ｐＳＬＣブロックを経由せずに、一つの書き込み先ＱＬＣブロックに直接的に書き込みことができる。この場合、この１つの書き込み先ＱＬＣブロックに書き込むべき６４０ＫＢのライトデータがホストライトバッファ１０２１に蓄積されると、この１つの書き込み先ＱＬＣブロックのあるワード線に対する１２８ＫＢのライトデータの書き込みが完了される。書き込みが完了した１２８ＫＢのライトデータが格納されているホストライトバッファ１０２１内の領域は解放される。ホストライトバッファ１０２１に格納されているこの１つの書き込み先ＱＬＣブロックに対応するライトデータのサイズは５１２ＫＢとなる。解放された１２８ＫＢの領域は、新たな１２８ＫＢのライトデータの格納に利用可能となる。この１つの書き込み先ＱＬＣブロックに対する１２８ＫＢの新たなライトデータがホストライトバッファ１０２１に蓄積されると、この１つの書き込み先ＱＬＣブロックに対する別のワード線に対する１２８ＫＢのライトデータの書き込みが完了される。このようにして、１ＭＢのホストライトバッファ１０２１のうちの６４０ＫＢの領域は、ホスト２による書き込み量がより多い特定の書き込み先ＱＬＣブロックに対応するライトデータの格納に使用される。そして、１ＭＢのホストライトバッファ１０２１のうちの残りの３８４ＫＢの領域は、他の７個の書き込み先ＱＬＣブロックに対応するライトデータの格納に使用される。

また、例えば、ホストライトバッファ１０２１の容量が３ＭＢであり、ホストライトバッファ１０２１が８個のゾーン（８個の書き込み先ＱＬＣブロック）によって共有されるケースにおいては、８個の書き込み先ＱＬＣブロックのうちでホスト２による書き込み量がより多い４つの書き込み先ＱＬＣブロックに書き込むべきライトデータを、ｐＳＬＣブロックを経由せずに、一つの書き込み先ＱＬＣブロックに直接的に書き込みことができる。

次に、ｐＳＬＣブロックの割り当てについて説明する。ｐＳＬＣブロック制御部１２３は、異なるＱＬＣブロックに書き込まれるべきデータが一つのｐＳＬＣブロックに混在されることを防止するために、対応するライトデータをｐＳＬＣブロックに書き込むことが決定された書き込み先ＱＬＣブロックの各々に、ｐＳＬＣブロックを割り当てる。ある書き込み先ＱＬＣブロックに割り当てられたｐＳＬＣブロックは、この書き込み先ＱＬＣブロックに書き込まれるべきデータのみを一時的に保持する不揮発性の記憶領域として使用される。つまり、ある書き込み先ＱＬＣブロックに書き込まれるべきデータのみが、この書き込み先ＱＬＣブロックに割り当てられたｐＳＬＣブロックに書き込まれる。別の書き込み先ＱＬＣブロックに書き込まれるべきデータは、この別の書き込み先ＱＬＣブロックに割り当てられたｐＳＬＣブロックに書き込まれる。

したがって、一つのｐＳＬＣブロックは、一つの書き込み先ＱＬＣブロックの書き込み未完了データのみを保持するために使用され、同時に複数の書き込み先ＱＬＣブロックの書き込み未完了データを保持することはない。つまり、異なる書き込み先ＱＬＣブロックに書き込むべき複数種のデータが一つのｐＳＬＣブロックに混在することを防止することができる。よって、ｐＳＬＣブロックに対するガベージコレクション動作の実行は不要となる。

また、ある書き込み先ＱＬＣブロックに割り当てられたｐＳＬＣブロックに未書き込み領域が残っている状態で、この書き込み先ＱＬＣブロックが読み出し可能データで満たされた場合、ｐＳＬＣブロック制御部１２３は、この書き込み先ＱＬＣブロックからこのｐＳＬＣブロックの割り当てを解除する。ここで、読み出し可能データとは、書き込み先ＱＬＣブロックへの書き込みが完了したデータである。具体的には、書き込み先ＱＬＣブロックへの書き込みが複数段階の書き込み動作を使用して実行される場合には、読み出し可能データは、複数段階の書き込み動作が完了したデータである。例えば、あるデータのファイン書き込み動作が完了すると、このデータは読み出し可能データとなる。書き込み先ＱＬＣブロックが読み出し可能データで満たされた場合、ｐＳＬＣブロックに既に書き込まれているデータは全て、書き込み先ＱＬＣブロックへの書き込みが完了した書き込み完了データとなる。ｐＳＬＣブロックに格納されている書き込み完了データは、書き込み先ＱＬＣブロックから読み出し可能である。したがって、書き込み先ＱＬＣブロックへの書き込みが完了した書き込み完了データは、もはやｐＳＬＣブロックに保持しておく必要はない。

この場合、ｐＳＬＣブロック制御部１２３は、この割り当てが解除されたｐＳＬＣブロックを、他の書き込み先ＱＬＣブロックに割り当てる。そして、他の書き込み先ＱＬＣブロックに書き込むべきデータのみを、このｐＳＬＣブロックの未書き込み領域に書き込む。このように、ｐＳＬＣブロック制御部１２３は、割り当てが解除されたｐＳＬＣブロックを、他の書き込み先ＱＬＣブロックに書き込むべきデータのみを一時的に保持する不揮発性の記憶領域として再使用し、このｐＳＬＣブロックの未書き込み領域を有効利用する。

ガベージコレクション動作の対象となるデータは、書き込み先ＱＬＣブロックへの書き込みが完了していない書き込み未完了データのみである。したがって、ある書き込み先ＱＬＣブロックに割り当てられていたｐＳＬＣブロックの残り記憶領域に別の書き込み先ＱＬＣブロックに書き込むべきデータが書き込まれても、このｐＳＬＣブロックに存在する書き込み未完了データは、別の書き込み先ＱＬＣブロックへの書き込み未完了データのみである。つまり、このｐＳＬＣブロックに、異なる書き込み先ＱＬＣブロックに対応する書き込み未完了データは混在しない。よって、再使用されたｐＳＬＣブロックに対するガベージコレクション動作も不要である。

次に、ＮＡＮＤ型フラッシュメモリ５内の記憶領域について説明する。ＮＡＮＤ型フラッシュメモリ５内の記憶領域は、図３に示すように、ｐＳＬＣバッファ２０１とＱＬＣ領域２０２とに大別される。

ＱＬＣ領域２０２は、複数のＱＬＣブロックを含む。また、ｐＳＬＣバッファ２０１は、複数のｐＳＬＣブロックを含む。換言すれば、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックは、ＱＬＣブロック群と、ｐＳＬＣブロック群とによって構成され得る。ＱＬＣブロック制御部１２２は、ＱＬＣ領域２０２に含まれる複数のＱＬＣブロックの各々をＱＬＣブロックとしてのみ使用し、ｐＳＬＣブロック制御部１２３は、ｐＳＬＣバッファ２０１に含まれる複数のｐＳＬＣブロックの各々を、ｐＳＬＣブロックとしてのみ使用してもよい。

次に、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係について説明する。図４は、実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図である。

ＮＡＮＤ型フラッシュメモリ５は、複数のＮＡＮＤ型フラッシュメモリダイ（またはＮＡＮＤ型フラッシュメモリチップとも称される）を含む。個々のＮＡＮＤ型フラッシュメモリダイは、独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリダイは、並列動作可能な単位として扱われる。

図４においては、ＮＡＮＤインタフェース１３に１６個のチャンネルＣｈ．１～Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１～Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリダイが接続されている場合が例示されている。この場合、チャンネルＣｈ．１～Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリダイ＃１～＃１６がバンク＃０として構成されてもよく、またチャンネルＣｈ．１～Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリダイ＃１７～＃３２がバンク＃１として構成されてもよい。バンクは、複数のメモリモジュールをバンクインタリーブによって並列動作させるための単位である。図４の構成例においては、１６チャンネルと、２つのバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリダイを並列動作させることができる。

消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含むブロックグループ（スーパーブロック）の単位で実行されてもよい。

次に、スーパーブロックの構成例について説明する。図５は、実施形態に係るメモリシステムにおいて使用される、あるブロックグループ（スーパーブロック）の構成例を示す図である。

一つのブロックグループ、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。

図５においては、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃１内の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃２内の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃３内の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリダイ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。

図３で説明したＱＬＣ領域２０２内の各ＱＬＣブロックは、一つのスーパーブロック（ＱＬＣスーパーブロック）によって実現されてもよいし、一つの物理ブロック（ＱＬＣ物理ブロック）によって実現されてもよい。なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。

ｐＳＬＣバッファ２０１に含まれる各ｐＳＬＣブロックも、一つの物理ブロックによって構成されていてもよいし、複数の物理ブロックの集合を含むスーパーブロックによって構成されてもよい。

次に、フラッシュマネージメント部１２１によって実行される、ＱＬＣブロックに対するフォギー・ファイン書き込み動作について説明する。図６は、ＱＬＣブロックに一つのメモリセル当たりに４ビットを書き込むモードでデータを書き込む動作を説明するための図である。

ここでは、５つのワード線を往復する場合のフォギー・ファイン書き込み動作を例示する。ＱＬＣブロック（ＱＬＣ＃１）に対するフォギー・ファイン書き込み動作は以下のように実行される。

（１）まず、４ページ（Ｐ０～Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に転送され、ＱＬＣ＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０～Ｐ３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。

（２）次いで、次の４ページ（Ｐ４～Ｐ７）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４～Ｐ７）分のライトデータを書き込むためのフォギー書き込み動作が実行される。

（３）次いで、次の４ページ（Ｐ８～Ｐ１１）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ（Ｐ８～Ｐ１１）分のライトデータを書き込むためのフォギー書き込み動作が実行される。

（４）次いで、次の４ページ（Ｐ１２～Ｐ１５）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ３に接続された複数のメモリセルに、これら４ページ（Ｐ１２～Ｐ１５）分のライトデータを書き込むためのフォギー書き込み動作が実行される。

（５）次いで、次の４ページ（Ｐ１６～Ｐ１９）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ４に接続された複数のメモリセルに、これら４ページ（Ｐ１６～Ｐ１９）分のライトデータを書き込むためのフォギー書き込み動作が実行される。

（６）ワード線ＷＬ４に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ０に戻り、ワード線ＷＬ０に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ０に対するフォギー書き込み動作で使用された４ページ（Ｐ０～Ｐ３）分のライトデータと同じ４ページ（Ｐ０～Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣ＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０～Ｐ３）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ０～Ｐ３に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ０～Ｐ３に対応するデータをＱＬＣ＃１から正しく読み出すことが可能となる。

（７）次いで、次の４ページ（Ｐ２０～Ｐ２３）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣ＃１内のワード線ＷＬ５に接続された複数のメモリセルに、これら４ページ（Ｐ２０～Ｐ２３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。

（８）ワード線ＷＬ５に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ１に戻り、ワード線ＷＬ１に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ１に対するフォギー書き込み動作で使用された４ページ（Ｐ４～Ｐ７）分のライトデータと同じ４ページ（Ｐ４～Ｐ７）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣ＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４～Ｐ７）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ４～Ｐ７に対するフォギー・ファイン書き込み動作が完了する。この結果、ページＰ４～Ｐ７に対応するデータをＱＬＣ＃１から正しく読み出すことが可能となる。

なお、ここでは、フォギー書き込み動作およびファイン書き込み動作の各々において４ページ分のデータをＮＡＮＤ型フラッシュメモリ５に転送する場合を説明したが、ＱＬＣ＃１がＮＡＮＤ型フラッシュメモリ５に含まれる２つのプレーンからそれぞれ選択される２つのＱＬＣ物理ブロックを含む場合には、２つのＱＬＣ物理ブロックに対すね書き込みが同時に実行される。このため、フォギー書き込み動作およびファイン書き込み動作の各々においては、８ページ分のデータがＮＡＮＤ型フラッシュメモリ５に転送される。

次に、複数のゾーンの構成について説明する。図７は、ＮＶＭｅ規格によって規定されたゾーンド・ネームスペースの構成例を示す図である。

各ゾーンド・ネームスペースの論理ブロックアドレス範囲は、ＬＢＡ ０から始まる。例えば、図７のゾーンド・ネームスペースの論理ブロックアドレス範囲は、ＬＢＡ ０からＬＢＡ ｑ－１までの連続するｑ個のＬＢＡを含んでいる。このゾーンド・ネームスペースは、ゾーン＃０からゾーン＃ｒ－１までのｒ個のゾーンに分割されている。これらｒ個のゾーンは、連続する非重複の論理ブロックアドレスを含む。

より詳しくは、このゾーンド・ネームスペースには、ゾーン＃０、ゾーン＃１、…、ゾーン＃ｒ－１が割り当てられている。ＬＢＡ ０は、ゾーン＃０の最小のＬＢＡを示す。ＬＢＡ ｑ－１は、ゾーン＃ｒ－１の最大のＬＢＡを示す。ゾーン＃０は、ＬＢＡ ０、ＬＢＡ ｍ－１を含む。ＬＢＡ ０は、ゾーン＃０の最小のＬＢＡを示す。ＬＢＡ ｍ－１は、ゾーン＃０の最大のＬＢＡを示す。ゾーン＃１は、ＬＢＡ ｍ、ＬＢＡ ｍ＋１、…、ＬＢＡ ｎ－２、ＬＢＡ ｎ－１を含む。ＬＢＡ ｍは、ゾーン＃１の最小のＬＢＡを示す。ＬＢＡ ｎ－１は、ゾーン＃１の最大のＬＢＡを示す。ゾーン＃ｒ－１は、ＬＢＡ ｐ、…、ＬＢＡ ｑ－１を含む。ＬＢＡ ｐは、ゾーン＃ｒ－１の最小のＬＢＡを示す。ＬＢＡ ｑ－１は、ゾーン＃ｒ－１の最大のＬＢＡを示す。

コントローラ４は、複数のゾーンの各々に、複数のＱＬＣブロックの一つを物理記憶領域として割り当てる。さらに、コントローラ４は、複数のＱＬＣブロックの各々と複数のゾーンの各々との間のマッピングを、Ｚ２Ｐテーブル６１を使用して管理する。

例えば、あるゾーンにデータを書き込むためのライトコマンドをホスト２から受信した場合、コントローラ４は、このゾーンに割り当てられたＱＬＣブロックを書き込み先ブロックとして決定し、受信したライトコマンドに関連付けられたデータをこの書き込み先ブロックに書き込む。また、別のゾーンにデータを書き込むためのライトコマンドをホスト２から受信した場合、コントローラ４は、この別のゾーンに割り当てられたＱＬＣブロックを書き込み先ブロックとして決定し、受信したライトコマンドに関連付けられたデータをこの書き込み先ブロックに書き込む。

ライトコマンドは、例えば、ライトデータが書き込まれるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、このライトデータのデータサイズと、このライトデータが格納されているホストライトバッファ１０２１内の位置を示すデータポインタ（バッファアドレス）とを含む。

例えば、ライトコマンドに含まれる論理アドレス（開始ＬＢＡ）の上位ビット部は、このライトコマンドに関連付けられたライトデータが書き込まれるべきゾーンを指定する識別子、つまりこのゾーンのゾーン・スタート・論理ブロックアドレス（ＺＳＬＢＡ）、として使用される。各ゾーンにはＱＬＣブロックが割り当てられているので、ＺＳＬＢＡは、データが書き込まれるべきＱＬＣブロックを指定する識別子としても使用される。また、ライトコマンドに含まれる論理アドレス（開始ＬＢＡ）の下位ビット部は、ライトデータが書き込まれるべきゾーン内の書き込み先ＬＢＡ（オフセット）として使用される。

したがって、ライトコマンドによって指定される論理アドレスは、複数のゾーンのうちの一つのゾーンと、このゾーンの先頭からこのゾーン内の書き込み先位置までのオフセットとの双方を示す。なお、ＺＳＬＢＡのみを指定するゾーンアペンドコマンドがライトコマンドとして使用されてもよい。この場合には、ゾーン内の書き込み先ＬＢＡ（オフセット）は、このゾーン内の書き込みがシーケンシャルに実行されるようにコントローラ４によって決定される。

ライトデータのデータサイズは、例えば、セクタ（論理ブロック）の数によって指定されもよい。一つのセクタは、ホスト２によって指定可能なライトデータの最小データサイズに対応する。つまり、ライトデータのデータサイズはセクタの倍数によって表される。

各ゾーン内の次の書き込み可能ＬＢＡの値は、各ゾーンに対応するライトポインタによって管理される。

次に、ライトポインタの更新動作を説明する。図８は、実施形態に係るメモリシステムにおいて実行される、ライトポインタの更新動作を示す図である。

コントローラ４は、複数のゾーンにそれぞれ対応する複数のライトポインタを管理する。各ライトポインタは、そのライトポインタに対応するゾーン内の次の書き込み可能ＬＢＡを示す。あるゾーンにデータをシーケンシャルに書き込むと、コントローラ４は、このゾーンに対応するライトポインタの値を、データが書き込まれた論理ブロックの数だけ増やす。

ここでは、ゾーン＃１を例に、ライトポインタの更新動作を説明する。ゾーン＃１は、ＬＢＡ ｍからＬＢＡ ｎ－１までの論理ブロックアドレス範囲を含む。ＬＢＡ ｍは、ゾーン＃１の最小の論理ブロックアドレス、つまりゾーン＃１のゾーン・スタート・論理ブロックアドレス（ＺＳＬＢＡ）である。

ゾーン＃１が有効データを含まないエンプティ状態である場合、ゾーン＃１に対応するライトポインタは、ゾーン＃１のゾーン・スタート・論理ブロックアドレスであるＬＢＡ ｍを示す。ゾーン＃１をオープンするためのコマンドをホスト２から受信すると、コントローラ４は、ゾーン＃１の状態をデータの書き込みが可能なオープン状態に遷移させる。この場合、コントローラ４は、有効データを含まないエンプティ状態のＱＬＣブロック（フリーＱＬＣブロック）の一つをゾーン＃１に関連付けられたオープン状態の物理記憶領域として割り当て、そしてこの一つのＱＬＣブロックに対する消去動作を実行する。これにより、この一つのＱＬＣブロックは書き込み先ＱＬＣブロックとしてオープンされる。この結果、ゾーン＃１に対する書き込みが可能となる。

ゾーン＃１を指定するライトコマンドによって指定された書き込み先位置（開始ＬＢＡ）がゾーン＃１のライトポインタ（ここでは、ＬＢＡ ｍ）に等しい場合、コントローラ４は、その指定された開始ＬＢＡから始まるＬＢＡ範囲、例えば、ＬＢＡ ｍと、ＬＢＡ ｍ＋１、にデータを書き込む。

コントローラ４は、データが書き込まれた論理ブロックの数だけゾーン＃１のライトポインタの値が増えるように、ゾーン＃１のライトポインタを更新する。例えば、ＬＢＡ ｍと、ＬＢＡ ｍ＋１にデータが書き込まれた場合、コントローラ４は、ライトポインタの値をＬＢＡ ｍ＋２に更新する。ＬＢＡ ｍ＋２は、ゾーン＃１内の未書き込みＬＢＡのうちの最小のＬＢＡ、つまりゾーン＃１内の次の書き込み可能ＬＢＡを示す。

データが既に書き込まれているゾーン＃１内のあるＬＢＡ範囲にデータを再び書き込む場合には、ゾーン＃１をリセットしてライトポインタの値をＬＢＡ ｍに戻し、そして、ゾーン＃１を再びオープンすることが必要となる。

コントローラ４がホスト２から受信するコマンドには、ライトコマンドの他にも、リードコマンド、オープンゾーンコマンド、クローズゾーンコマンド、リセットゾーンコマンド、等が含まれる。

リードコマンドはＮＡＮＤ型フラッシュメモリ５からデータを読み出すコマンド（リード要求）である。リードコマンドは、データ（読み出し対象データ）が読み出されるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、読み出し対象データのデータサイズと、この読み出し対象データが転送されるべきホスト２のリードバッファ内の位置を示すデータポインタ（バッファアドレス）とを含む。ホスト２のリードバッファは、ホスト２のメモリ１０２内に設けられた記憶領域である。

リードコマンドに含まれる論理アドレスの上位ビット部は、読み出し対象データが格納されているゾーンを指定する識別子として使用される。また、リードコマンドに含まれる論理アドレスの下位ビット部は、読み出し対象データが格納されているゾーン内のオフセットを指定する。

オープンゾーンコマンドは、各々がエンプティ状態の複数のゾーンの一つを、データの書き込みに利用可能なオープン状態に遷移させるためのコマンド（オープン要求）である。つまり、オープンゾーンコマンドは、有効データを含まないエンプティ状態である特定のブロックグループを、データの書き込みに利用可能なオープン状態に遷移させるために使用される。

オープンゾーンコマンドは、オープン状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、オープンゾーンコマンドによって指定される論理アドレスの上位ビット部は、オープン状態に遷移させるべきゾーンを指定する識別子として使用される。

クローズゾーンコマンドは、オープン状態のゾーンの一つを、書き込みが中断されたクローズ状態に遷移させるためのコマンド（クローズ要求）である。クローズゾーンコマンドは、クローズ状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、クローズゾーンコマンドによって指定される論理アドレスの上位ビット部が、クローズ状態に遷移させるべきゾーンを指定する識別子として使用される。

リセットゾーンコマンドは、書き換えが実行されるべきゾーンをリセットしてエンプティ状態に遷移させるためのコマンド（リセット要求）である。例えば、リセットゾーンコマンドは、データで満たされているフル状態のゾーンを、有効データを含まないエンプティ状態に遷移させるために使用される。有効データは、論理アドレスに関連付けられているデータを意味する。リセットゾーンコマンドは、エンプティ状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、リセットゾーンコマンドによって指定される論理アドレスの上位ビット部が、エンプティ状態に遷移させるべきゾーンを指定する識別子として使用される。リセットゾーンコマンドによってエンプティ状態に遷移されたゾーンに対応するライトポインタの値は、このゾーンのＺＳＬＢＡを示す値に設定される。

例えば、ゾーン＃１がリセットされた場合、コントローラ４は、ゾーン＃１用の物理記憶領域として割り当てられていたＱＬＣブロックを、有効データを含まないフリーＱＬＣブロックとして扱うことができる。したがって、このＱＬＣブロックに対する消去動作を行うだけで、このＱＬＣブロックをデータの書き込みに再利用することができる。

図９は、実施形態に係るストレージデバイスにおいて使用される、複数のゾーンの各々と複数のＱＬＣブロックの各々との間の対応関係を管理するための管理テーブルであるＺ２Ｐテーブル６１の構成例を示す図である。

Ｚ２Ｐテーブル６１は、任意のゾーンド・ネームスペースに含まれる複数のゾーンそれぞれに対応する複数のエントリを有する。図９では、Ｚ２Ｐテーブル６１は、ｒ個のゾーンを管理するためのｒ個のエントリを有する。

複数のエントリのそれぞれには、そのエントリに対応するゾーンに割り当てられたＱＬＣブロックを示す識別子（ＱＬＣブロック識別子）が、このゾーンに対応する物理記憶領域の物理アドレスＰＢＡとして格納されている。図９では、ゾーン＃０に対応するエントリには、ゾーン＃０に割り当てられたＱＬＣブロックを示すＱＬＣブロック識別子が格納されている。また、ゾーン＃１に対応するエントリには、ゾーン＃１に割り当てられたＱＬＣブロックを示すＱＬＣブロック識別子が格納されている。さらに、ゾーン＃ｒ－１に対応するエントリには、ゾーン＃１に割り当てられたＱＬＣブロックを示すＱＬＣブロック識別子が格納されている。

図９では、あるゾーンド・ネームスペースに対応するＺ２Ｐテーブル６１を例示したが、Ｚ２Ｐテーブル６１に複数のゾーンド・ネームスペースに含まれる複数のゾーンそれぞれに対応するエントリが含まれていてもよい。

このように、ゾーンド・ネームスペースに準拠したＳＳＤ３においては、ホスト２から受信したライトコマンドが指定するゾーンに割り当てられたＱＬＣブロックにライトデータが書き込まれる。しかし、ＱＬＣブロックに対する書き込み動作では、フォギー・ファイン書き込み動作のような複数回のプログラム動作を必要とする書き込み動作が実行され得る。このとき、一回目の書き込み動作から最後の書き込み動作までの間、ＱＬＣブロック以外の記憶領域にデータを保持する必要がある。

また、ＳＳＤ３がサーバコンピュータのストレージデバイスとして使用されるケースにおいては、例えば、複数種のデータが異なるゾーンにそれぞれ書き込まれるように、例えば、複数のアプリケーション（または複数のクライアント）にそれぞれ対応する複数のゾーンが同時的に使用されるケースがある。この場合、ゾーンに対する書き込みの開始からこのゾーン全体がデータで満たされたフル状態になるまでの時間は、ゾーン毎に異なる場合がある。

このような場合に、複数のゾーンに書き込まれるべきデータを一つのｐＳＬＣブロックに混在させると、各ゾーンの書き込み完了タイミングの差から、必要なデータ（有効データ）と不要なデータ（無効データ）とが一つのｐＳＬＣブロックに混在することになる。あるＱＬＣブロックへの書き込みが完了したデータ（書き込み完了データ）は、そのＱＬＣブロックから読み出すことができる。したがって、ｐＳＬＣブロックに格納されている書き込み完了データは不要データである。あるＱＬＣブロックへの書き込みが完了していないデータ（書き込み未完了データ）は、そのＱＬＣブロックから読み出すことができない。したがって、ｐＳＬＣブロックに格納されている書き込み未完了データは必要なデータである。

データの書き込みに利用可能なフリーｐＳＬＣブロックの数が減少すると、必要なデータと不要なデータとが混在されたｐＳＬＣブロックから他のｐＳＬＣブロックに有効データ（書き込み未完了データ）のみをコピーするガベージコレクション動作を実行することが必要となる。

しかし、ガベージコレクション動作を実行することは、ライトコマンド等のホスト２からの指示に依らないＮＡＮＤ型フラッシュメモリ５への書き込み動作を発生させることによるライトアンプリフィケーションの悪化、およびＮＡＮＤ型フラッシュメモリ５の使用によるホスト２から発行されたコマンドに対するレイテンシの増大を引き起こす可能性がある。

そこで、本実施形態では、コントローラ４は、書き込み先ブロックとしてオープンされた複数のＱＬＣブロックに対して、複数のｐＳＬＣブロックをそれぞれ割り当てる。そして、コントローラ４は、ｐＳＬＣブロックの各々に、対応するＱＬＣブロックに書き込まれるべきデータのみを書き込む。そして、そのｐＳＬＣブロックは、そのｐＳＬＣブロックに書き込まれたデータに関するファイン書き込み動作が実行されるまで、この書き込まれたデータを書き込み未完了データとして保持する。ｐＳＬＣブロックに書き込まれたデータは、対応するＱＬＣブロックへの書き込みが進行するにつれて、書き込み未完了データから書き込み完了データに徐々に遷移する。ｐＳＬＣブロック全体がデータで満たされ、そしてそのデータの全てが書き込み完了データになると、ｐＳＬＣブロックは有効データを含まないフリーブロックとなる。

このように、書き込み先ブロックとしてオープンされた各ＱＬＣブロックにｐＳＬＣブロックを割り当てることによって、コントローラ４は、ライトアンプリフィケーションの増加を招くことなく、複数のＱＬＣブロックに効率的にデータを書き込むことができる。

次に、メモリシステムにおいて実行される、ホストから受信された複数のライトコマンドの管理について説明する。図１０は、実施形態に係るメモリシステムにおいて実行される、ホストから受信された複数のライトコマンドを管理する動作を示す図である。フラッシュマネージメント部１２１は、コマンドキューに格納されたライトコマンドを取得することで、ＮＡＮＤ型フラッシュメモリ５へのデータの書き込みを制御する。ここでは、メモリシステム３が８つのゾーン（ゾーン＃０、ゾーン＃１、ゾーン＃２、ゾーン＃３、ゾーン＃４、ゾーン＃５、ゾーン＃６、ゾーン＃７）を管理している場合について説明する。

ホストインタフェース１１は、ホスト２からライトコマンドを受信すると、ライトコマンドが指定するゾーン識別子に応じて、ライトコマンドを格納するべきコマンドキューを決定する。そして、ホストインタフェース１１は、決定されたコマンドキューにライトコマンドを格納する。例えば、ホストインタフェース１１は、ゾーン＃０を指定するライトコマンドＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を、コマンドキュー＃０に格納し、ゾーン＃１を指定するライトコマンドＷ１１、Ｗ１２、Ｗ１３を、コマンドキュー＃１に格納し、ゾーン＃２を指定するライトコマンドＷ２１、Ｗ２２を、コマンドキュー＃２に格納し、ゾーン＃７を指定するライトコマンドＷ７１、Ｗ７２を、コマンドキュー＃７に格納する。

フラッシュマネージメント部１２１は、コマンドキューに新たなライトコマンドが格納されたことに応じて、そのコマンドキューに対応するゾーンを指定するライトコマンドが発行されたことを記録することで、発行されたライトコマンドの順序を記録してもよい。また、フラッシュマネージメント部１２１は、ライトコマンドの順序を記録するのではなく、新たなライトコマンドが発行されたゾーンを記録してもよい。いずれの場合であっても、フラッシュマネージメント部１２１は、最新のライトコマンドが発行されたゾーンの順序を管理することができる。例えば、ゾーン＃０を指定するライトコマンド、ゾーン＃１を指定するライトコマンド、ゾーン＃７を指定するライトコマンドをこの順序でホスト２から受信した場合、フラッシュマネージメント部１２１は、「ゾーン＃０→ゾーン＃１→ゾーン＃７」を示す順序を、最新のライトコマンドが発行されたゾーンの順序として管理する。

フラッシュマネージメント部１２１は、コマンドキューからライトコマンドを取得することで、各ゾーンに書き込まれるべきライトデータのデータサイズを取得する。フラッシュマネージメント部１２１は、例えば、コマンドキュー＃０に格納されているライトコマンドＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５の情報を取得することで、ゾーン＃０に書き込まれるべきライトデータのデータサイズを取得する。つまり、ホスト２のＨＷＢ１０２１に格納されているゾーン＃０に書き込まれるべきライトデータのデータサイズを取得することができる。フラッシュマネージメント部１２１は、各ゾーンに書き込まれるべきライトデータのサイズを、データサイズ管理テーブルを使用することで管理してもよい。

フラッシュマネージメント部１２１は、各ゾーンに書き込まれるべきライトデータのデータサイズのそれぞれ、およびそれらの合計を使用して、いずれのゾーンを指定するライトコマンドを処理するか否かを決定する。

次に、ｐＳＬＣブロックを経由せずにＱＬＣブロックにライトデータを直接書き込むべきゾーンを決定する動作について説明する。図１１は、実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対する書き込み動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図である。

ここでは、メモリシステム３が８つのゾーン（ゾーン＃０、ゾーン＃１、ゾーン＃２、ゾーン＃３、ゾーン＃４、ゾーン＃５、ゾーン＃６、ゾーン＃７）を管理している場合について説明する。

例えば、ＨＷＢ１０２１の容量が１ＭＢ（１０２４ＫＢ）である場合について想定する。

フラッシュマネージメント部１２１は、受信した複数のライトコマンドに対応するライトデータの総データサイズをゾーン毎に管理する。また、フラッシュマネージメント部１２１は、ＨＷＢ１０２１に格納されているライトデータの総データサイズも管理する。

ここで、ＨＷＢ１０２１が、ゾーン＃０に書き込まれるべきライトデータを８ＫＢ、ゾーン＃１に書き込まれるべきライトデータを１６ＫＢ、ゾーン＃２に書き込まれるべきライトデータを５１２ＫＢ、ゾーン＃３に書き込まれるべきライトデータを１６ＫＢ、ゾーン＃４に書き込まれるべきライトデータを１６ＫＢ、ゾーン＃５に書き込まれるべきライトデータを８ＫＢ、ゾーン＃６に書き込まれるべきライトデータを３２ＫＢ、保持している場合を想定する。

このとき、ＨＷＢ１０２１に格納されているライトデータの総データサイズは、６０８ＫＢである。６０８ＫＢのライトデータを保持しているＨＷＢ１０２１の空き容量は、４１６ＫＢである。

このとき、ホスト２は、ゾーン＃２に１２８ＫＢのライトデータを書き込むことを指定するライトコマンドを発行するために、ＨＷＢ１０２１に１２８ＫＢのライトデータを格納する。

これにより、ＨＷＢ１０２１に格納されているゾーン＃２に書き込まれるべきライトデータの総データサイズが６４０ＫＢに到達する。ゾーン＃２に１２８ＫＢのライトデータを書き込むことを指定するライトコマンドを受信すると、フラッシュマネージメント部１２１は、ゾーン＃２を指定する受信済みの１以上のライトコマンドに対応するライトデータの総データサイズを算出する。これにより、フラッシュマネージメント部１２１は、ＨＷＢ１０２１に格納されているゾーン＃２に書き込まれるべきライトデータの総データサイズが６４０ＫＢに到達したことを認識する。このとき、フラッシュマネージメント部１２１は、ゾーン＃２に割り当てられたＱＬＣブロック＃２に対する書き込み動作を実行する。

６４０ＫＢのライトデータを書き込む場合、フラッシュマネージメント部１２１は、ＱＬＣブロック＃２の複数のワード線のうちの５つのワード線の各々に接続された複数のメモリセルに１２８ＫＢのライトデータを書き込むフォギー書き込み動作と、５つのワード線のうちの先頭のワード線に接続された複数のメモリセルに１２８ＫＢのライトデータを再び書き込むファイン書き込み動作とを実行することができる。これにより、６４０ＫＢのライトデータの内の一部のライトデータ（１２８ＫＢ）が読み出し可能なデータになる。その後、フラッシュマネージメント部１２１は、読み出し可能になった１２８ＫＢのデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信する。

そして、１以上の完了応答を受信したホスト２は、受信した１以上の完了応答に関連付けられたライトデータが格納されているＨＷＢ１０２１の記憶領域を解放する。これにより、ＨＷＢ１０２１に格納されているゾーン＃２に書き込まれるべきライトデータのデータサイズは、５１２ＫＢになる。

次に、ｐＳＬＣブロックにライトデータを書き込むべきゾーンを決定する動作の例について説明する。図１２は、実施形態に係るメモリシステムにおいて実行される、ホストライトバッファに格納されているライトデータの総サイズが最も小さいＱＬＣブロックを選択する動作と、選択したＱＬＣブロックに対応するデータをｐＳＬＣブロックに書き込む動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図である。

図１１と同様に、メモリシステム３が８つのゾーン（ゾーン＃０、ゾーン＃１、ゾーン＃２、ゾーン＃３、ゾーン＃４、ゾーン＃５、ゾーン＃６、ゾーン＃７）を管理しており、ＨＷＢ１０２１の容量が、１ＭＢ（１０２４ＫＢ）である場合について想定する。

フラッシュマネージメント部１２１は、受信した複数のライトコマンドに対応するライトデータの総データサイズをゾーン毎に管理する。また、フラッシュマネージメント部１２１は、ＨＷＢ１０２１に格納されているライトデータの総データサイズも管理する。

ここで、ＨＷＢ１０２１が、ゾーン＃０に書き込まれるべきライトデータを２４ＫＢ、ゾーン＃１に書き込まれるべきライトデータを１６ＫＢ、ゾーン＃２に書き込まれるべきライトデータを９６ＫＢ、ゾーン＃３に書き込まれるべきライトデータを３２ＫＢ、ゾーン＃４に書き込まれるべきライトデータを３２ＫＢ、ゾーン＃５に書き込まれるべきライトデータを２４ＫＢ、ゾーン＃６に書き込まれるべきライトデータを４８ＫＢ、ゾーン＃７に書き込まれるべきライトデータを５１２ＫＢ、保持している場合を想定する。

このとき、ＨＷＢ１０２１に格納されているライトデータの総データサイズは、７８４ＫＢである。７８４ＫＢのライトデータを保持しているＨＷＢ１０２１の空き容量は、２４０ＫＢである。

このとき、ホスト２は、ゾーン＃２に１２８ＫＢのライトデータを書き込むことを指定するライトコマンドを発行するために、ＨＷＢ１０２１に１２８ＫＢのライトデータを格納する。

これにより、ＨＷＢ１０２１に格納されているゾーン＃２に書き込まれるべきライトデータの総データサイズが２２４ＫＢになる。このとき、いずれのゾーンに書き込まれるべきライトデータの総データサイズも６４０ＫＢに達していないが、ＨＷＢ１０２１の残り容量が１２８ＫＢを下回っているため、フラッシュマネージメント部１２１は、いずれか一つのゾーン（例えば、ゾーン＃１）を、そのライトデータをｐＳＬＣブロックに書き込むべき書き込み対象のゾーンとして選択する。

ここで、フラッシュマネージメント部１２１は、書き込まれるべきライトデータのデータサイズが最も小さいゾーン＃１を書き込み対象のゾーンとして選択する。

そして、フラッシュマネージメント部１２１は、選択されたゾーン＃１にｐＳＬＣブロックを割り当て、割り当てられたｐＳＬＣブロックに１６ＫＢのライトデータを書き込む。あるいは、選択されたゾーン＃１にｐＳＬＣブロックが既に割り当てられている場合、フラッシュマネージメント部１２１は、ゾーン＃１に既に割り当てられているｐＳＬＣブロックに１６ＫＢのライトデータを書き込む。

これにより、書き込まれた１６ＫＢのライトデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になるので、フラッシュマネージメント部１２１は、書き込まれた１６ＫＢのライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信する。

１以上の完了応答を受信したことに応じて、ホスト２は、受信した１以上の完了応答に関連するライトデータが格納されているＨＷＢ１０２１の記憶領域を解放する。これにより、ＨＷＢ１０２１に格納されているゾーン＃１に書き込まれるべきライトデータのデータサイズは、０ＫＢになる。そして、ＨＷＢ１０２１の残り容量は、１２８ＫＢ以上の値になる。

このように、書き込まれるべきライトデータのデータサイズが最も小さいゾーンを書き込み対象ゾーンとして選択することによって、フラッシュマネージメント部１２１は、図１１で説明したＱＬＣブロックに直接書き込む動作を実行される可能性が高いゾーンを避けて、ｐＳＬＣブロックを割り当てるゾーンを選択することができる。これにより、フラッシュマネージメント部１２１は、ｐＳＬＣブロックを経由せずに、ＱＬＣブロックにライトデータを書き込む動作が実行される可能性を上げることができ、ｐＳＬＣブロックとして使用されるブロックを減らすことで、ＮＡＮＤ型フラッシュメモリ５のブロックをより効率的に使用することができる。

次に、ｐＳＬＣブロックにライトデータを書き込むべきゾーンを決定する動作の他の例について説明する。図１３は、実施形態に係るメモリシステムにおいて実行される、最新のライトコマンドが受信された時点が最も古いＱＬＣブロックを選択する動作と、選択したＱＬＣブロックに対応するデータをｐＳＬＣブロックに書き込む動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図である。

図１１と同様に、メモリシステム３が８つのゾーン（ゾーン＃０、ゾーン＃１、ゾーン＃２、ゾーン＃３、ゾーン＃４、ゾーン＃５、ゾーン＃６、ゾーン＃７）を管理しており、ＨＷＢ１０２１の容量が、１ＭＢ（１０２４ＫＢ）である場合について想定する。

フラッシュマネージメント部１２１は、受信した複数のライトコマンドに対応するライトデータの総データサイズをゾーン毎に管理する。また、フラッシュマネージメント部１２１は、ＨＷＢ１０２１に格納されているライトデータの総データサイズも管理する。

ここで、ＨＷＢ１０２１が、ゾーン＃０に書き込まれるべきライトデータを２４ＫＢ、ゾーン＃１に書き込まれるべきライトデータを１６ＫＢ、ゾーン＃２に書き込まれるべきライトデータを９６ＫＢ、ゾーン＃３に書き込まれるべきライトデータを３２ＫＢ、ゾーン＃４に書き込まれるべきライトデータを３２ＫＢ、ゾーン＃５に書き込まれるべきライトデータを２４ＫＢ、ゾーン＃６に書き込まれるべきライトデータを４８ＫＢ、ゾーン＃７に書き込まれるべきライトデータを５１２ＫＢ、保持している場合を想定する。

このとき、ＨＷＢ１０２１に格納されているライトデータの総データサイズは、７８４ＫＢである。７８４ＫＢのライトデータを保持しているＨＷＢ１０２１の空き容量は、２４０ＫＢである。

このとき、ホスト２は、ゾーン＃２に１２８ＫＢのライトデータを書き込むことを指定するライトコマンドを発行するために、ＨＷＢ１０２１に１２８ＫＢのライトデータを格納する。

これにより、ＨＷＢ１０２１に格納されているゾーン＃２に書き込まれるべきライトデータの総データサイズが２２４ＫＢになる。このとき、いずれのゾーンに書き込まれるべきライトデータの総データサイズも６４０ＫＢに達していないが、ＨＷＢ１０２１の残り容量が１２８ＫＢを下回っているため、フラッシュマネージメント部１２１は、いずれか一つのゾーンを、そのライトデータをｐＳＬＣブロックに書き込むべき書き込み対象のゾーンとして選択する。

ここで、フラッシュマネージメント部１２１は、最新のライトコマンドが受信された時点が最も古いゾーンであるゾーン＃５を書き込み対象のゾーンとして選択する。

そして、フラッシュマネージメント部１２１は、選択されたゾーン＃５にｐＳＬＣブロックを割り当て、割り当てられたｐＳＬＣブロックに２４ＫＢのライトデータを書き込む。あるいは、選択されたゾーン＃５にｐＳＬＣブロックが既に割り当てられている場合、フラッシュマネージメント部１２１は、ゾーン＃５に既に割り当てられているｐＳＬＣブロックに２４ＫＢのライトデータを書き込む。

これにより、書き込まれた２４ＫＢのライトデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になるので、フラッシュマネージメント部１２１は、書き込まれた２４ＫＢのライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信する。

１以上の完了応答を受信したことに応じて、ホスト２は、受信した１以上の完了応答に関連するライトデータが格納されているＨＷＢ１０２１の記憶領域を解放する。これにより、ＨＷＢ１０２１に格納されているゾーン＃５に書き込まれるべきライトデータのデータサイズは、０ＫＢになる。そして、ＨＷＢ１０２１の残り容量は、１２８ＫＢ以上の値になる。

このように、最新のライトコマンドが受信された時点が最も古いゾーンであるゾーンを書き込み対象ゾーンとして選択することによって、フラッシュマネージメント部１２１は、ライトコマンドが受信される頻度の低いゾーンを書き込み対象ゾーンとして選択することができる。そのため、図１２で説明した選択方法と同様に、フラッシュマネージメント部１２１は、図１１で説明したＱＬＣブロックに直接書き込む動作を実行される可能性が高いゾーンを避けて、ｐＳＬＣブロックを割り当てるゾーンを選択することができる。これにより、フラッシュマネージメント部１２１は、ｐＳＬＣブロックを経由せずに、ＱＬＣブロックにライトデータを書き込む動作が実行される可能性を上げることができ、ｐＳＬＣブロックとして使用されるブロックを減らすことで、ＮＡＮＤ型フラッシュメモリ５のブロックをより効率的に使用することができる。

次に、ｐＳＬＣブロックにライトデータを書き込むべきゾーンを決定する動作のさらに他の例について説明する。図１４は、実施形態に係るメモリシステムにおいて実行される、乱数を使用して、ＱＬＣブロックを選択する動作と、選択したＱＬＣブロックに対応するデータをｐＳＬＣブロックに書き込む動作と、完了応答をホストに送信してホストライトバッファ内の領域を解放する動作とを示す図である。

図１１と同様に、メモリシステム３が８つのゾーン（ゾーン＃０、ゾーン＃１、ゾーン＃２、ゾーン＃３、ゾーン＃４、ゾーン＃５、ゾーン＃６、ゾーン＃７）を管理しており、ＨＷＢ１０２１の容量が、１ＭＢ（１０２４ＫＢ）である場合について想定する。

フラッシュマネージメント部１２１は、受信した複数のライトコマンドに対応するライトデータの総データサイズをゾーン毎に管理する。また、フラッシュマネージメント部１２１は、ＨＷＢ１０２１に格納されているライトデータの総データサイズも管理する。

ここで、ＨＷＢ１０２１が、ゾーン＃０に書き込まれるべきライトデータを２４ＫＢ、ゾーン＃１に書き込まれるべきライトデータを１６ＫＢ、ゾーン＃２に書き込まれるべきライトデータを９６ＫＢ、ゾーン＃３に書き込まれるべきライトデータを３２ＫＢ、ゾーン＃４に書き込まれるべきライトデータを３２ＫＢ、ゾーン＃５に書き込まれるべきライトデータを２４ＫＢ、ゾーン＃６に書き込まれるべきライトデータを４８ＫＢ、ゾーン＃７に書き込まれるべきライトデータを５１２ＫＢ、保持している場合を想定する。

このとき、ＨＷＢ１０２１に格納されているライトデータの総データサイズは、７８４ＫＢである。７８４ＫＢのライトデータを保持しているＨＷＢ１０２１の空き容量は、２４０ＫＢである。

このとき、ホスト２は、ゾーン＃２に１２８ＫＢのライトデータを書きこむことを指定するライトコマンドを発行するために、ＨＷＢ１０２１に１２８ＫＢのライトデータを格納する。

これにより、ＨＷＢ１０２１に格納されているゾーン＃２に書き込まれるべきライトデータの総データサイズが２２４ＫＢになる。このとき、いずれのゾーンに書き込まれるべきライトデータの総データサイズも６４０ＫＢに達していないが、ＨＷＢ１０２１の残り容量が１２８ＫＢを下回っているため、フラッシュマネージメント部１２１は、いずれか一つのゾーンを、そのライトデータをｐＳＬＣブロックに書き込むべき書き込み対象のゾーンとして選択する。

ここで、フラッシュマネージメント部１２１は、乱数を生成し、生成した乱数を使用して、ゾーン＃４を書き込み対象のゾーンとして選択する。つまり、フラッシュマネージメント部１２１は、乱数を使用して、ランダムにゾーンを選択する。

そして、フラッシュマネージメント部１２１は、選択されたゾーン＃４にｐＳＬＣブロックを割り当て、割り当てられたｐＳＬＣブロックに３２ＫＢのライトデータを書き込む。あるいは、選択されたゾーン＃４にｐＳＬＣブロックが既に割り当てられている場合、フラッシュマネージメント部１２１は、ゾーン＃４に既に割り当てられているｐＳＬＣブロックに３２ＫＢのライトデータを書き込む。

これにより、書き込まれた３２ＫＢのライトデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になるので、フラッシュマネージメント部１２１は、書き込まれた３２ＫＢのライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信する。

１以上の完了応答を受信したことに応じて、ホスト２は、受信した１以上の完了応答に関連するライトデータが格納されているＨＷＢ１０２１の記憶領域を解放する。これにより、ＨＷＢ１０２１に格納されているゾーン＃４に書き込まれるべきライトデータのデータサイズは、０ＫＢになる。そして、ＨＷＢ１０２１の残り容量は、１２８ＫＢ以上の値になる。

このように、乱数を生成し、生成した乱数を使用して、書き込み対象ゾーンを選択することによって、フラッシュマネージメント部１２１は、一回の選択動作では、すべてのゾーンを等しい確率で書き込み対象ゾーンとして選択し得る。しかし、ライトコマンドが受信される頻度の低いゾーンほど、ＨＷＢ１０２１に格納されているライトデータのデータサイズが６４０ＫＢに到達するまでの期間が長くなるため、選択動作にさらされる頻度が高くなる。そのため、ゾーンが選択される傾向は、図１３で説明した選択方法とほぼ等しくなる。そのため、フラッシュマネージメント部１２１は、図１１で説明したＱＬＣブロックに直接書き込む動作を実行される可能性が高いゾーンを避けて、ｐＳＬＣブロックを割り当てるゾーンを選択することができる。これにより、フラッシュマネージメント部１２１は、ｐＳＬＣブロックを経由せずに、ＱＬＣブロックにライトデータを書き込む動作が実行される可能性を上げることができ、ｐＳＬＣブロックとして使用されるブロックを減らすことで、ＮＡＮＤ型フラッシュメモリ５のブロックをより効率的に使用することができる。さらに、この選択方法では、ライトデータの総データサイズや、最新のライトコマンドを受信した時点などの情報を参照することを必要としない。

次に、ＱＬＣブロックへの書き込み動作において、ホスト２とＳＳＤ３との間で実行されるやりとりの具体例について説明する。図１５は、実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対する書き込み処理の手順を示す図である。

ここでは、ＱＬＣブロック＃１に対する書き込み動作について説明する。

まず、ホスト２は、ＱＬＣブロック＃１を指定する１以上のライトコマンドをＳＳＤ３に送信する（ステップＳ１０１）。

ＱＬＣブロック＃１を指定する新たなライトコマンドを受信する度、ＳＳＤ３のコントローラ４は、ＱＬＣブロック＃１に書き込むべきライトデータの総データサイズ（総サイズ）を算出する。ＱＬＣブロック＃１を指定する新たなライトコマンドを受信によって、ＱＬＣブロック＃１に書き込むべきライトデータの総サイズが６４０ＫＢに達した場合、コントローラ４は、ＨＷＢ１０２１から６４０ＫＢのライトデータを取得する（ステップＳ１０２）。ライトデータを受信したＳＳＤ３のコントローラ４は、ＱＬＣブロック＃１に６４０ＫＢのライトデータを書き込む。これにより、書き込まれたライトデータのうち、先頭の１２８ＫＢのライトデータは、ファイン書き込みが完了されるため、読み出し可能データになる。なお、コントローラ４は、６４０ＫＢのライトデータをまとめてＨＷＢ１０２１から取得する必要は無く、ＱＬＣブロック＃１の先頭から５つのワード線に対するフォギー書き込み動作の進行に合わせて、第１の最小書き込み単位（１２８ＫＢ）毎にライトデータをホストライトバッファ２０２１から取得すればよい。この場合、ＱＬＣブロック＃１の５番目のワード線に対するフォギー書き込み動作が終了すると、コントローラ４は、ＱＬＣブロック＃１の先頭のワード線に書き込むべき１２８ＫＢのライトデータをＨＷＢ１０２１から再び取得する。そして、コントローラ４は、ＱＬＣブロック＃１の先頭のワード線に対するファイン書き込み動作を実行する。これにより、ＱＬＣブロック＃１の先頭のワード線に対する書き込みが完了するので、ＱＬＣブロック＃１の先頭のワード線に書き込まれた１２８ＫＢのライトデータは読み出し可能データになる。

ＳＳＤ３のコントローラ４は、読み出し可能データになったライトデータに対応する１以上のライトコマンドの処理が完了したことを示す１以上の完了応答をホスト２に送信する（ステップＳ１０３）。完了応答を受信したことに応じて、ホスト２は、受信した１以上の完了応答に対応するライトデータが格納されているＨＷＢ１０２１の領域を解放する。これにより、ＨＷＢ１０２１に格納されているＱＬＣブロック＃１に書き込まれるべきライトデータのデータサイズは、５１２ＫＢになる。

その後、ホスト２は、ＱＬＣブロック＃１に書き込まれるべき追加のライトデータ（１２８ＫＢ）をＨＷＢ１０２１に格納する。ホスト２は、追加されたライトデータをＱＬＣブロック＃１に書き込むことを指定する新たなライトコマンドをＳＳＤ３に送信する（ステップＳ１０４）。

ＱＬＣブロック＃１に書き込むべきライトデータの総サイズは、再び６４０ＫＢに達する。ＳＳＤ３のコントローラ４は、受信した新たなライトコマンドに関連付けられた追加の１２８ＫＢのライトデータをＨＷＢ１０２１から取得する（ステップＳ１０５）。コントローラ４は、ＱＬＣブロック＃１の６番目のワード線に対するフォギー書き込み動作を実行する。６番目のワード線に対するフォギー書き込み動作が終了すると、コントローラ４は、ＱＬＣブロック＃１の２番目のワード線に書き込むべき１２８ＫＢのライトデータをＨＷＢ１０２１から再び取得する。そして、コントローラ４は、ＱＬＣブロック＃１の２番目のワード線に対するファイン書き込み動作を実行する。これにより、ＱＬＣブロック＃１の２番目のワード線に対する書き込みが完了するので、ＱＬＣブロック＃１の２番目のワード線に書き込まれた１２８ＫＢのライトデータは読み出し可能データになる。

ＳＳＤ３のコントローラ４は、読み出し可能データになったライトデータに対応するライトコマンドの処理が完了したことを示す完了応答をホスト２に送信する（ステップＳ１０６）。完了応答を受信したことに応じて、ホスト２は、受信した完了応答に対応するライトデータが格納されているＨＷＢ１０２１の領域を解放する。これにより、ＨＷＢ１０２１に格納されているＱＬＣブロック＃１に書き込まれるべきライトデータのデータサイズは、５１２ＫＢになる。

次に、ＳＳＤ３において実行される書き込み制御処理の手順について説明する。図１６は、実施形態に係るメモリシステムにおいて実行される書き込み制御処理の手順を示すフローチャートである。

コントローラ４は、ホスト２からライトコマンドを受信したことに応じて、書き込み制御処理を開始する。

まず、コントローラ４は、ホストライトバッファ（ＨＷＢ）１０２１に格納されているライトデータのうち、いずれかのゾーンに書き込まれるべきライトデータのデータサイズが第１の書き込みサイズに達したか否かを判定する（ステップＳ２０１）。

ホストライトバッファ（ＨＷＢ）１０２１に格納されているライトデータのうち、いずれかのゾーンに書き込まれるべきライトデータのデータサイズが第１の書き込みサイズに達した場合（ステップＳ２０１のＹｅｓ）、コントローラ４は、ＱＬＣブロックに対する書き込み動作を実行する（ステップＳ２０２）。コントローラ４は、ステップＳ２０１で第１の書き込みサイズに達したデータサイズのライトデータが書き込まれるべきゾーンに割り当てられたＱＬＣブロックに対してライトデータを書き込む。

コントローラ４は、ステップＳ２０２の処理で読み出し可能データになったライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信して、読み出し可能データになったライトデータが格納されているＨＷＢ１０２１の領域をホスト２に解放させる（ステップＳ２０３）。そして、コントローラ４は、書き込み制御処理を終了する。

また、ホストライトバッファ（ＨＷＢ）１０２１に格納されているライトデータのうち、どのゾーンに書き込まれるべきライトデータのデータサイズも第１の書き込みサイズに達していない場合（ステップＳ２０１のＮｏ）、コントローラ４は、ＨＷＢ１０２１の残り容量が閾値を下回ったか否かを判定する（ステップＳ２０４）。例えば、コントローラ４は、閾値として、１２８ＫＢを使用する。

ＨＷＢ１０２１の残り容量が閾値を下回っていない場合（ステップＳ２０４でＮｏ）、コントローラ４は、書き込み制御処理を終了する。

ＨＷＢ１０２１の残り容量が閾値を下回っている場合（ステップＳ２０４でＹｅｓ）、コントローラ４は、ｐＳＬＣライトの対象にすべきゾーンを選択する（ステップＳ２０５）。コントローラ４は、書き込まれるべきライトデータのデータサイズが最も小さいゾーンを、対象のゾーンとして選択する。あるいは、コントローラ４は、最新のライトコマンドが受信された時点が最も古いゾーンを、対象ゾーンとして選択する。コントローラ４は、乱数を使用して対象ゾーンを選択してもよい。

そして、コントローラ４は、ステップＳ２０５で選択されたゾーンに割り当てられたｐＳＬＣブロックにライトデータを書き込む（ステップＳ２０６）。

コントローラ４は、ステップＳ２０６でｐＳＬＣブロックに書き込んだライトデータに対応する１以上のライトコマンドに対する１以上の完了応答をホスト２に送信して、ｐＳＬＣブロックに書き込んだライトデータが格納されたＨＷＢ１０２１の領域をホスト２に解放させる（ステップＳ２０７）。

次に、メモリシステム３とホスト２との間で実行される、ＨＷＢ１０２１のサイズを管理するための処理について説明する。図１７は、実施形態に係るメモリシステムにおいて実行される、ホストからの通知に基づいてホストライトバッファのサイズを管理する処理の手順を示すシーケンス図である。

まず、ホスト２は、ＩｄｅｎｔｉｆｙコマンドをＳＳＤ３に送信する（ステップＳ３０１）。Ｉｄｅｎｔｉｆｙコマンドは、ＳＳＤ３の初期化処理のために必要な情報を要求するコマンドである。

ＳＳＤ３は、ステップＳ３０１で受信したＩｄｅｎｔｉｆｙコマンドに対する応答として、ＳＳＤ３によってサポートされている最大ゾーン数をホスト２に送信する（ステップＳ３０２）。

そして、ホスト２は、ＨＷＢ１０２１として利用可能な記憶領域のサイズをＳＳＤ３に通知する（ステップＳ３０３）。

ステップＳ３０３の通知を受けたＳＳＤ３は、受信したＨＷＢ１０２１のサイズを記録する（ステップＳ３０４）。これによって、ＳＳＤ３は、記録したＨＷＢ１０２１のサイズと、受信したライトコマンドに含まれるデータサイズを示す情報から、ＨＷＢ１０２１の残り領域のサイズを算出することができる。

ホスト２は、ＨＷＢ１０２１として利用可能な記憶領域のサイズを変更した場合（ステップＳ３０５）、ホスト２は、ＨＷＢ１０２１の変更されたサイズをＳＳＤ３に通知する（ステップＳ３０６）。

ステップＳ３０７の通知を受けたＳＳＤ３は、受信したＨＷＢ１０２１のサイズを記録する（ステップＳ３０７）。

次に、ＱＬＣブロックに対するｐＳＬＣブロックの割り当ての詳細について説明する。図１８は、実施形態に係るメモリシステムにおける、複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックを示す図である。

図１８において、ｎ個のＱＬＣブロック（ＱＬＣ＃１、ＱＬＣ＃２、…、ＱＬＣ＃ｎ）が書き込み先ブロックとしてオープンされている。そして、ｎ個のＱＬＣブロック（ＱＬＣ＃１、ＱＬＣ＃２、…、ＱＬＣ＃ｎ）には、ｎ個のｐＳＬＣブロック（ｐＳＬＣ＃１、ｐＳＬＣ＃２、…、ｐＳＬＣ＃ｎ）が割り当てられている。

図１８の左部では、ＱＬＣ＃１には、ｐＳＬＣ＃１が割り当てられており、ＱＬＣ＃２には、ｐＳＬＣ＃２が割り当てられており、ＱＬＣ＃ｎには、ｐＳＬＣ＃ｎが割り当てられている。

そして、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３には、ＱＬＣブロックに新たに割り当てることが可能なｐＳＬＣブロックの識別子が格納されている。Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、書き込み完了データが格納されている書き込み済み領域と、未書き込み領域とを含む、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックそれぞれを管理するために使用される。Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、フリーｐＳＬＣブロックプール６２から選択された後にイレーズされたｐＳＬＣブロックと、未書き込み領域を含む状態でＱＬＣブロックから割り当てが解除されたｐＳＬＣブロックとを含む。ここでは、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、ｐＳＬＣブロックｐＳＬＣ＃ｉ、…、ｐＳＬＣ＃ｊを含む。

新たなＱＬＣブロック（ここでは、ＱＬＣ＃ｋ）が書き込み先ブロックとしてオープンしたことに応じて、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロック（ここでは、ｐＳＬＣ＃ｉ）を選択する。そして、ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣ＃ｉをＱＬＣ＃ｋに割り当てる。また、新たなＱＬＣブロックがオープンした時にＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に利用可能なｐＳＬＣブロックが存在しない場合、ｐＳＬＣブロック制御部１２３は、フリーｐＳＬＣブロックプール６２から任意のｐＳＬＣブロックを選択してもよい。ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣブロックに対してイレーズ動作を実行し、そして選択したｐＳＬＣブロックを、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を使用してＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックとして管理する。あるいは、ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣブロックに対してイレーズ動作を実行し、そして選択したｐＳＬＣブロックを、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を経由せずに、ＱＬＣ＃ｋに直接的に割り当ててもよい。

これにより、ｐＳＬＣ＃ｉは、ＱＬＣ＃ｋの専用のライトバッファとして、ＱＬＣ＃ｋに割り当てられる。この場合、他のＱＬＣブロックに書き込まれるべきデータはｐＳＬＣ＃ｉに書き込まれず、ＱＬＣ＃ｋに書き込まれるべきデータのみがｐＳＬＣ＃ｉに書き込まれる。

次に、具体的な書き込み動作、およびｐＳＬＣブロックの割り当て解除について図１９および図２０を参照して説明する。図１９は、実施形態に係るメモリシステムにおいて実行される、あるＱＬＣブロックに対する書き込み動作について説明する一つ目の図である。図１９では、ＱＬＣ＃１と、ＱＬＣ＃１に割り当てられたｐＳＬＣ＃１とに対するデータの書き込みについて説明する。

ＱＬＣ＃１に書き込まれているデータのうち、ファイン書き込み動作が完了したデータは、読み出し可能データである。また、ＱＬＣ＃１に書き込まれているデータのうち、フォギー書き込み動作が完了したが、ファイン書き込み動作が完了されていないデータは、読み出し不可能データである。また、ＱＬＣ＃１の記憶領域のうち、いずれのデータも書き込まれていない記憶領域は、未書き込み領域である。

ｐＳＬＣ＃１に書き込まれているデータのうち、ＱＬＣ＃１に対するファイン書き込み動作が完了したデータは、書き込み完了データである。ｐＳＬＣ＃１に書き込まれているデータのうち、ＱＬＣ＃１に対するファイン書き込み動作が完了していないデータは、書き込み未完了データである。また、ｐＳＬＣ＃１の記憶領域のうち、いずれのデータも書き込まれていない記憶領域は、未書き込み領域である。

ＱＬＣ＃１のあるワード線に対するファイン書き込み動作が実行可能になったとき、フラッシュマネージメント部１２１は、ｐＳＬＣ＃１に格納されている書き込み未完了データを使用して、ＱＬＣ＃１に対するファイン書き込み動作を実行する。この書き込み未完了データは、ＱＬＣ＃１のこのワード線に対するフォギー書き込み動作のために既に使用されたデータである。そして、このワード線に対するファイン書き込み動作が完了すると、このファイン書き込み動作のために使用されたｐＳＬＣ＃１内のデータは、書き込み完了データとなる。

フラッシュマネージメント部１２１は、ｐＳＬＣ＃１に未書き込み領域が無くなるまで、ＱＬＣ＃１に書き込まれるべきデータをｐＳＬＣブロック＃１に書き込む。そして、ＱＬＣ＃１に対するファイン書き込み動作が完了されたｐＳＬＣ＃１のデータは、書き込み完了データになる。ｐＳＬＣブロック制御部１２３は、ｐＳＬＣ＃１の未書き込み領域が無くなると、ＱＬＣ＃１に対して新たなｐＳＬＣブロック（ここでは、ｐＳＬＣ＃２）を割り当てる。ここで、ｐＳＬＣ制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロックを選択し、選択したｐＳＬＣブロックをＱＬＣ＃１に割り当てる。また、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に書き込みに利用可能なｐＳＬＣブロックが存在しない場合、ｐＳＬＣブロック制御部１２３は、フリーｐＳＬＣブロックプール６２から任意のフリーｐＳＬＣブロックを選択し、選択したフリーｐＳＬＣブロックをＱＬＣ＃１に割り当てる。ここで、ｐＳＬＣブロック制御部１２３が、書き込み完了データを持たないｐＳＬＣ＃２をＱＬＣ＃２に新たに割り当てる場合について想定する。

ｐＳＬＣ制御部１２３は、フリーｐＳＬＣブロックプール６２からｐＳＬＣ＃２を選択し、ｐＳＬＣ＃２に対してイレーズ動作を実行した後、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に移動させ、ＱＬＣ＃１に割り当ててもよいし、ｐＳＬＣ＃２に対してイレーズ動作を実行した後、ＱＬＣ＃１に直接的に割り当ててもよい。

次いで、フラッシュマネージメント部１２１は、ＱＬＣ＃１に書き込まれるべきデータをｐＳＬＣ＃２に書き込み未完了データとして書き込む。また、フラッシュマネージメント部１２１は、ｐＳＬＣ＃２に書き込んだデータを使用してＱＬＣ＃１に対するフォギー書き込み動作を実行する。そして、フォギー書き込み動作を実行することに応じて、ファイン書き込み動作が実行可能になった時、フラッシュマネージメント部１２１は、ＱＬＣ＃１に対してファイン書き込み動作を実行する。ＱＬＣ＃１に対するファイン書き込み動作が実行されることにより、ｐＳＬＣ＃１内の書き込み未完了データの一部は書き込み完了データになる。ｐＳＬＣ＃１に記憶されているデータの全てが書き込み完了データになると、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１からｐＳＬＣ＃１の割り当てを解除し、ｐＳＬＣ＃１をフリーｐＳＬＣブロックプール６２に返却する。

次に、図２０を参照して後続の動作について説明する。フラッシュマネージメント部１２１は、ＱＬＣ＃１に未書き込み領域が無くなるまで、ＱＬＣ＃１に対してフォギー書き込み動作を実行する。そして、フォギー書き込み動作を実行することに応じて、ファイン書き込み動作が実行可能になった時、フラッシュマネージメント部１２１は、ＱＬＣ＃１に対してファイン書き込み動作を実行する。

次いで、フラッシュマネージメント部１２１は、ＱＬＣ＃１に対する残りのファイン書き込み動作を実行する。ＱＬＣ＃１の全てのワード線に対するファイン書き込み動作が完了すると、ＱＬＣ＃１はＱＬＣ＃１への書き込みが完了したデータで満たされる。これにより、ＱＬＣ＃１内のデータは全て読み出し可能データになる。そして、ｐＳＬＣ＃２内の書き込み未完了データが全て書き込み完了データになる。

このとき、ｐＳＬＣ＃２は、未書き込み領域を含み、且つ書き込み未完了データを含まない。そのため、ｐＳＬＣ＃２の未書き込み領域にＱＬＣ＃１以外の書き込み先ＱＬＣブロックに書き込まれるべき書き込み未完了データが書き込まれても、異なるＱＬＣブロックに書き込まれるべき書き込み未完了データがｐＳＬＣ＃２内に混在することはない。ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１からｐＳＬＣ＃２の割り当てを解除し、ｐＳＬＣ＃２をＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に返却する。

これにより、ｐＳＬＣ＃２は、たとえば、新たなＱＬＣブロックがオープンされた際に、そのＱＬＣブロックにライトバッファとして割り当てられるために再使用される。ｐＳＬＣ＃２は、そのＱＬＣブロックに割り当てられるために選択されると、イレーズ動作を実行されることなく、そのＱＬＣブロックに割り当てられる。そして、フラッシュマネージメント部１２１は、そのＱＬＣブロックに書き込まれるべきデータを、ｐＳＬＣ＃２の残りの未書き込み領域に書き込む。

次に、ｐＳＬＣブロックの再使用について説明する。図２１は、実施形態に係るメモリシステムにおいて、あるＱＬＣブロックに対する割り当てが解除された後に、他のＱＬＣブロックに対して割り当てられることによって再使用されるｐＳＬＣブロックを示す図である。

まず、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１がオープンした際に、ｐＳＬＣ＃ａをＱＬＣ＃１に割り当てる。そして、フラッシュマネージメント部１２１は、図１９および図２０で説明した動作と同様に、ＱＬＣ＃１およびｐＳＬＣ＃ａに対する書き込み動作を実行する。

ｐＳＬＣ＃ａに未書き込み領域がなくなると、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１に新たなｐＳＬＣを割り当てる。新たなｐＳＬＣに未書き込み領域がなくなると、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１にさらに新たなｐＳＬＣを割り当てる。このようにして、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１に対する書き込みの進行に応じて、書き込み完了データで満たされたｐＳＬＣをフリーｐＳＬＣブロックプール６２に返却しながら、ＱＬＣ＃１に幾つかのｐＳＬＣを順次割り当てる。例えば、ＱＬＣ＃１にｐＳＬＣ＃ｂが割り当てられると、ＱＬＣ＃１に書き込むべきデータは、ｐＳＬＣ＃ｂに書き込まれる。そして、ＱＬＣ＃１に対する書き込みが進行して、ＱＬＣ＃１内のデータが全て読み出し可能データになると、ｐＳＬＣ＃ｂ内のデータも、全て書き込み完了データになる。このとき、ｐＳＬＣ＃ｂに未書き込み領域が存在する場合、ｐＳＬＣブロック制御部１２３は、ＱＬＣ＃１からｐＳＬＣ＃ｂの割り当てを解除する。そして、ｐＳＬＣブロック制御部１２３は、ｐＳＬＣ＃ｂをＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に返却する。

その後、ｐＳＬＣブロック制御部１２３は、ＱＬＣブロックＱＬＣ＃２が新たにオープンしたことに応じて、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内のｐＳＬＣ＃ｂを選択し、ｐＳＬＣ＃ｂをＱＬＣ＃２に割り当てる。そして、フラッシュマネージメント部１２１は、ＱＬＣ＃２に書き込まれるべきデータをｐＳＬＣ＃ｂの未書き込み領域に書き込む。

これにより、コントローラ４は、ＱＬＣ＃１に割り当てて使用されていたｐＳＬＣ＃ｂを、新たにオープンされたＱＬＣ＃２に割り当てて再使用することができる。また、ｐＳＬＣ＃ｂは、ＱＬＣ＃２に割り当てられ、ＱＬＣ＃２に書き込まれるべきデータが書き込まれても、ｐＳＬＣ＃ｂ内に残っているＱＬＣ＃１に関するデータはいずれも書き込み完了データであるため、異なるＱＬＣブロックに書き込まれるべき書き込み未完了データがｐＳＬＣ＃ｂに混在することはない。

図２２は、実施形態に係るメモリシステムにおける、あるＱＬＣブロックと、このＱＬＣブロックに割り当てられた複数のｐＳＬＣブロックとの関係について示す図である。以下では、ＱＬＣ＃１と、ＱＬＣ＃１に割り当てられた複数のｐＳＬＣブロックとの関係について説明する。

まず、ＱＬＣ＃１を指定するライトコマンドをホスト２から受信すると。フラッシュマネージメント部１２１は、受信したライトコマンドに関する情報、例えば、受信したライトコマンドに関連付けられたデータのサイズ、データが格納されているホストライトバッファ１０２１内の位置を示す情報等をＱＬＣブロック制御部１２２に通知する。

ＱＬＣブロック制御部１２２は、受信したライトコマンドに関する情報に基づいて、ＱＬＣ ＳＡテーブル６４を更新する。ＱＬＣ ＳＡテーブル６４は、複数のソースアドレスＳＡを保持するために使用される。複数のソースアドレスＳＡの各々は、ＱＬＣ＃１に書き込まれるべきデータが格納されている位置を示す。ＱＬＣブロック制御部１２２は、ＱＬＣ ＳＡテーブル６４に、ライトコマンドに関連付けられたデータが格納されているホストライトバッファ１０２１内の位置を示す情報をソースアドレスＳＡとして格納する。

ＱＬＣ＃１を指定する１以上の受信されたライトコマンドに関連付けられたデータの総サイズが第２の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、ＱＬＣ ＳＡテーブル６４に格納されている全てのソースアドレスＳＡをｐＳＬＣ ＳＡテーブル６５にコピーすることによって、ｐＳＬＣブロック制御部１２３のｐＳＬＣ ＳＡテーブル６５を更新する。ｐＳＬＣ ＳＡテーブル６５の各ソースアドレスＳＡは、ＱＬＣ＃１に割り当てられたｐＳＬＣブロックに書き込むべきデータが格納されている位置を示す。

フラッシュマネージメント部１２１は、ｐＳＬＣ ＳＡテーブル６５のソースアドレスＳＡそれぞれに基づいて、受信した１以上のライトコマンドに関連付けられたデータ、つまりＱＬＣ＃１に書き込むべき第２の最小書き込みサイズを有するデータをホストライトバッファ１０２１から取得する。そして、フラッシュマネージメント部１２１は、取得したデータをｐＳＬＣブロック（ここでは、ｐＳＬＣ＃ａ）に書き込む。

ｐＳＬＣ＃ａにデータが書き込まれると、フラッシュマネージメント部１２１は、このデータに対応する１以上のライトコマンドの完了を示す１以上の完了応答をホスト２に送信する。

また、第２の最小書き込みサイズを有するデータがｐＳＬＣ＃ａに書き込まれると、フラッシュマネージメント部１２１は、ＱＬＣ＃１に書き込むべきデータのソースアドレスＳＡそれぞれが、ホストライトバッファ１０２１内の位置から、このデータが書き込まれたｐＳＬＣ＃ａ内の位置に変更されるように、ＱＬＣ ＳＡテーブル６４を更新する。

この時、このデータを読み出し対象データとして指定するリードコマンドがホスト２から受信した場合、フラッシュマネージメント部１２１は、このリード対象データに対応するソースアドレスＳＡに基づいて、このリード対象データをｐＳＬＣ＃ａから読み出し、ホスト２に送信する。このデータがｐＳＬＣ＃ａに書き込まれる前においては、このデータに対応するソースアドレスＳＡは、ホストライトバッファ１０２１内の位置を示す。したがって、もしも、このデータがｐＳＬＣ＃ａに書き込まれる前に、このデータをリード対象データとして指定するリードコマンドをホスト２から受信した場合には、フラッシュマネージメント部１２１は、このリード対象データに対応するソースアドレスＳＡに基づいて、このリード対象データをホストライトバッファ１０２１から読み出し、ホスト２に送信する。

ｐＳＬＣ＃ａに書き込まれたデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、ＱＬＣ ＳＡテーブル６４の各ソースアドレスＳＡに基づいて、ＱＬＣ＃１に書き込むべき第１の最小書き込みサイズを有するデータをｐＳＬＣ＃ａから読み出す。そして、フラッシュマネージメント部１２１は、読み出したデータを、フォギー書き込み動作によって、ＱＬＣ＃１に書き込む。

ＱＬＣ＃１への書き込みが進行して、ＱＬＣ＃１内のあるワード線に対するファイン書き込み動作の実行が可能になると、フラッシュマネージメント部１２１は、このワード線に書き込むべきデータをｐＳＬＣ＃ａから再び読み出す。そして、フラッシュマネージメント部１２１は、読み出したデータを、ファイン書き込み動作によって、ＱＬＣ＃１に書き込む。

このような動作が繰り返されることにより、やがてｐＳＬＣ＃ａに未書き込み領域がなくなる。この場合、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロック（ここでは、ｐＳＬＣ＃ｂ）を選択し、選択したｐＳＬＣ＃ｂをＱＬＣ＃１に割り当てる。

ｐＳＬＣ＃ａに書き込まれた全てのデータが書き込み完了データになると、ｐＳＬＣブロック制御部１２３は、ｐＳＬＣ＃ａをフリーｐＳＬＣブロックプール６２に返却する。

ｐＳＬＣ＃ｂがＱＬＣ＃１に割り当てられている状態で、ＱＬＣ＃１全体が、ＱＬＣ＃１への書き込みが完了したデータ、つまり読み出し可能データ、で満たされると、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣ＃ｂを返却する。

以上の動作によって、ホスト２は、完了応答を受信したタイミングで、その完了応答に関するライトコマンドに関連付けられたデータが格納されているホストライトバッファ１０２１内の記憶領域を解放することができる。コントローラ４は、ＱＬＣブロックの最小書き込みサイズよりも小さいｐＳＬＣブロックの最小書き込みサイズのデータ毎に完了応答をホスト２に送信するため、ＱＬＣブロックの最小書き込みサイズ分のデータの書き込みが完了した後に完了応答をホスト２に送信する場合に比し、必要とされるホストライトバッファ１０２１のサイズを小さくすることができる。

ここで、ＮＡＮＤ型フラッシュメモリ５とコントローラ４との間で実行されるデータ転送の回数について考える。

図２２を参照して説明した書き込み動作を実行すると、（１）ｐＳＬＣブロックにデータを書き込むために実行されるコントローラ４からＮＡＮＤ型フラッシュメモリ５へのデータ転送と、（２）フォギー書き込みのためにｐＳＬＣブロックからデータを読み出すために実行されるＮＡＮＤ型フラッシュメモリ５からコントローラ４へのデータ転送と、（３）フォギー書き込みのためにＱＬＣブロックにデータを書き込むために実行されるコントローラ４からＮＡＮＤ型フラッシュメモリ５へのデータ転送と、（４）ファイン書き込みのためにｐＳＬＣブロックからデータを読み出すために実行されるＮＡＮＤ型フラッシュメモリ５からコントローラ４へのデータ転送と、（５）ファイン書き込みのためにデータを書き込むために実行されるコントローラ４からＮＡＮＤ型フラッシュメモリ５へのデータ転送との５回のデータ転送が必要とされる。

ｐＳＬＣブロックに書き込まれているデータをＱＬＣブロックへの書き込み動作に使用する際に、コントローラ４は、ｐＳＬＣブロックに書き込まれているデータのエラー訂正を行うために、ｐＳＬＣブロックからデータを読み出す必要がある。そのため、フォギー書き込み、およびファイン書き込みの際に、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間のデータ転送は２度ずつ行われることになる。

そのため、コントローラ４からＮＡＮＤ型フラッシュメモリ５にライトデータが一度しか転送されない場合と比べて、５倍の帯域幅が使用されることになる。

本実施形態におけるＳＳＤ３では、消費される帯域幅を削減するために、ＳＲＡＭ１６内のテンポラリライトバッファ（Ｔｅｍｐｏｒａｒｙ Ｗｒｉｔｅ Ｂｕｆｆｅｒ，ＴＷＢ）１６１と、ＤＲＡＭ６内のラージライトバッファ（ＬＷＢ）６６とを使用する。

図２３は、実施形態に係るメモリシステムにおいて、ＴＷＢを使用したフォギー書き込み動作について示す図である。ＴＷＢを使用したフォギー書き込み動作は、フォギー書き込み動作が実行される前に、対応するライトデータをｐＳＬＣブロックに書き込むことが決定された書き込み先ＱＬＣブロックに対してのみ実行される。

（１）フラッシュマネージメント部１２１は、あるＱＬＣブロックを指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズを算出する。フラッシュマネージメント部１２１は、このＱＬＣブロックを指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズになるまで待つ。このＱＬＣブロックを指定する受信した１以上のライトコマンドに関連付けられたライトデータの総サイズが第１の最小書き込みサイズに達すると、フラッシュマネージメント部１２１は、これら１以上のライトコマンドに関連付けられた、第１の最小書き込みサイズを有するライトデータを、ホストインタフェース１１を介して、ホストライトバッファ１０２１からＴＷＢ１６１に転送する。

ＴＷＢ１６１は、ＱＬＣブロックに書き込まれるべきデータを、ＱＬＣブロックに対するフォギー書き込み動作が完了されるまで保持する。ＴＷＢ１６１の記憶領域のサイズは、例えば、ＱＬＣブロックの最小書き込みサイズ（第１の最小書き込みサイズ）と同じである（例えば、１２８ＫＢ）。

（２）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをｐＳＬＣブロックに転送することによって、ｐＳＬＣブロックに対する書き込み動作を実行する。

（３）コントローラ４は、ｐＳＬＣに対する書き込み動作が完了したことに応じて、ホストインタフェース１１を介して、１以上のライトコマンドそれぞれに対する１以上の完了応答をホスト２に送信する。ｐＳＬＣブロックに書き込まれたデータは、既に読み出し可能なデータである。そのため、コントローラ４は、完了応答を送信することができる。

（４）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをＱＬＣブロックに転送することによって、ＱＬＣブロックに対するフォギー書き込みを実行する。その後、コントローラ４は、フォギー書き込み動作が完了したことに応じて、ＴＷＢ１６１の記憶領域を解放する。

以上のように、ＴＷＢ１６１を使用することによって、コントローラ４は、ｐＳＬＣブロックに格納されているデータを読み出すことなく、対応するライトデータをｐＳＬＣブロックに書き込むことが決定されたＱＬＣブロックに対するフォギー書き込み動作を実行することができる。これにより、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間で実行することが必要なデータ転送の回数を少なくすることができる。

コントローラ４と、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間で実行することが必要なデータ転送の回数をさらに削減するために、ＳＳＤ３は、ラージライトバッファ（ＬＷＢ）６６を使用することができる。ＬＷＢ６６は、各々のエントリがＴＷＢ１６１と同じサイズの記憶領域を持つファーストインファーストアウト（ＦＩＦＯ）型の揮発性メモリである。ここでは、ＬＷＢ６６は、５つのエントリを持つ。ＬＷＢ６６のエントリの数は、ＱＬＣブロックがファイン書き込み動作を実行可能になるサイズのデータを格納できるように決定される。例えば、ＳＳＤ３が２つのワード線を往復するフォギー・ファイン書き込み動作を実行する場合、ＬＷＢ６６は、２つのエントリを有していてもよい。また、ＳＳＤ３が５つのワード線を往復するフォギー・ファイン書き込み動作を実行する場合、ＬＷＢ６６は、５つのエントリを有していてもよい。

次に、ＬＷＢ６６をＱＬＣブロックに割り当てる動作について説明する。図２４は、実施形態に係るメモリシステムにおける、複数のＱＬＣブロックの各々に割り当てられるｐＳＬＣブロックと、ＬＷＢとを示す図である。

図２４において、ＱＬＣブロックＱＬＣ＃１、ＱＬＣ＃２、…、ＱＬＣ＃ｎがオープンされ、それぞれ、ゾーンに割り当てられている。そして、各ＱＬＣブロックには、ｐＳＬＣブロックがそれぞれ割り当てられている。

図２４の左部では、ＱＬＣ＃１には、ｐＳＬＣ＃１が割り当てられており、ＱＬＣ＃２には、ｐＳＬＣ＃２が割り当てられており、ＱＬＣ＃ｎには、ｐＳＬＣ＃ｎが割り当てられている。

そして、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３には、ＱＬＣブロックに新たに割り当てることが可能なｐＳＬＣブロックが存在している。Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、フリーｐＳＬＣブロックプール６２から選択された後にイレーズされたｐＳＬＣブロック、および未書き込み領域を含む状態で、ＱＬＣブロックから割り当てが解除されたｐＳＬＣブロックを含む。ここでは、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３は、ｐＳＬＣブロックｐＳＬＣ＃ｉ、…、ｐＳＬＣ＃ｊを含む。

さらに、ＬＷＢ６６は、ラージライトバッファＬＷＢ＃１と、ラージライトバッファＬＷＢ＃２とを含む。そして、ＬＷＢ＃１は、ＱＬＣ＃１に割り当てられており、ＬＷＢ＃２は、ＱＬＣ＃２に割り当てられる。

ここで、新たにＱＬＣブロックＱＬＣ＃ｋがオープンしたことに応じて、ｐＳＬＣブロック制御部１２３は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３から任意のｐＳＬＣブロック（ｐＳＬＣ＃ｉ）を選択する。そして、ｐＳＬＣブロック制御部１２３は、選択したｐＳＬＣ＃ｉをＱＬＣ＃ｋに割り当てる。

そして、コントローラ４は、ＬＷＢ＃１と、ＬＷＢ＃２とのうち、任意のＬＷＢを選択する。例えば、コントローラ４は、最新のデータが書き込まれたタイミングが古いＬＷＢを選択してもよい（ここでは、ＬＷＢ＃２）。そして、コントローラ４は、ＱＬＣ＃２からＬＷＢ＃２の割り当てを解除し、新たにオープンされたＱＬＣ＃ｋにＬＷＢ＃２を割り当てる。これにより、コントローラ４は、新たにオープンされたＱＬＣブロックに優先してＬＷＢ６６を割り当てることができる。

図２５は、実施形態に係るメモリシステムにおいて実行される二種類の書き込み動作の切り替えについて示す図である。図２５の上部は、ＬＷＢ６６が割り当てられているＱＬＣブロックに対するフォギー・ファイン書き込みを示しており、図２５の下部は、ＬＷＢ６６の割り当てが解除されたＱＬＣブロックに対するフォギー・ファイン書き込みを示している。

ＬＷＢ６６が割り当てられたＱＬＣブロックに書き込まれるべきデータがＴＷＢ１６１に格納されると、コントローラ４は、ＱＬＣブロックへのフォギー書き込み動作を完了した後、ＱＬＣブロックに書き込まれるべきデータをＴＷＢ１６１からＬＷＢ６６にコピーする。そして、ＱＬＣブロックへのファイン書き込み動作が実行可能になると、コントローラ４は、ＬＷＢ６６に格納されているデータを使用して、ＱＬＣブロックへのファイン書き込み動作を実行する。そのため、ＬＷＢ６６が割り当てられたＱＬＣブロックは、フォギー書き込み動作だけでなく、ファイン書き込み動作を実行する際にも、ｐＳＬＣブロックからデータを読み出す必要がなくなる。そのため、ＬＷＢ６６が割り当てられていないＱＬＣブロックと比較して、コントローラ４とＮＡＮＤ型フラッシュメモリ５との間の帯域幅の消費がより少なくなる。

ＬＷＢ６６は、オープンされているＱＬＣブロックすべてに対して割り当てられる必要はない。図２４におけるＱＬＣ＃２のように、ＬＷＢ６６の割り当てが解除されたＱＬＣブロックでは、コントローラ４は、ｐＳＬＣブロックから読み出されたデータを使用して、ＱＬＣブロックに対するファイン書き込み動作を実行する。

コントローラ４は、ライトコマンドによって指定されたＱＬＣブロックにＬＷＢ６６が割り当てられているか否かに応じて、図２６、あるいは図２７に示されるフォギー・ファイン書き込み動作を実行する。

まず、ＬＷＢ６６が割り当てられているＱＬＣブロックに対するフォギー・ファイン書き込みの動作の詳細について説明する。図２６は、実施形態に係るメモリシステムにおいて、ＴＷＢと、ＬＷＢと、を使用して実行される書き込み動作について示す図である。

（１）コントローラ４は、ホスト２からあるＱＬＣブロックを指定する１以上のライトコマンドを、ホストインタフェース１１を介して受信する。そして、コントローラ４は、あるＱＬＣブロックを指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズ（第１の最小書き込みサイズ）に達したことに応じて、ホストインタフェース１１を介して、ホストライトバッファ１０２１からＴＷＢ１６１に第１の最小書き込みサイズを有するデータを転送する。

（２）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをｐＳＬＣブロックに転送することによって、ｐＳＬＣブロックに対する書き込み動作を実行する。

（３）コントローラ４は、ｐＳＬＣに対する書き込み動作が完了したことに応じて、ホストインタフェース１１を介して、１以上のライトコマンドそれぞれに対する１以上の完了応答をホスト２に送信する。ｐＳＬＣブロックに書き込まれたデータは、既に読み出し可能なデータである。そのため、コントローラ４は、完了応答を送信することができる。

（４）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをＱＬＣブロックに転送することによって、ＱＬＣブロックに対するフォギー書き込み動作を実行する。

（５）フォギー書き込み動作が完了すると、コントローラ４は、ＴＷＢ１６１からＬＷＢ６６に、第１の最小書き込みサイズを有するデータをコピーする。その後、コントローラ４は、ＬＷＢ６６へのデータのコピーが完了したことに応じて、ＴＷＢ１６１の記憶領域を解放する。

コントローラ４は、上記（１）～（５）の動作を繰り返す。

（６）そして、コントローラ４は、ファイン書き込み動作が実行可能になったことに応じて、ＬＷＢ６６に格納されたデータを用いて、ＱＬＣブロック対するファイン書き込み動作を実行する。

次に、ＬＷＢ６６が割り当てられていないＱＬＣブロックに対するフォギー・ファイン書き込みの動作の詳細について説明する。図２７は、実施形態に係るメモリシステムにおいて、ＴＷＢを使用して実行される書き込み動作について示す図である。

（１）コントローラ４は、ホスト２からあるＱＬＣブロックを指定する１つ以上のライトコマンドを、ホストインタフェース１１を介して受信する。そして、コントローラ４は、あるＱＬＣブロックを指定する１以上のライトコマンドに関連付けられたデータの総サイズがＱＬＣブロックの最小書き込みサイズ（第１の最小書き込みサイズ）に達したことに応じて、ホストインタフェース１１を介して、ホストライトバッファ１０２１からＴＷＢ１６１に第１の最小書き込みサイズを有するデータを転送する。

（２）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをｐＳＬＣブロックに転送することによって、ｐＳＬＣブロックに対する書き込み動作を実行する。

（３）コントローラ４は、ｐＳＬＣに対する書き込み動作が完了したことに応じて、ホストインタフェース１１を介して、１以上のライトコマンドそれぞれに対する１以上の完了応答をホスト２に送信する。ｐＳＬＣブロックに書き込まれたデータは、既に読み出し可能なデータである。そのため、コントローラ４は、完了応答を送信することができる。

（４）コントローラ４は、ＴＷＢ１６１に転送された第１の最小書き込みサイズを有するデータをＱＬＣブロックに転送することによって、ＱＬＣブロックに対するフォギー書き込み動作を実行する。その後、コントローラ４は、ＱＬＣブロックに対するフォギー書き込みが完了したことに応じて、ＴＷＢ１６１の記憶領域を解放する。

コントローラ４は、上記（１）～（４）の動作を繰り返す。

（５）コントローラ４は、ファイン書き込みが実行可能になったことに応じて、ｐＳＬＣブロックからデータを読み出す。そして、コントローラ４は、読み出したデータを用いて、ＱＬＣブロック対するファイン書き込み動作を実行する。

その後、コントローラ４は、ｐＳＬＣブロックに書き込まれているデータのうち、ファイン書き込みが完了されたデータを書き込み完了データに設定する。

次に、ＱＬＣブロックに対するｐＳＬＣブロックの割り当て動作の手順について説明する。図２８は、実施形態に係るメモリシステムにおいて実行される、ＱＬＣブロックに対してｐＳＬＣブロックを割り当てる動作の手順を示すフローチャートである。

コントローラ４は、任意のＱＬＣブロックがオープンしたとき、あるいは、任意のＱＬＣブロックに割り当てられているｐＳＬＣブロックの未書き込み領域がなくなったとき、ＱＬＣブロックに対してｐＳＬＣブロックを割り当てる動作を開始する。

まず、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣブロックが存在するか否かを判定する（ステップＳ１１）。

Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣブロックが存在する場合（ステップＳ１１でＹｅｓ）、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に存在するｐＳＬＣブロックの中から任意のｐＳＬＣブロックを選択する（ステップＳ１２）。コントローラ４は、ウェアレベリングを考慮して、全てのｐＳＬＣブロックの消耗度が同程度になるように、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内のｐＳＬＣブロックを選択してもよい。

コントローラ４は、ステップＳ１２で選択されたｐＳＬＣブロックをＱＬＣブロックに割り当てる（ステップＳ１３）。

Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３にｐＳＬＣブロックが存在しない場合（ステップＳ１１でＮｏ）、コントローラ４は、フリーｐＳＬＣブロックプール６２に存在するｐＳＬＣブロックの中から任意のｐＳＬＣブロックを選択する（ステップＳ１４）。コントローラ４は、ウェアレベリングを考慮して、フリーｐＳＬＣブロックプール６２内のｐＳＬＣブロックを選択してもよい。

コントローラ４は、ステップＳ１４で選択されたｐＳＬＣブロックをＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に移動させる（ステップＳ１５）。コントローラ４は、ステップＳ１４で選択されたｐＳＬＣブロックに対して、イレーズ動作を実行する。そして、コントローラ４は、このｐＳＬＣブロックをＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３のリストに追加することによって、ステップＳ１５の動作を実行する。

そして、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に存在するｐＳＬＣブロックの中から任意のｐＳＬＣブロックを選択する（ステップＳ１２）。つまり、コントローラ４は、ステップＳ１５でＨａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３に移動されたｐＳＬＣブロックを選択することになる。

コントローラ４は、ステップＳ１２（ステップＳ１４）で選択されたｐＳＬＣブロックをＱＬＣブロックに割り当てる（ステップＳ１３）。

これにより、コントローラ４は、ＱＬＣブロックにｐＳＬＣブロックを割り当てる際に、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内に存在するｐＳＬＣブロックを優先してＱＬＣブロックに割り当てる。また、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３内にｐＳＬＣブロックが存在しない場合には、コントローラ４は、フリーｐＳＬＣブロックプール６２からｐＳＬＣブロックを選択し、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を経由して、ｐＳＬＣブロックをＱＬＣブロックに割り当てる。また、コントローラ４は、Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール６３を経由させずに、直接フリーｐＳＬＣブロックプール６２内に存在するｐＳＬＣブロックをＱＬＣブロックに割り当ててもよい。

以上説明したように、本実施形態によれば、いずれかの書き込み先ＱＬＣブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが第１の書き込みサイズ（例えば、６４０ＫＢ）に達した場合には、この書き込み先ＱＬＣブロックに書き込むべきライトデータは、ｐＳＬＣブロックを経由せずに、書き込み先ＱＬＣブロックに直接的に書き込まれる。また、第１の書き込みサイズ未満の総サイズを各々が有する、異なる書き込み先ブロックそれぞれに書き込まれるべき複数のライトデータがホストライトバッファ１０２１に格納されることによってホストライトバッファ１０２１の残り容量が閾値を下回った場合には、異なる書き込み先ブロックのうちの一つの書き込み先ブロックが選択され、選択された書き込み先ブロックに対応するライトデータがｐＳＬＣブロックに第２の最小書き込みサイズ毎に書き込まれる。

したがって、ホスト２による書き込み量がより多いＱＬＣブロックへのライトデータが書き込み先ＱＬＣブロックに直接的に書き込まれるように、ＱＬＣブロックへの書き込みとｐＳＬＣブロックへの書き込みとが選択的に実行される。よって、必要な不揮発性ライトバッファ（ｐＳＬＣバッファ）の量の増加を招くことなく、複数の書き込み先ＱＬＣブロックに効率的にデータを書き込むことができる。

また、コントローラ４は、ｐＳＬＣバッファ２０１に含まれるｐＳＬＣブロック（例えば、ｐＳＬＣ＃１）をＱＬＣ領域２０２に含まれるＱＬＣブロック（例えば、ＱＬＣ＃１）に割り当てる。コントローラ４は、ＱＬＣ＃１に書き込まれるべきデータのみをｐＳＬＣ＃１に書き込む。そして、コントローラ４は、ｐＳＬＣ＃１がＱＬＣ＃１に割り当てられている間、ＱＬＣ＃１以外のＱＬＣブロックに書き込まれるべきデータをｐＳＬＣ＃１に書き込まない。

これにより、ｐＳＬＣ＃１内に複数のＱＬＣブロックに書きこまれるべき書き込み未完了データが混在する状況は生じ得ない。コントローラ４は、ｐＳＬＣ＃１を含むｐＳＬＣバッファ２０１に対して、ガベージコレクション処理を実行することなく、効率的にｐＳＬＣブロックを運用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、更新を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、１０…バス、１１…ホストインタフェース、１２…ＣＰＵ、１３…ＮＡＮＤインタフェース、１４…ＤＲＡＭインタフェース、１５…ＤＭＡＣ、１６…ＳＲＡＭ、１７…ＥＣＣエンコード／デコード部、６１…Ｚ２Ｐテーブル、６２…フリーｐＳＬＣブロックプール、６３…Ｈａｌｆ Ｕｓｅｄ ｐＳＬＣブロックプール、６４…ＱＬＣ ＳＡテーブル、６５…ｐＳＬＣ ＳＡテーブル、６６…ＬＷＢ、１０１…プロセッサ、１０２…メモリ、１２１…フラッシュマネージメント部、１２２…ＱＬＣブロック制御部、１２３…ｐＳＬＣブロック制御部、１６１…ＴＷＢ、２０１…ｐＳＬＣライトバッファ、２０２…ＱＬＣ領域、１０２１…ホストライトバッファ。

Claims (13)

1. ホストに接続可能なメモリシステムであって、
   各々が消去動作の単位である複数のブロックを含む不揮発性メモリと、
   前記不揮発性メモリに電気的に接続され、前記複数のブロックのうちの第１のブロック群と、前記複数のブロックのうちの第２のブロック群とを管理し、前記第１のブロック群から割り当てられた複数の書き込み先ブロックへのデータの書き込みを制御するように構成されたコントローラと、を具備し、前記第１のブロック群に含まれるブロックの各々は第１の最小書き込みサイズを有し、前記第２のブロック群に含まれるブロックの各々は前記第１の最小書き込みサイズよりも小さい第２の最小書き込みサイズを有し、
   前記コントローラは、
   前記複数の書き込み先ブロックのいずれか一つを各々が指定する複数のライトコマンドを前記ホストから受信し、
   前記複数の書き込み先ブロックのうちの一つの書き込み先ブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが、前記一つの書き込み先ブロックへの前記第１の最小書き込みサイズを有するデータの書き込みが完了可能な第１の書き込みサイズに達した場合、前記ホストに設けられたメモリ上のライトバッファに格納されたライトデータのうち、前記一つの書き込み先ブロックに対する前記第１の最小書き込みサイズを有するライトデータの書き込みが完了するように、前記一つの書き込み先ブロックに対する書き込み動作を実行し、前記書き込みが完了したライトデータが格納されている前記ライトバッファの領域を前記ホストに解放させ、前記第１の書き込みサイズは前記第１の最小書き込みサイズの整数倍のサイズを有しており、
   前記第１の書き込みサイズ未満の総サイズを各々が有する、異なる書き込み先ブロックそれぞれに書き込まれるべき複数のライトデータが前記ライトバッファに格納されることによって前記ライトバッファの残り容量が閾値を下回った場合、前記異なる書き込み先ブロックのうちの一つの書き込み先ブロックを選択し、前記選択した一つの書き込み先ブロックに対応するライトデータを前記第２のブロックに前記第２の最小書き込みサイズ毎に書き込み、前記第２のブロックに書き込まれたライトデータが格納されている前記ライトバッファの領域を前記ホストに解放させるように構成されている、
   メモリシステム。
2. 前記コントローラは、
   前記一つの書き込み先ブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記一つのワード線に後続する一つ以上のワード線へのデータの書き込み後に可能となる第１の書き込みモードを使用して、前記一つの書き込み先ブロックの各ワード線に接続された複数のメモリセルに前記第１の最小書き込みサイズを有するデータを書き込み、
   前記第２のブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記第２のブロックの前記一つのワード線へのデータの書き込みのみによって可能となる第２の書き込みモードを使用して、前記第２のブロックの各ワード線に接続された複数のメモリセルに前記第２の最小書き込みサイズを有するデータを書き込むように構成されている、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、
   前記ライトバッファの前記残り容量が前記閾値を下回った場合、前記異なる書き込み先ブロックのうちで、前記ライトバッファに格納されているライトデータの総サイズが最も小さい書き込み先ブロックを選択するように構成されている、
   請求項１に記載のメモリシステム。
4. 前記コントローラは、
   前記ライトバッファの前記残り容量が前記閾値を下回った場合、前記異なる書き込み先ブロックのうちで、最新のライトコマンドが受信された時点が最も古い書き込み先ブロックを選択するように構成されている、
   請求項１に記載のメモリシステム。
5. 前記コントローラは、
   前記ライトバッファの前記残り容量が前記閾値を下回った場合、乱数を使用して、前記異なる書き込み先ブロックのうちの一つの書き込み先ブロックを選択するように構成されている、
   請求項１に記載のメモリシステム。
6. 前記閾値は、前記第１の最小書き込みサイズに基づいて決定される値である、
   請求項１に記載のメモリシステム。
7. 前記コントローラは、
   前記ホストから既に受信された前記複数のライトコマンドに関連付けられたライトデータのうち、書き込みが完了していないライトデータの総サイズを算出し、前記ライトバッファの容量から、前記算出した前記書き込みが完了していないライトデータの総サイズを減算することによって、前記ライトバッファの前記残り容量を算出するように構成されている、
   請求項１に記載のメモリシステム。
8. 前記コントローラは、
   前記ライトバッファの利用可能な容量を指定する通知を前記ホストから受信し、
   前記受信した通知によって指定された前記容量を前記ライトバッファの容量として管理するように構成されている、
   請求項７に記載のメモリシステム。
9. 前記コントローラは、
   前記ライトバッファの利用可能な容量を新たな容量に変更する変更要求を前記ホストから受信したことに応じて、前記管理されている前記ライトバッファの容量を前記新たな容量に変更するように構成されている、
   請求項８に記載のメモリシステム。
10. 前記コントローラは、
    前記複数の書き込み先ブロックのうちの第１の書き込み先ブロックに書き込まれるべき第１のライトデータが前記第２のブロックに書き込まれて前記第２のブロックに書き込まれた前記第１のライトデータの総サイズが、前記第１の最小書き込みサイズに達した場合、前記第１のライトデータを前記第２のブロックから読み出し、前記読み出した第１のライトデータを前記第１の書き込み先ブロックに書き込むように構成されている、
    請求項１に記載のメモリシステム。
11. 前記コントローラは、
    前記第２のブロック群に含まれる複数の第２のブロックのうちの一つの第２のブロックを前記選択した一つの書き込み先ブロックに割り当て、前記選択した一つの書き込み先ブロックに対応するライトデータのみを、前記選択した一つの書き込み先ブロックに割り当てられた前記一つの第２のブロックに書き込むように構成されている、
    請求項１に記載のメモリシステム。
12. 不揮発性メモリに含まれる複数のブロックのうちの第１のブロック群と、前記複数のブロックのうちの第２のブロック群とを管理し、前記第１のブロック群から割り当てられた複数の書き込み先ブロックへのデータの書き込みを制御する制御方法であって、前記第１のブロック群に含まれるブロックの各々は第１の最小書き込みサイズを有し、前記第２のブロック群に含まれるブロックの各々は前記第１の最小書き込みサイズよりも小さい第２の最小書き込みサイズを有し、
    前記複数の書き込み先ブロックのいずれか一つを各々が指定する複数のライトコマンドをホストから受信することと、
    前記複数の書き込み先ブロックのうちの一つの書き込み先ブロックを指定する１以上の受信済みのライトコマンドに関連付けられたライトデータの総サイズが、前記一つの書き込み先ブロックへの前記第１の最小書き込みサイズを有するデータの書き込みが完了可能な第１の書き込みサイズに達した場合、前記ホストに設けられたメモリ上のライトバッファに格納されたライトデータのうち、前記一つの書き込み先ブロックに対する前記第１の最小書き込みサイズを有するライトデータの書き込みが完了するように、前記一つの書き込み先ブロックに対する書き込み動作を実行し、前記書き込みが完了したライトデータが格納されている前記ライトバッファの領域を前記ホストに解放させることと、
    前記第１の書き込みサイズ未満の総サイズを各々が有する、異なる書き込み先ブロックそれぞれに書き込まれるべき複数のライトデータが前記ライトバッファに格納されることによって前記ライトバッファの残り容量が閾値を下回った場合、前記異なる書き込み先ブロックのうちの一つの書き込み先ブロックを選択し、前記選択した一つの書き込み先ブロックに対応するライトデータを前記第２のブロックに前記第２の最小書き込みサイズ毎に書き込み、前記第２のブロックに書き込まれたライトデータが格納されている前記ライトバッファの領域を前記ホストに解放させることと、を具備する
    制御方法。
13. 前記一つの書き込み先ブロックへの書き込みは、前記一つの書き込み先ブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記一つのワード線に後続する一つ以上のワード線へのデータの書き込み後に可能となる第１の書き込みモードを使用して実行され、
    前記第２のブロックへの書き込みは、前記第２のブロックに含まれる複数のワード線のうちの一つのワード線に書き込まれたデータの読み出しが前記第２のブロックの前記一つのワード線へのデータの書き込みのみによって可能となる第２の書き込みモードを使用して実行される、
    請求項１２に記載の制御方法。

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