[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7366795B2 - メモリシステムおよび制御方法 - Google Patents

メモリシステムおよび制御方法 Download PDF

Info

Publication number
JP7366795B2
JP7366795B2 JP2020023249A JP2020023249A JP7366795B2 JP 7366795 B2 JP7366795 B2 JP 7366795B2 JP 2020023249 A JP2020023249 A JP 2020023249A JP 2020023249 A JP2020023249 A JP 2020023249A JP 7366795 B2 JP7366795 B2 JP 7366795B2
Authority
JP
Japan
Prior art keywords
write
zone
qlc
data
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020023249A
Other languages
English (en)
Other versions
JP2021128582A (ja
Inventor
伸一 菅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020023249A priority Critical patent/JP7366795B2/ja
Priority to US17/018,224 priority patent/US11237769B2/en
Publication of JP2021128582A publication Critical patent/JP2021128582A/ja
Priority to US17/557,148 priority patent/US11768632B2/en
Priority to US18/449,924 priority patent/US20230384980A1/en
Application granted granted Critical
Publication of JP7366795B2 publication Critical patent/JP7366795B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/067—Distributed or networked storage systems, e.g. storage area networks [SAN], network attached storage [NAS]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
ＳＳＤは、データセンターのサーバのような様々なホスト計算機システムのストレージデバイスとして使用されている。
ＳＳＤにおいては、不揮発性メモリの記憶領域を効率的に利用できるようにするための新たな技術の実現が必要とされる。
特開２０１９－１９１９０９号公報
本発明が解決しようとする課題は、不揮発性メモリの記憶領域を効率的に利用できるメモリシステムおよび制御方法を提供することである。
実施形態によれば、ホストに接続可能なメモリシステムは、不揮発性メモリと、前記不揮発性メモリに電気的に接続され、前記メモリシステムをアクセスするための論理アドレス空間を分割することによって得られる複数の論理アドレス範囲がそれぞれに割り当てられた複数のゾーンの各々に、前記不揮発性メモリに含まれる複数の記憶領域のうちの一つの記憶領域を割り当てるように構成されたコントローラとを具備する。前記コントローラは、前記複数のゾーンのうちの第１のゾーンに割り当てられた第１の記憶領域に対する消去動作を実行する。前記コントローラは、前記第１の記憶領域の前記消去動作の実行から第１の時間が経過するまでの間は、前記第１のゾーンを指定する一つ以上のライト要求を前記ホストから受信したことに応じて、前記一つ以上のライト要求の集合に関連付けられたライトデータを前記ホストのライトバッファから前記メモリシステムの内部バッファに転送する動作と、前記内部バッファに転送された前記ライトデータを前記第１の記憶領域に書き込む動作とを含む第１の書き込み動作を実行する。前記コントローラは、前記第１の記憶領域に第１サイズ以上の未書き込み領域が残っている状態で、前記消去動作の実行から前記第１の時間が経過した場合、前記第１の書き込み動作を実行せず、前記第１の記憶領域を、前記複数のゾーンの各々に書き込むべきライトデータを一時的に格納可能な不揮発性バッファとして割り当てる。前記コントローラは、前記第１のゾーンまたは他の一つのゾーンの状態を書き込みが中断された状態に遷移させるための第１の要求を前記ホストから受信した場合、前記第１のゾーンまたは他の一つのゾーンを指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、前記内部バッファに未転送の残りのライトデータを前記ホストのライトバッファから取得し、前記取得した残りのライトデータを前記不揮発性バッファとして割り当てられた前記第１の記憶領域の前記未書き込み領域に書き込む。
実施形態に係るメモリシステムとホストとの関係を示すブロック図。 実施形態に係るメモリシステムの構成例を示すブロック図。 ユーザデータ記憶領域として使用される複数のクワドレベルセルブロック（ＱＬＣブロック）と、複数のＱＬＣブロックによって共有される共有ＱＬＣバッファとの関係を示すブロック図。 第１のゾーンに割り当てられた第１のＱＬＣブロックを制御するためにそれぞれ使用される第１のモードおよび第２のモードを説明するための図。 共有ＱＬＣバッファおよびホストのライトバッファから第２のＱＬＣブロックに、第１のゾーンに対応するライトデータをコピーする動作を示す図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、あるブロックグループ（スーパーブロック）の構成例を示す図。 ＱＬＣブロックに一つのメモリセル当たりに４ビットを書き込むモードでデータを書き込む動作を説明するための図。 実施形態に係るメモリシステムにおいて実行される、ゾーンと共有ＱＬＣバッファを制御する動作を説明するための図。 実施形態に係るメモリシステムにおいて実行される書き込み動作を示すブロック図。 実施形態に係るメモリシステムにおいて実行される書き込み動作のシーケンスと読み出し動作のシーケンスの例を示すブロック図。 実施形態に係るメモリシステムにおいて実行されるゾーンオープン動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるゾーンクローズ動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるゾーン再オープン動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるモード切り替え動作の手順を示すフローチャート。 第２のモードにおいて実行されるゾーンクローズ動作の手順を示すフローチャート。 第２のモードにおいて実行されるコピー動作の手順を示すフローチャート。
以下、図面を参照して、実施形態を説明する。
図１は、実施形態に係るメモリシステムとホストとの関係を示すブロック図である。
このメモリシステムは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。このメモリシステムは、ＮＡＮＤ型フラッシュメモリを含むソリッドステートドライブ（ＳＳＤ）３として実現されている。
ホスト（ホストデバイス）２は、複数のＳＳＤ３を制御するように構成されている。ホスト２は、複数のＳＳＤ３を含むストレージアレイをストレージとして使用するように構成された情報処理装置によって実現され得る。この情報処理装置はパーソナルコンピュータであってもよいし、サーバコンピュータであってもよい。
なお、ＳＳＤ３は、ストレージアレイ内に設けられる複数のストレージデバイスの一つとして利用されてもよい。ストレージアレイは、サーバコンピュータのような情報処理装置にケーブルまたはネットワークを介して接続されてもよい。ストレージアレイは、このストレージアレイ内の複数のストレージ（例えば複数のＳＳＤ３）を制御するコントローラを含んでもよい。ＳＳＤ３がストレージアレイに適用された場合には、このストレージアレイのコントローラが、ＳＳＤ３のホストとして機能してもよい。
以下では、サーバコンピュータのような情報処理装置がホスト２として機能する場合を例示して説明する。
ホスト（サーバ）２と複数のＳＳＤ３は、インタフェース５０を介して相互接続される（内部相互接続）。この相互接続のためのインタフェース５０としては、これに限定されないが、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ（ＮＶＭｅＯＦ）等を使用し得る。
ホスト２として機能するサーバコンピュータの例としては、データセンター内のサーバコンピュータ（以下、サーバと称する）が挙げられる。
ホスト２がデータセンター内のサーバによって実現されるケースにおいては、このホスト（サーバ）２は、ネットワーク６０を介して複数のエンドユーザ端末（クライアント）６１に接続されてもよい。ホスト２は、これらエンドユーザ端末６１に対して様々なサービスを提供することができる。
ホスト（サーバ）２によって提供可能なサービスの例には、（１）システム稼働プラットフォームを各クライアント（各エンドユーザ端末６１）に提供するプラットホーム・アズ・ア・サービス（ＰａａＳ）、（２）仮想サーバのようなインフラストラクチャを各クライアント（各エンドユーザ端末６１）に提供するインフラストラクチャ・アズ・ア・サービス（ＩａａＳ）、等がある。
複数の仮想マシンが、このホスト２として機能する物理サーバ上で実行されてもよい。ホスト２上で走るこれら仮想マシンの各々は、この仮想マシンに対応するクライアント（エンドユーザ端末６１）に各種サービスを提供するように構成された仮想サーバとして機能することができる。各仮想マシンにおいては、対応するエンドユーザ端末６１によって使用される、オペレーティングシステムおよびユーザアプリケーションが実行される。各仮想マシンに対応するオペレーティングシステムは、Ｉ／Ｏサービスを含む。このＩ／Ｏサービスは、論理ブロックアドレス（ＬＢＡ）ベースのブロックＩ／Ｏサービスであってもよいし、あるいは、キー・バリュー・ストアサービスであってもよい。
各仮想マシンに対応するオペレーティングシステムにおいては、Ｉ／Ｏサービスは、ユーザアプリケーションからのライト／リードに関する要求に応答して、Ｉ／Ｏコマンド（ライトコマンド、リードコマンド）を発行する。これらＩ／Ｏコマンドはホスト２内の一つ以上のサブミッションキューを介してＳＳＤ３に送出される。
ＳＳＤ３のコントローラは、不揮発性メモリに含まれる複数の記憶領域の各々にデータを書き込むことがきる。不揮発性メモリに含まれる複数の記憶領域は、ユーザデータを格納するための複数のユーザデータ記憶領域、またはこれら複数のユーザデータ記憶領域によって共有される不揮発性バッファとして利用することができる。ここで、ユーザデータとは、ホスト２から受信したデータ（ライトデータ）を意味する。不揮発性バッファは、複数のユーザデータ記憶領域の各々に書き込むべきユーザデータを、必要に応じて一時的に格納可能な記憶領域である。
図２は、ＳＳＤ３の構成例を示す。
ＳＳＤ３は、コントローラ４と、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ５）とを備える。ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ６も備えていてもよい。
ＮＡＮＤ型フラッシュメモリ５は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。ＮＡＮＤ型フラッシュメモリ５は、２次元構造のＮＡＮＤ型フラッシュメモリであってもよいし、３次元構造のＮＡＮＤ型フラッシュメモリであってもよい。
ＮＡＮＤ型フラッシュメモリ５のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は複数のページ（ここではページＰ０～Ｐｙ－１）を含む。ブロックＢＬＫ０～ＢＬＫｘ－１は、データを消去する消去動作の単位である。ブロックは、「消去ブロック」、「物理ブロック」、または「物理消去ブロック」と称されることもある。ページＰ０～Ｐｙ－１は、データの書き込みおよび読み出し動作の単位である。
コントローラ４は、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース、オープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）のようなＮＡＮＤインタフェース１３を介して、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして動作する。このコントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。
コントローラ４はＮＶＭｅ仕様のＺｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ（ＺＮＳ）をサポートしており、ＳＳＤ３をゾーンド・デバイス（ｚｏｎｅｄ ｄｅｖｉｃｅ）として動作させることができる。
ゾーンド・デバイスは、ＳＳＤ３をアクセスするための論理アドレス空間を分割することによって得られる複数の論理アドレス範囲を使用してアクセスされるデバイスである。ＳＳＤ３をアクセスするための論理アドレス空間は、ＳＳＤ３をアクセスするためにホスト２によって使用される連続する論理アドレスである。
コントローラ４は、複数のゾーンの各々に、ＮＡＮＤ型フラッシュメモリ５内の複数の記憶領域の一つを割り当てることができる。ある一つのゾーンに割り当てられた一つの記憶領域は上述したユーザデータ記憶領域として使用され、このゾーンに割り当てられた論理アドレス範囲に含まれる連続する論理アドレスを使用してアクセスされる。論理アドレスとしては、通常、論理ブロックアドレス（ＬＢＡ）が使用される。
ＮＡＮＤ型フラッシュメモリ５は、図３に示すように、共有クワドレベルセルバッファ（共有ＱＬＣバッファ）２０１と、複数のクワドレベルセルブロック（ＱＬＣブロック）を含むクワドレベルセル領域（ＱＬＣ領域）２０２とを含んでいてもよい。
ＱＬＣブロックは一つのメモリセル当たりに４ビットを記憶する書き込みモード（プログラムモードとも云う）によってデータが書き込まれるブロックである。ＱＬＣ領域２０２内の複数のＱＬＣブロックが、上述した複数の記憶領域として使用されてもよい。この場合、上述した複数のゾーンの各々に、これら複数のＱＬＣブロックの一つが割り当てられる。
図３においては、Ｎ＋１個のＱＬＣブロックがＮ＋１個のゾーン（ゾーン＃０～ゾーン＃Ｎ）として利用される場合が例示されている。この場合、ＳＳＤ３のＬＢＡ空間はＮ＋１個のＬＢＡ範囲に分割される。これらＮ＋１個のＬＢＡ範囲は、ホスト２がＮ＋１個のゾーンを選択的にアクセスするために使用される。なお、ＳＳＤ３は、ホスト２がアクセス対象のゾーンを指定できるようにするために、ＬＢＡ空間内の個々のゾーンの開始ＬＢＡをホスト２に通知してもよい。
基本的には、ホスト２は、一つのゾーン内の書き込みをシーケンシャルに実行することが要求される。このため、Ｎ＋１個のゾーンの各々について、ホスト２は、ゾーン内の次の書き込み位置を示すライトポインタ（ＷＰ）を管理する。あるゾーン内の書き込みの開始時においては、ライトポインタ（ＷＰ）はこのゾーンの開始ＬＢＡを次の書き込み位置として示す。このゾーンにデータを書き込むためのライトコマンド（ライト要求）が発行されるに連れて、ライトポインタ（ＷＰ）の値が進められる。
各ＱＬＣブロックにデータを書き込む動作においては、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに４ビットのデータを書き込むことができる。
共有ＱＬＣバッファ２０１も幾つかの複数のＱＬＣブロックを含んでもよい。共有ＱＬＣバッファ２０１は上述した不揮発性バッファの一例であり、各ゾーンに書き込むべきユーザデータを必要に応じて不揮発に記憶するために利用される。本実施形態においては、ＱＬＣ領域２０２内の複数のＱＬＣブロックのうちの一つ以上のＱＬＣブロックが共有ＱＬＣバッファ２０１として割り当てられる。共有ＱＬＣバッファ２０１として割り当てられた各ＱＬＣブロックにユーザデータを書き込む動作においても、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに４ビットのデータを書き込むことができる。
共有ＱＬＣバッファ２０１およびＱＬＣ領域２０２のどちらにおいても、各ＱＬＣブロックに適用される書き込みモードとして、フォギー・ファイン書き込み動作が使用されてもよい。フォギー・ファイン書き込み動作は、ブロックに含まれる複数のページ内の一つのページに書き込まれたデータの読み出しが、この一つのページに後続する１以上のページへのデータの書き込み後に可能となる書き込みモードの一例である。
フォギー・ファイン書き込み動作は、同じワード線に接続されたメモリセル群に対する複数回の書き込み動作（フォギー書き込み動作、ファイン書き込み動作）によって実行される。１回目の書き込み動作（フォギー書き込み動作）は各メモリセルの閾値電圧を粗く設定する書き込み動作であり、２回目の書き込み動作（ファイン書き込み動作）は各メモリセルの閾値電圧を調整する書き込み動作である。
ＳＳＤ３がサーバコンピュータのストレージデバイスとして使用されるケースにおいては、例えば、複数種のデータが異なるゾーンにそれぞれ書き込まれるように、例えば、複数のアプリケーション（または複数のクライアント）にそれぞれ対応する複数のゾーンが同時的に使用されるケースがある。この場合、ゾーンに対する書き込みの開始からこのゾーン全体がデータで満たされたフル状態になるまでの時間は、ゾーン毎に異なる場合がある。
一般に、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリにおいては、あるブロックに対する消去動作が実行されてからある制限時間内に（書き込み制限時間としても参照される）、このブロック内の全ページの書き込みを終了することが必要とされる。
したがって、あるゾーンに対する書き込みの開始からこのゾーンがフル状態になるまでに要する時間があまりに長いと、このゾーンとして使用されるＮＡＮＤ型フラッシュメモリ５のブロック（ここではＱＬＣブロック）の信頼性が保証できなくなるか、あるいはこのＱＬＣブロックへの書き込みが正常に実行することができなくなる場合がある。
しかしながら、上述したように異なるゾーンを異なるアプリケーション（または異なるクライアント）による書き込みに使用するケースにおいては、あるアプリケーション（またはあるクライアント）からのデータ書き込みの頻度が低い、または、あるアプリケーション（またはあるクライアント）からのデータ書き込み量が少ないと、このアプリケーションによって使用されているゾーンに対する書き込みの速度が遅くなる場合がある。
この場合、このゾーンに割り当てられているＱＬＣブロックの未書き込み領域全体にダミーデータを書き込むことによって、このＱＬＣブロックを強制的にフル状態にしてもよい。しかし、このようにすると、ユーザデータ以外のデータの書き込み量が増加し、この結果、ライトアンプリフィケーションの増加、およびＮＡＮＤ型フラッシュメモリ５の記憶領域の利用効率の低下が引き起こされる可能性がある。
また、どのゾーンに対する書き込みの速度が遅いかを、ホスト２側で予め推定できない場合もある。
そこで、本実施形態では、コントローラ４は、あるゾーンとして割り当てられたＱＬＣブロックに対する消去動作が実行されてから第１の時間が経過するまでの間は、このＱＬＣブロックにこのゾーンに対応するライトデータのみを書き込み可能な第１のモードで、このＱＬＣブロックへの書き込みを制御する。
そして、コントローラ４は、このＱＬＣブロックに第１サイズ以上の未書き込み領域が残っている状態で、消去動作の実行から第１の時間が経過した場合、このＱＬＣブロックを制御するためのモードを、第１のモードから、このＱＬＣブロックに全てのゾーンの各々に対応するライトデータを書き込み可能な第２のモードに切り替える。
図４は、ゾーン＃１に割り当てられたＱＬＣブロック＃１を制御するためにそれぞれ使用される上述の第１のモードおよび第２のモードを説明するための図である。
コントローラ４は、ゾーン＃１に割り当てられたＱＬＣブロック＃１に対する消去動作を実行し、これによってゾーン＃１をデータの書き込みが可能な状態（オープン状態）にする。ＱＬＣブロック＃１に対する消去動作が実行されてから第１の時間が経過するまでの間は、コントローラ４は、第１のモードでこのＱＬＣブロック＃１への書き込みを制御する。
第１のモードでは、コントローラ４がゾーン＃１を指定する一つ以上のライトコマンド（ライト要求）をホスト２から受信した場合、コントローラ４は、受信した一つ以上のライト要求の集合に関連付けられたライトデータを、ゾーン＃１に割り当てられたＱＬＣブロック＃１に書き込む。
より詳しくは、コントローラ４は、受信した一つ以上のライト要求の集合に関連付けられたライトデータをホスト２のライトバッファからコントローラ４内の内部バッファに転送する動作と、内部バッファに転送されたライトデータをＱＬＣブロック＃１に書き込む動作とを実行する。
したがって、ホスト２がゾーン＃１を指定するライト要求それぞれをＳＳＤ３に送信することにより、これらライト要求それぞれに関連付けられたライトデータがＱＬＣブロック＃１に書き込まれる。これにより、時間が経過するに連れて、ＱＬＣブロック＃１に格納されているライトデータの量は増加する。
ＱＬＣブロック＃１の消去動作の実行から第１の時間が経過した時点で、コントローラ４は、ホスト２によるゾーン＃１に対する書き込みの速度をチェックする。ＱＬＣブロック＃１に第１サイズ以上の未書き込み領域が残っていない場合には、コントローラ４は、ＱＬＣブロック＃１の消去動作の実行から書き込み制限時間（第２の時間）内にゾーン＃１がフル状態になる可能性が高いと判断する。この場合、コントローラ４は、第１のモードを維持し、第１のモードでこのＱＬＣブロック＃１への書き込みを制御する動作を継続する。
一方、ホスト２によるゾーン＃１に対する書き込みの速度が遅く、これによってＱＬＣブロック＃１に第１サイズ以上の未書き込み領域が残っている場合には、コントローラ４は、たとえＱＬＣブロック＃１の消去動作の実行から書き込み制限時間（第２の時間）が経過しても、ＱＬＣブロック＃１がフル状態にならない可能性が高いと推定する。そして、コントローラ４は、図４に示すように、ＱＬＣブロック＃１を制御するためのモードを上述の第２のモードに切り替える。
この場合、コントローラ４は、ゾーン＃１を指定する各ライトコマンド（ライト要求）に関連付けられたライトデータをＱＬＣブロック＃１に書き込むという第１モードの書き込み動作を実行せず、代わりに、ＱＬＣブロック＃１を上述の共有ＱＬＣバッファ２０１として割り当てる。換言すれば、コントローラ４は、ＱＬＣブロック＃１をゾーン＃１専用の記憶領域ではなく、全てのゾーンに共通の記憶領域である共有ＱＬＣバッファ２０１として使用し始める。
あるオープン状態のゾーンに対するデータの書き込みをしばらくの間実行しない場合、ホスト２は、このゾーン用に使用されているホスト２のライトバッファ内の領域を解放できるようにするために、このゾーンの状態を、書き込みが可能な状態（オープン状態）から書き込みが中断された状態（クローズ状態）に遷移させるためのクローズ要求をＳＳＤ３に送信する。ホスト２のライトバッファ内のある領域が解放されると、この領域は他のゾーンに対するライトデータの格納のために使用可能となる。したがって、多数のゾーンがオープンされている環境においては、ホスト２は、様々なゾーンを指定するクローズ要求それぞれを比較的頻繁にＳＳＤ３に送信する場合がある。
ゾーン＃１または他の一つのゾーンの状態をクローズ状態に遷移させるためのクローズ要求をホストから受信した場合、コントローラ４は、ゾーン＃１または他の一つのゾーンを指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、コントローラ４内の内部バッファに未転送の残りのライトデータをホスト２のライトバッファから取得する動作と、取得した残りのライトデータを共有ＱＬＣバッファ２０１として割り当てられたＱＬＣブロック＃１の未書き込み領域に書き込む動作とを実行する。
ここで、残りのライトデータは、ＮＡＮＤ型フラッシュメモリ５に未書き込みのライトデータである。このライトデータを共有ＱＬＣバッファ２０１に書き込むことにより、このライトデータを不揮発に記憶することが可能となる。よって、このライトデータが格納されているホスト２のライトバッファ内の領域を解放することが可能となる。
図４に示されているように、例えば、コントローラ４が、ゾーン＃２を指定するクローズ要求をホスト２から受信した場合は、コントローラ４は、ゾーン＃２に対応する未書き込みのライトデータ（つまり、ゾーン＃２を指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、コントローラ４内の内部バッファに未転送の残りのライトデータ）をホスト２のライトバッファから取得し、取得したライトデータを共有ＱＬＣバッファ２０１として割り当てられたＱＬＣブロック＃１の未書き込み領域に書き込む。
また、例えば、コントローラ４が、ゾーン＃１０を指定するクローズ要求をホスト２から受信した場合は、コントローラ４は、ゾーン＃１０に対応する未書き込みのライトデータ（つまり、ゾーン＃１０を指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、コントローラ４内の内部バッファに未転送の残りのライトデータ）をホスト２のライトバッファから取得し、取得したライトデータを、共有ＱＬＣバッファ２０１として割り当てられたＱＬＣブロック＃１の未書き込み領域に書き込む。
このように、ＱＬＣブロック＃１を共有ＱＬＣバッファ２０１として割り当てることにより、ＱＬＣブロック＃１を第１のモードで使用し続けた場合に比し、ＱＬＣブロック＃１がフル状態になるまでに要する時間を短くすることができる。
なお、ホスト２が発行するクローズ要求の数が少なく、ＱＬＣブロック＃１の消去動作の実行から第１の時間よりも長い書き込み制限時間（第２の時間）が経過しても、ＱＬＣブロック＃１がフル状態にならなかった場合には、コントローラ４は、ＱＬＣブロック＃１の未書き込み領域にコントローラ４によって生成されるダミーデータを書き込むことによって、ＱＬＣブロック＃１をフル状態に設定すればよい。
共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータのデータサイズが１ゾーン分の容量に達した場合、または共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータのデータサイズとホスト２のライトバッファに格納されているゾーン＃１に対応する後続のライトデータのデータサイズとの合計が１ゾーン分の容量に達した場合、コントローラ４は、共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータ、または共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータとホスト２のライトバッファに格納されているゾーン＃１に対応する後続のライトデータの双方を、共有ＱＬＣバッファ２０１から、または共有ＱＬＣバッファ２０１とホスト２のライトバッファの双方から、ゾーン＃１に新たに割り当てられたＱＬＣブロックにコピーする。これにより、ゾーン＃１に新たに割り当てられたＱＬＣブロックを即座にフル状態にすることができる。
共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータは、第１のモードの書き込み動作によってＱＬＣブロック＃１に書き込まれたライトデータと、ゾーン＃１を指定する一つ以上のクローズ要求によって共有ＱＬＣバッファ２０１に書き込まれたライトデータとを含む。ホスト２のライトバッファに格納されているゾーン＃１に対応する後続のライトデータは、ゾーン＃１を指定する後続の一つ以上のライト要求に関連付けられたライトデータである。
例えば、図５では、共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータのデータサイズと、ホスト２のライトバッファ５１に格納されているゾーン＃１に対応する後続のライトデータのデータサイズとの合計が、１ゾーン分の容量に達した場合が想定されている。
ＱＬＣブロック＃５０は、共有ＱＬＣバッファ２０１として割り当てられたＱＬＣブロック＃１全体がデータで満たされた後、共有ＱＬＣバッファ２０１として新たに割り当てられた別のＱＬＣブロックである。ＱＬＣブロック＃５０に格納されているゾーン＃１に対応するライトデータは、ゾーン＃１を指定するクローズ要求によってＱＬＣブロック＃５０に書き込まれたライトデータである。
ホスト２のライトバッファ５１に格納されているゾーン＃１に対応するライトデータは、ゾーン＃１を指定する後続の一つ以上のライト要求に関連付けられたライトデータである。
第１のモードの書き込み動作によってＱＬＣブロック＃１に書き込まれたゾーン＃１に対応するライトデータのデータサイズと、クローズ要求によってＱＬＣブロック＃５０に書き込まれたゾーン＃１に対応するライトデータのデータサイズと、ホスト２のライトバッファ５１に格納されているゾーン＃１に対応する後続のライトデータのデータサイズとの合計が１ゾーン分の容量に達した場合、第２のモードに対応する書き込み開始条件（コピー開始条件としても参照される）が満たされる。
書き込み開始条件が満たされると、コントローラ４は、ゾーン＃１に新たなＱＬＣブロック（ここではＱＬＣブロック＃１００）を割り当て、ＱＬＣブロック＃１００に対する消去動作を実行する。そして、コントローラ４は、ゾーン＃１に対応するこれらライトデータを、共有ＱＬＣバッファ２０１とホスト２のライトバッファ５１の双方から、ゾーン＃１に新たに割り当てられたＱＬＣブロック＃１００にコピーする。
なお、共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータのみによって第２のモードに対応する書き込み開始条件が満たされる場合もある。この場合には、コントローラ４は、ゾーン＃１に対応するライトデータを共有ＱＬＣバッファ２０１からＱＬＣブロック＃１００にコピーする。
このように、本実施形態では、ＱＬＣブロック＃１に第１サイズ以上の未書き込み領域が残っている状態で、ＱＬＣブロック＃１の消去動作の実行から第１の時間が経過した場合、ＱＬＣブロック＃１は全てのゾーンに対するライトデータの書き込みが可能な共有ＱＬＣバッファ２０１として割り当てられる。このため、たとえホスト２によるゾーン＃１に対する書き込みの速度が遅い場合であっても、他の様々なゾーンに対応するライトデータを用いてＱＬＣブロック＃１を書き込み制限時間以内にフル状態にすることが高い確率で可能となる。よって、ＱＬＣブロック＃１をゾーン＃１専用の記憶領域として使用し続ける場合に比し、ＱＬＣブロック＃１がフル状態になるまでに要する時間を短くすることができる。
第１の時間の長さはＳＳＤ３側で任意に設定可能である。したがって、例えば、コントローラ４は、複数のＱＬＣブロックそれぞれの消耗度を管理し、各ＱＬＣブロックの消耗度に基づいて、第１の時間の長さをＱＬＣブロック毎に変更することができる。
例えば、コントローラ４は、複数のＱＬＣブロックを、第１範囲内の消耗度を有するグループと、第１範囲よりも大きい第２範囲内の消耗度を有するグループとに分け、第１範囲内の消耗度を有するグループに属する各ＱＬＣブロックに適用すべき第１の時間を、第２範囲内の消耗度を有するグループに属する各ＱＬＣブロックに適用される第１の時間よりも長く設定してもよい。これにより、消耗度の少ない各ＱＬＣブロックについては、第１のモードで書き込みが実行される時間を長くすることができる。この結果、共有ＱＬＣバッファ２０１に割り当てることが必要となるＱＬＣブロックの数を減少できるので、ユーザ領域として使用されるＱＬＣブロックの数を増やすことができる。
なお、各ＱＬＣブロックの消耗度は、例えば、各ＱＬＣブロックのプログラム／イレーズサイクルの数、各ＱＬＣブロックのビット誤り率、または各ＱＬＣブロックのプログラム／イレーズエラーの数に基づいて決定されてよいし、またはこれらプログラム／イレーズサイクルの数、ビット誤り率、プログラム／イレーズエラーの数のうちの任意の組み合わせに基づいて決定されてよい。
次に、ＮＡＮＤ型フラッシュメモリ５の構成列について説明する。ＮＡＮＤ型フラッシュメモリ５は、図６に示すように、複数のＮＡＮＤ型フラッシュメモリダイ（ＮＡＮＤ型フラッシュメモリダイ）を含んでいてもよい。個々のＮＡＮＤ型フラッシュメモリダイは独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリダイは、並列動作可能な単位として機能する。図６においては、ＮＡＮＤインタフェース１３に１６個のチャンネルＣｈ．１～Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１～Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリダイが接続されている場合が例示されている。この場合、チャンネルＣｈ．１～Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリダイ＃１～＃１６がバンク＃０として構成されてもよく、またチャンネルＣｈ．１～Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリダイ＃１７～＃３２がバンク＃１として構成されてもよい。バンクは、複数のメモリダイをバンクインタリーブによって並列動作させるための単位として機能する。図６の構成例においては、１６チャンネルと、２つのバンクを使用したバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリダイを並列動作させることができる。
消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含むブロックグループの単位で実行されてもよい。ブロックグループはスーパーブロックとしても参照される。
一つのブロックグループ、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。
図７には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃１内の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃２内の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃３内の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリダイ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。
図３で説明したＱＬＣ領域２０２内の各ＱＬＣブロックは、一つのスーパーブロック（ＱＬＣスーパーブロック）によって実現されてもよいし、一つの物理ブロック（ＱＬＣ物理ブロック）によって実現されてもよい。なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。
次に、図２のコントローラ４の構成について説明する。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤ型フラッシュメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、等が含まれる。論理アドレスは、ＳＳＤ３の論理アドレス空間内の論理アドレスをアドレス指定するためにホスト２によって使用されるアドレスである。この論理アドレスとしては、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）が使用され得る。
ＳＳＤ３をアクセスするためにホスト２によって使用される論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングの管理は、アドレス変換テーブル（論理物理アドレス変換テーブル：Ｌ２Ｐテーブル）３１を用いて実行される。コントローラ４は、Ｌ２Ｐテーブル３１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを所定の管理サイズ単位で管理してもよい。ある論理アドレスに対応する物理アドレスは、この論理アドレスに対応するデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の最新の物理記憶位置を示す。Ｌ２Ｐテーブル３１は、ＳＳＤ３の電源オン時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。
なお、本実施形態では、各ゾーン内の書き込みはシーケンシャルに実行されるので、コントローラ４は、Ｌ２Ｐテーブル３１を使用して、各ゾーンの開始ＬＢＡと各ゾーンに割り当てられたＱＬＣブロックを識別するための識別子（例えばブロックアドレス）との間の対応関係のみを管理してもよい。
ブロック管理には、バッドブロック（不良ブロック）の管理と、ウェアレベリングと、ガベージコレクション（ＧＣ）等が含まれる。ウェアレベリングは、ブロックそれぞれの書き換え回数（プログラム／イレーズサイクルの数）を均一化するための動作である。
ＧＣは、フリーブロックの個数を増やすための動作である。フリーブロックとは、有効データを含まないブロックを意味する。ＧＣにおいては、コントローラ４は、有効データと無効データとが混在する幾つかのブロック内の有効データを別のブロック（例えばフリーブロック）にコピーする。ここで、有効データとは、ある論理アドレスに関連付けられているデータを意味する。例えば、Ｌ２Ｐテーブル３１から参照されているデータ（すなわち最新のデータとして論理アドレスに関連付けられているデータ）は有効データであり、後にホスト２からリードされる可能性がある。無効データとは、どの論理アドレスにも関連付けられていないデータを意味する。どの論理アドレスにも関連付けられていないデータは、もはやホスト２からリードされる可能性が無いデータである。そして、コントローラ４は、Ｌ２Ｐテーブル３１を更新して、コピーされた有効データの論理アドレスそれぞれをコピー先の物理アドレスにマッピングする。有効データが別のブロックにコピーされることによって無効データのみになったブロックはフリーブロックとして解放される。これによって、このブロックは、このブロックに対する消去動作が実行された後にデータの書き込みに再利用することが可能となる。
コントローラ４は、ホストインタフェース１１、ＣＰＵ１２、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、直接メモリアクセスコントローラ（ＤＭＡＣ）１５、スタティックＲＡＭ（ＳＲＡＭ）１６、ＥＣＣエンコード／デコード部１７、等を含む。これらホストインタフェース１１、ＣＰＵ１２、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、ＤＭＡＣ１５、ＳＲＡＭ１６、ＥＣＣエンコード／デコード部１７は、バス１０を介して相互接続される。
ホストインタフェース１１は、ホスト２との通信を実行するように構成されたホストインタフェース回路である。このホストインタフェース１１は、例えば、ＰＣＩｅコントローラ（ＮＶＭｅコントローラ）であってもよい。あるいは、ＳＳＤ３がＥｔｈｅｒｎｅｔ（登録商標）を介してホスト２に接続される構成においては、ホストインタフェース１１は、ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ（ＮＶＭｅＯＦ）コントローラであってもよい。
ホストインタフェース１１は、ホスト２から様々なコマンドを受信する。これらコマンドには、ライトコマンド、リードコマンド、オープンゾーンコマンド、クローズゾーンコマンド、リセットゾーンコマンド、等が含まれる。
ライトコマンドは書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むコマンド（ライト要求）である。ライトコマンドは、例えば、ライトデータが書き込まれるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）、このライトデータのデータサイズ、このライトデータが格納されているホスト２のメモリ（ライトバッファ）内の位置を示すデータポインタ（バッファアドレス）、等を含む。ホスト２のメモリは以下では単にホストメモリとも称する。
ライトコマンドに含まれる論理アドレス（開始ＬＢＡ）の上位ビット部は、このライトコマンドに関連付けられたライトデータが書き込まれるべきゾーンを指定する識別子として使用される。また、ライトコマンドに含まれる論理アドレス（開始ＬＢＡ）の下位ビット部は、ライトデータが書き込まれるべきゾーン内のオフセットを指定する。
したがって、ライトコマンドによって指定される論理アドレスは、複数のゾーンのうちの一つのゾーンと、ライトデータが書き込まれるべきこのゾーン内のオフセットとを示す。
ライトデータのデータサイズは、例えば、セクタ（論理ブロック）の数によって指定されもよい。一つのセクタは、ホスト２によって指定可能なライトデータの最小データサイズに対応する。つまり、ライトデータのデータサイズはセクタの倍数によって表される。
リードコマンドはＮＡＮＤ型フラッシュメモリ５からデータを読み出すコマンド（リード要求）である。リードコマンドは、データ（読み出し対象データ）が読み出されるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）、読み出し対象データのデータサイズ、この読み出し対象データが転送されるべきホストメモリ（リードバッファ）内の位置を示すデータポインタ（バッファアドレス）、等を含む。
リードコマンドに含まれる論理アドレスの上位ビット部は、読み出し対象データが格納されているゾーンを指定する識別子として使用される。また、リードコマンドに含まれる論理アドレスの下位ビット部は、読み出し対象データが格納されているゾーン内のオフセットを指定する。したがって、リードコマンドによって指定される論理アドレスは、ゾーンと、読み出し対象データが格納されているこのゾーン内のオフセットとを示す。
オープンゾーンコマンドは、各々がエンプティ状態の複数のゾーンの一つを、データの書き込みに利用可能なオープン状態に遷移させるためのコマンド（オープン要求）である。オープンゾーンコマンドは、オープン状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、オープンゾーンコマンドによって指定される論理アドレスの上位ビット部が、オープン状態に遷移させるべきゾーンを指定する識別子として使用される。
クローズゾーンコマンドは、オープン状態のゾーンの一つを、書き込みが中断されたクローズ状態に遷移させるためのコマンド（クローズ要求）である。クローズゾーンコマンドは、クローズ状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、クローズゾーンコマンドによって指定される論理アドレスの上位ビット部が、クローズ状態に遷移させるべきゾーンを指定する識別子として使用される。
リセットゾーンコマンドは、書き換えが実行されるべきゾーンをリセットしてエンプティ状態に遷移させるためのコマンド（リセット要求）である。例えば、リセットゾーンコマンドは、データで満たされているフル状態のゾーンを、有効データを含まないエンプティ状態に遷移させるために使用される。有効データは、論理アドレスに関連付けられているデータを意味する。リセットゾーンコマンドは、エンプティ状態に遷移させるべきゾーンを指定する論理アドレスを含む。例えば、リセットゾーンコマンドによって指定される論理アドレスの上位ビット部が、エンプティ状態に遷移させるべきゾーンを指定する識別子として使用される。リセットゾーンコマンドによってエンプティ状態に遷移されたゾーンに対応するライトポインタの値は、このゾーンの開始ＬＢＡを示す値に設定される。
ＣＰＵ１２は、ホストインタフェース１１、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、ＤＭＡＣ１５、ＳＲＡＭ１６、ＥＣＣエンコード／デコード部１７を制御するように構成されたプロセッサである。ＣＰＵ１２は、ＳＳＤ３の電源オンに応答してＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアはＳＲＡＭ１６上にロードされてもよい。ＣＰＵ１２は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２の動作は、上述のファームウェアによって制御される。なお、コマンド処理の一部または全部は、コントローラ４内の専用ハードウェアによって実行してもよい。
ＣＰＵ１２は、フラッシュマネジメント部２１およびディスパッチャ２２として機能することができる。なお、これらフラッシュマネジメント部２１およびディスパッチャ２２の各々の一部または全部も、コントローラ４内の専用ハードウェアによって実現されてもよい。
フラッシュマネジメント部２１は、複数のゾーンとＱＬＣ領域２０２に含まれる複数のＱＬＣブロックとの間のマッピングを管理し、各ゾーンに対してＱＬＣ領域２０２内のいずれか一つのＱＬＣブロックを割り当てる。一つのＱＬＣブロックは、一つの物理ブロックであってもよいし、複数の物理ブロックを含む一つのスーパーブロックであってもよい。
フラッシュマネジメント部２１は、データが書き込まれるべきゾーンを各々が指定する一つ以上のライト要求それぞれをホスト２から受信する。
例えば、第１のゾーン＃１を指定するオープン要求をホスト２から受信したことに応じて、フラッシュマネジメント部２１は、第１のゾーン＃１に割り当てられているＱＬＣブロック＃１に対する消去動作を実行する。この場合、フラッシュマネジメント部２１は、ＱＬＣブロック＃１の消去動作が実行された時刻（例えば年月日時分秒）を示す消去タイムスタンプを消去タイムスタンプ管理テーブル３２に格納する。
また、例えば、第２のゾーン＃２を指定するオープン要求をホスト２から受信したことに応じて、フラッシュマネジメント部２１は、第２のゾーン＃２に割り当てられているＱＬＣブロック＃２に対する消去動作を実行する。フラッシュマネジメント部２１は、ＱＬＣブロック＃２の消去動作が実行された時刻を示す消去タイムスタンプを消去タイムスタンプ管理テーブル３２に格納する。
そして、第１のゾーン＃１を指定する一つ以上のライト要求それぞれをホスト２から受信したことに応じて、フラッシュマネジメント部２１は、受信したライト要求の集合に関連付けられているライトデータをホスト２のライトバッファ５１からコントローラ４の内部バッファ１６１に転送する。ＳＲＡＭ１６の記憶領域の一部が内部バッファ１６１として使用されてもよいし、ＤＲＡＭ６の記憶領域の一部が内部バッファ１６１として使用されてもよい。
そして、フラッシュマネジメント部２１は、内部バッファ１６１に転送されたライトデータを、第１のゾーン＃１に割り当てられているＱＬＣブロック＃１に書き込む。例えば、フラッシュマネジメント部２１は、内部バッファ１６１に転送されたライトデータを、メモリセル当たりに４ビットのデータを書き込むフォギー・ファイン書き込み動作で、ＱＬＣブロック＃１に書き込む。
また、第２のゾーン＃２を指定する一つ以上のライト要求それぞれをホスト２から受信したことに応じて、フラッシュマネジメント部２１は、受信したライト要求の集合に関連付けられているライトデータをホスト２のライトバッファ５１からコントローラ４の内部バッファ１６１に転送する。
そして、フラッシュマネジメント部２１は、内部バッファ１６１に転送されたライトデータを、第２のゾーン＃２に割り当てられているＱＬＣブロック＃２に書き込む。例えば、フラッシュマネジメント部２１は、内部バッファ１６１に転送されたライトデータを、メモリセル当たりに４ビットのデータを書き込むフォギー・ファイン書き込み動作で、ＱＬＣブロック＃２に書き込む。
さらに、フラッシュマネジメント部２１は、個々のゾーンに対応するＱＬＣブロックに対する書き込みを制御するためのモードを、上述の第１のモードと第２のモードとの間で切り替える処理を実行する。
例えば、ＱＬＣブロック＃１に対するモードが第１のモードから第２のモードに切り替えられた場合を想定する。
クローズ要求（ゾーンクローズコマンド）をホスト２から受信する度、フラッシュマネジメント部２１は、以下の処理を実行する。
フラッシュマネジメント部２１は、クローズ要求によって指定されたクローズ対象ゾーンを指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、内部バッファ１６１に未転送の残りのライトデータをホスト２のライトバッファ５１から取得する。フラッシュマネジメント部２１は、取得された残りのライトデータを、クローズ要求によって指定されたクローズ対象ゾーンに対応するＱＬＣブロックではなく、共有ＱＬＣバッファ２０１に書き込む。ＱＬＣブロック＃１を制御するモードが第２のモードに遷移した場合には、ＱＬＣブロック＃１が共有ＱＬＣバッファ２０１として使用される。したがって、クローズ対象ゾーンに対応する残りのライトデータはＱＬＣブロック＃１に書き込まれる。そして、フラッシュマネジメント部２１は、クローズ対象ゾーンの状態を、オープン状態から、書き込みが中断されたクローズ状態に遷移させる。
もしクローズ要求の受信の度に、残りのライトデータをクローズ要求によって指定されたクローズ対象ゾーンに対応するＱＬＣブロックに書き込む処理が実行されたならば、クローズ状態に遷移されるべき個々のゾーンへの書き込みが完了できない多くのライトデータによって、ホスト２のライトバッファ５１が専有されてしまう場合がある。
すなわち、もしクローズ対象ゾーンに対応するＱＬＣブロックに残りのライトデータを書き込む処理が実行されたならば、このＱＬＣブロックに最後に書き込まれる複数ページ分のデータの書き込みが完了できなくなる場合がある。例えば、メモリセル当たりに４ビットのデータを書き込むフォギー・ファイン書き込み動作でクローズ対象ゾーンに対応するＱＬＣブロックに残りのライトデータが書き込まれたならば、このＱＬＣブロックに最後に書き込まれた４ページ分のデータの書き込みが完了できなくなる。なぜなら、クローズ要求はあるゾーンをクローズ状態に遷移させる要求であるので、クローズ要求の送信後しばらくの間は、ホスト２はこのゾーンに対するライト要求をＳＳＤ３に発行しない場合があるからである。この結果、このゾーンに対応するＱＬＣブロックに最後に書き込まれた４ページ分のデータに対するファイン書き込み動作が開始できないので、この４ページ分のデータは、比較的長い間、このＱＬＣブロックから読み出し可能にならない。この結果、この４ページ分のデータが格納されているホスト２のライトバッファ５１内の領域を長い間解放することができなくなる。
ページサイズが１６ＫＢである場合には、６４ＫＢ（＝４×１６ＫＢ）のサイズのデータの書き込みが完了できなくなる。各ＮＡＮＤ型フラッシュメモリダイが２プレーン構成を有するならば、１２８ＫＢ（＝２×４×１６ＫＢ）のサイズのデータの書き込みが完了できなくなる。
よって、もしクローズ要求の受信の度に、残りのデータをクローズ要求によって指定されたクローズ対象ゾーンに対応するＱＬＣブロックに書き込む処理が実行されたならば、書き込みが完了できない大量のデータをホスト２のライトバッファ５１に維持することが必要とされる。例えば、合計１０２４個のゾーンがクローズ状態に遷移されるケースにおいては、１２８ＭＢ（＝１０２４×１２８ＫＢ）のサイズを有するデータによってホスト２のライトバッファ５１が専有されてしまう。
本実施形態では、フラッシュマネジメント部２１は、残りのライトデータを、クローズされるべき個々のゾーンに対応するＱＬＣブロックではなく、複数のゾーンによって共有される共有ＱＬＣバッファ２０１に書き込む。したがって、どのゾーンがクローズされる場合であっても、クローズされるべき個々のゾーンに対応する残りのライトデータは、共有ＱＬＣバッファ２０１に書き込まれる。よって、クローズ要求の受信の度に残りのライトデータをクローズ要求によって指定されたクローズ対象ゾーンに対応するＱＬＣブロックに書き込むという構成に比し、書き込みが完了できないライトデータの量を低減でき、ホスト２のライトバッファ内の解放可能な領域を増やすことができる。
共有ＱＬＣバッファ２０１も幾つかのＱＬＣブロックから構成されるので、共有ＱＬＣバッファ２０１最後に書き込まれた１２８ＫＢのサイズのデータは、後続の１２８ＫＢのサイズのデータの書き込みの後に読み出し可能となる。
しかしながら、クローズ対象のゾーンに対応するＱＬＣブロックとは異なり、共有ＱＬＣバッファ２０１内の書き込みは中断されない。つまり、クローズ要求の受信の度に共有ＱＬＣバッファ２０１内の書き込みが実行される。したがって、たとえ合計１０２４個のゾーンがクローズ状態に遷移される場合であっても、これら１０２４個のゾーンに書き込まれるべきライトデータのうち、共有ＱＬＣバッファ２０１から読み出し可能ではないデータのサイズを最大１２８ＫＢまでに抑えることができる。よって、残りのライトデータをクローズされるべき個々のゾーンに書き込むケースに比べ、ホスト２のライトバッファ５１に維持することが必要なライトデータの量を大幅に削減するこができる。
さらに、本実施形態では、ホスト２による書き込みの速度が遅いゾーンに対応するＱＬＣブロックが共有ＱＬＣバッファ２０１として使用されるので、様々なゾーンに対応する残りのライトデータがこのＱＬＣブロックに書き込まれる。したがって、このＱＬＣブロックがフル状態になるまでに要する時間を短くすることができる。
ディスパッチャ２２は、ホスト２のサブミッションキューからコマンドそれぞれを取得する。コントローラ４においては、オープンされている複数のゾーンにそれぞれに対応する複数のコマンドキューが管理されている。ディスパッチャ２２は、これら取得したコマンドをライトコマンド（ライト要求）群とライトコマンド以外の他のコマンド群とに分類する。
さらに、ディスパッチャ２２は、ライト要求を複数のゾーンにそれぞれ対応する複数のグループに分類する。そして、ディスパッチャ２２は、各グループに属するライト要求群を、このグループに対応するコマンドキューに格納する。
例えば、ディスパッチャ２２は、ゾーン＃１を指定する各ライト要求をゾーン＃１に対応するコマンドキューに格納し、ゾーン＃２を指定する各ライト要求をゾーン＃２に対応するコマンドキューに格納する。
フラッシュマネジメント部２１は、ゾーン＃１を指定するライト要求の集合に関連付けられたライトデータの総サイズが各ゾーン（各ＱＬＣブロック）の最小書き込みサイズ（例えば６４ＫＢ）に達した場合、最小書き込みサイズを有する、これらライト要求の集合に関連付けられたライトデータを、ホスト２のライトバッファ５１から内部バッファ１６１に転送する。なお、各ＮＡＮＤ型フラッシュメモリダイが２プレーンを含む場合には、最小書き込みサイズは１２８ＫＢに設定されてもよい。
また、フラッシュマネジメント部２１は、ゾーン＃２を指定するライト要求の集合に関連付けられたライトデータの総サイズが各ゾーン（各ＱＬＣブロック）の最小書き込みサイズに達した場合、最小書き込みサイズを有する、これらライト要求の集合に関連付けられたライトデータを、ホスト２のライトバッファ５１から内部バッファ１６１に転送する。
このように、ライトデータを、最小書き込みサイズの単位でホスト２のライトバッファ５１から内部バッファ１６１に転送することにより、ＮＡＮＤ型フラッシュメモリ５に書き込むことが出来ない最小書き込みサイズ未満の多数のライトデータによって内部バッファ１６１が専有されてしまうことを抑制することが可能となり、これによって確保することが必要とされる内部バッファ１６１の容量を削減することが可能となる。
ＮＡＮＤインタフェース１３は、ＣＰＵ１２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリ制御回路である。
ＤＲＡＭインタフェース１４は、ＣＰＵ１２の制御の下、ＤＲＡＭ６を制御するように構成されたＤＲＡＭ制御回路である。ＤＲＡＭ６の記憶領域の一部は、Ｌ２Ｐテーブル３１、消去タイムスタンプ管理テーブル３２，およびブロック管理テーブル３３を格納するための記憶領域として利用されてもよい。ブロック管理テーブル３３は複数のＱＬＣブロックそれぞれに対応する管理情報の格納に使用される。
ＤＭＡＣ１５は、ＣＰＵ１２の制御の下、ホスト２のライトバッファ５１と内部バッファ１６１との間のデータ転送を実行する。ホスト２のライトバッファ５１から内部バッファ１６１にライトデータを転送すべき場合には、ＣＰＵ１２は、ホスト２のライトバッファ５１内の位置を示す転送元アドレス、転送すべきライトデータのサイズ、内部バッファ１６１内の位置を示す転送先アドレスをＤＭＡＣ１５に対して指定する。
ＥＣＣエンコード／デコード部１７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、データ（書き込むべきデータ）をエンコード（ＥＣＣエンコード）することによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う（ＥＣＣデコード）。
図８は、ＱＬＣブロックに一つのメモリセル当たりに４ビットを書き込むモードでデータを書き込む動作を説明するための図である。
ここでは、４つのワード線を往復する場合のフォギー・ファイン書き込み動作を例示する。ＱＬＣブロック＃１に対するフォギー・ファイン書き込み動作は以下のように実行される。
（１）まず、４ページ（Ｐ０～Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に転送され、ＱＬＣブロック＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０～Ｐ３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（２）次いで、次の４ページ（Ｐ４～Ｐ７）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣブロック＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４～Ｐ７）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（３）次いで、次の４ページ（Ｐ８～Ｐ１１）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣブロック＃１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ（Ｐ８～Ｐ１１）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（４）次いで、次の４ページ（Ｐ１２～Ｐ１５）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣブロック＃１内のワード線ＷＬ３に接続された複数のメモリセルに、これら４ページ（Ｐ１２～Ｐ１５）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（５）ワード線ＷＬ３に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ０に戻り、ワード線ＷＬ０に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ０に対するフォギー書き込み動作で使用された４ページ（Ｐ０～Ｐ３）分のライトデータと同じ４ページ（Ｐ０～Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣブロック＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０～Ｐ３）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ０～Ｐ３に対するフォギー・ファイン書き込み動作が終了する。この結果、ページＰ０～Ｐ３に対応するデータをＱＬＣブロック＃１から正しく読み出すことが可能となる。
（６）次いで、次の４ページ（Ｐ１６～Ｐ１９）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣブロック＃１内のワード線ＷＬ４に接続された複数のメモリセルに、これら４ページ（Ｐ１６～Ｐ１９）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（７）ワード線ＷＬ４に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ１に戻り、ワード線ＷＬ１に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ１に対するフォギー書き込み動作で使用された４ページ（Ｐ４～Ｐ７）分のライトデータと同じ４ページ（Ｐ４～Ｐ７）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣブロック＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４～Ｐ７）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ４～Ｐ７に対するフォギー・ファイン書き込み動作が終了する。この結果、ページＰ４～Ｐ７に対応するデータをＱＬＣブロック＃１から正しく読み出すことが可能となる。
（８）次いで、次の４ページ（Ｐ２０～Ｐ２３）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、ＱＬＣブロック＃１内のワード線ＷＬ５に接続された複数のメモリセルに、これら４ページ（Ｐ２０～Ｐ２３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（９）ワード線ＷＬ５に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ２に戻り、ワード線ＷＬ２に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ２に対するフォギー書き込み動作で使用された４ページ（Ｐ８～Ｐ１１）分のライトデータと同じ４ページ（Ｐ８～Ｐ１１）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、ＱＬＣブロック＃１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ（Ｐ８～Ｐ１１）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ８～Ｐ１１に対するフォギー・ファイン書き込み動作が終了する。この結果、ページＰ８～Ｐ１１に対応するデータをＱＬＣブロック＃１から正しく読み出すことが可能となる。
図９は、ＳＳＤ３において実行される、ゾーンと共有ＱＬＣバッファ２０１を制御する動作を説明するための図である。
ＳＳＤ３においては、コントローラ４は、ゾーン＃１（またはゾーン＃２）をクローズ状態に遷移させるためのクローズ要求をホスト２から受信するまでは、ホスト２のライトバッファ５１から受信される全てのライトデータを、内部バッファ１６１を介してＱＬＣブロック＃１（またはＱＬＣブロック＃２）にのみ書き込み、共有ＱＬＣバッファ２０１には書き込まない。
ＱＬＣブロック＃１およびＱＬＣブロック＃２の各々に対するデータの書き込みがフォギー・ファイン書き込み動作によって実行されるケースにおいては、コントローラ４は、あるワード線に接続された複数のメモリセルにライトデータを書き込むための２回の書き込み動作（フォギー書き込み動作およびファイン書き込み動作）の双方が終了した場合、このライトデータに対応する各ライト要求の完了（Ｃｏｍｐｌｅｔｉｏｎ）を示す通知をホスト２に送信する。つまり、ＱＬＣブロック＃１（またはＱＬＣブロック＃２）に書き込まれたデータがＱＬＣブロック＃１（またはＱＬＣブロック＃２）から読み出し可能になると、コントローラ４は、このデータに対応するライト要求の完了（Ｃｏｍｐｌｅｔｉｏｎ）を示す通知をホスト２に送信する。
書き込みが中断されたクローズ状態にＱＬＣブロック＃１（またはＱＬＣブロック＃２）を遷移させるためのクローズ要求をホスト２から受信すると、コントローラ４は、内部バッファ１６１に未転送の残りのライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送する。
例えば、ゾーン＃１を指定するクローズ要求がホスト２から受信された場合、コントローラ４は、ゾーン＃１を指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、内部バッファ１６１に未転送の残りのライトデータを、ホスト２のライトバッファ５１から内部バッファ１６１に転送する。例えば、ゾーン＃１を指定する受信済みのライト要求がライト要求Ｗ１～ライト要求Ｗ５であり、内部バッファ１６１にライトデータが転送されていないライト要求がライト要求Ｗ４とライト要求Ｗ５である場合には、ライト要求Ｗ４に関連付けられたライトデータとライト要求Ｗ５に関連付けられたライトデータとが残りのライトデータとしてホスト２のライトバッファ５１から内部バッファ１６１に転送される。
そして、コントローラ４は、内部バッファ１６１に転送された残りのライトデータを、ＱＬＣブロック＃１には書き込まず、共有ＱＬＣバッファ２０１のみに書き込む。残りのライトデータを共有ＱＬＣバッファ２０１に書き込むと、コントローラ４は、ゾーン＃１の状態をオープン状態からクローズ状態に遷移させる。さらに、コントローラ４は、残りのライトデータに対応するライト要求それぞれの完了を示す応答と、クローズ要求の完了を示す応答とをホスト２に送信する。
各ライト要求の完了を示す応答の受信に応じて、ホスト２は、各ライト要求に対応するライトデータが格納されているライトバッファ５１内の領域を解放することが可能となり、例えば、この領域を新たにオープンされるゾーン用の領域として再利用することが可能となる。
クローズ状態であるゾーン＃１にデータを再び書くためのライト要求をホスト２から受信すると、コントローラ４は、ゾーン＃１（ＱＬＣブロック＃１）を再びオープンする。そして、コントローラ４は、共有ＱＬＣバッファ２０１に格納されている上述の残りのライトデータを共有ＱＬＣバッファ２０１から読み出し、内部バッファ１６１に転送する。共有ＱＬＣバッファ２０１から内部バッファ１６１に転送された残りのライトデータは、このライトデータがＱＬＣブロック＃１に書き込み可能となったタイミングでＱＬＣブロック＃１に書き込まれる。
共有ＱＬＣバッファ２０１はダイナミックＱＬＣバッファとして実現されてもよい。ダイナミックＱＬＣバッファは、共有ＱＬＣバッファ２０１用の専用の幾つかのＱＬＣブロックを使用するのではなく、ゾーンに割り当て可能なＱＬＣ領域２０２内のＱＬＣブロック群から共有ＱＬＣバッファ２０１用のＱＬＣブロックを動的に割り当てることによって実現される不揮発性バッファである。
上述したように、クローズ状態のゾーンが再オープンされた後、共有ＱＬＣバッファ２０１に格納されているデータは、この再オープンされたＱＬＣブロックに書き込まれる。また、図５で説明したように、第２のモードに遷移されたゾーンに対応するライトデータは、共有ＱＬＣバッファ２０１から、このゾーンに新たに割り当てられたＱＬＣブロックにコピーされる。したがって、再オープンされたＱＬＣブロックにデータが書き込まれることによって（またはデータのコピーによって）無効データのみとなった共有ＱＬＣバッファ２０１内のＱＬＣブロックはフリーブロックとして解放される。このフリーブロックはＱＬＣ領域２０２に返却される。
図１０は、ＳＳＤ３において実行される書き込み動作を示すブロック図である。
ＳＳＤ３のコントローラ４においては、オープンされている複数のゾーンにそれぞれ対応する複数のコマンドキューが管理されている。コマンドキュー＃１は、ゾーン＃１を指定する一つ以上のライト要求それぞれを格納するために使用される。コマンドキュー＃２は、ゾーン＃２を指定する一つ以上のライト要求それぞれを格納するために使用される。コマンドキュー＃３は、ゾーン＃３を指定する一つ以上のライト要求それぞれを格納するために使用される。コマンドキュー＃ｐは、ゾーン＃ｐを指定するライト要求それぞれを格納するために使用される。
ホスト２のサブミッションキュー（ＳＱ）に格納されているコマンド（要求）それぞれは、ディスパッチャ２２によってフェッチされる。そして、ゾーン＃１を指定する各ライト要求はディスパッチャ２２によってコマンドキュー＃１に格納され、ゾーン＃２を指定する各ライト要求はディスパッチャ２２によってコマンドキュー＃２に格納され、ゾーン＃３を指定する各ライト要求はディスパッチャ２２によってコマンドキュー＃３に格納され、ゾーン＃ｐを指定する各ライト要求はディスパッチャ２２によってコマンドキュー＃ｐに格納される。
コマンドキューの各々について、格納されているライト要求の集合に関連付けられているライトデータの総サイズがフラッシュマネジメント部２１によってチェックされる。そして、あるコマンドキューに格納されているライト要求の集合に関連付けられているライトデータの総サイズが閾値、例えば、各ＱＬＣブロックの最小書き込みサイズに達すると、フラッシュマネジメント部２１の制御の下、最小書き込みサイズを有するライトデータが、ＤＭＡＣ１５によってホスト２のライトバッファ５１から内部バッファ１６１に転送される。
これにより、ＱＬＣブロックへの書き込みを開始できない、最小書き込みサイズ未満の複数のライトデータで内部バッファ１６１が専有されてしまうことを抑制することができるので、必要な内部バッファ１６１の容量を削減することが出来る。
また、ホスト２のライトバッファ５１から内部バッファ１６１へのライトデータの転送は、ライト要求がフェッチされた順序ではなく、各ゾーンにライトデータを書き込む順序と同じ順序で実行される。例えば、ゾーン＃１に割り当てられたＱＬＣブロック＃１のページ＃０～ページ＃３に対応する４ページ分のライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送すべき場合、フラッシュマネジメント部２１は、ページ＃０～ページ＃３にそれぞれ書き込まれるべき４つの１６ＫＢライトデータを、ページ＃０に書き込むべき１６ＫＢライトデータ、ページ＃１に書き込むべき１６ＫＢライトデータ、ページ＃２に書き込むべき１６ＫＢライトデータ、ページ＃３に書き込むべき１６ＫＢライトデータ、という順序で、ページ単位でホスト２のライトバッファ５１から内部バッファ１６１に転送する。
図１１は、ＳＳＤ３において実行される書き込み動作のシーケンスと読み出し動作のシーケンスを示すブロック図である。
ＳＳＤ３のコントローラ４は、ＱＬＣ領域２０２に含まれる複数のＱＬＣブロック（複数の物理ブロックまたは複数のＱＬＣスーパーブロック）と複数のゾーンとの間のマッピングを管理するように構成されており、任意のＱＬＣブロックを一つのゾーンとして割り当てることができる。
ある一つのゾーンに対応する一つのＱＬＣブロックは、このゾーンに割り当てられたＬＢＡ範囲に含まれる連続する論理アドレスを使用してアクセスされる。一つのゾーン内の書き込みは、基本的には、シーケンシャルに実行される。以下では、ＱＬＣブロックが割り当てられたゾーンをＱＬＣゾーンと称する。
個々のＱＬＣゾーンの状態は、オープン状態（オープンゾーン）、クローズ状態（クローズゾーン）、フル状態（フルゾーン）、エンプティ状態（エンプティゾーン）に大別される。
オープン状態のＱＬＣゾーンはデータの書き込みが可能な書き込み先ゾーンとして割り当てられているゾーンである。オープン状態のＱＬＣゾーンに対応するＱＬＣブロックは、書き込み先ブロックとして割り当てられる。フラッシュマネジメント部２１は、オープン状態の各ＱＬＣゾーン、つまりオープン状態の各ＱＬＣゾーンに対応するＱＬＣブロックを、オープンゾーンリスト１０１を使用して管理する。
クローズ状態のＱＬＣゾーンは書き込みが中断されたゾーンである。書き込みが中断されたＱＬＣゾーンに対応するＱＬＣブロックは、このＱＬＣブロックの一部分にのみデータが書き込まれているＱＬＣブロック、つまり部分的に書き込まれたＱＬＣブロックである。クローズ状態のＱＬＣゾーンに対応するＱＬＣブロックにおいては、データの書き込みに利用可能な幾つかのページが残っている。フラッシュマネジメント部２１は、クローズ状態の各ＱＬＣゾーン、つまりクローズ状態の各ＱＬＣゾーンに対応するＱＬＣブロックを、クローズゾーンリスト１０２を使用して管理する。
フル状態のＱＬＣゾーンはそのＱＬＣゾーン全体がデータで満たされているゾーンである。フル状態のＱＬＣゾーンに対応するＱＬＣブロックは、そのブロック内の全てのページへの書き込みが完了したブロックである。フラッシュマネジメント部２１は、フル状態の各ＱＬＣゾーン、つまりフル状態の各ＱＬＣゾーンに対応するＱＬＣブロックを、フルゾーンリスト１０３を使用して管理する。
エンプティ状態のＱＬＣゾーンはリセットされたゾーンである。エンプティ状態のＱＬＣゾーンに対応するＱＬＣブロックは、有効データを格納していないフリーＱＬＣブロックである。フラッシュマネジメント部２１は、エンプティ状態の各ＱＬＣゾーン、つまりエンプティ状態の各ＱＬＣゾーンに対応するＱＬＣブロックを、エンプティゾーンリスト１０４を使用して管理する。
ホスト２がエンプティ状態のＱＬＣゾーンにデータを書き込むことを望む場合、ホスト２は、このエンプティ状態のＱＬＣゾーンを示す論理アドレスを指定するオープン要求（ｏｐｅｎ ｒｅｑｕｅｓｔ）をＳＳＤ３に送信する。このオープン要求（ｏｐｅｎ ｒｅｑｕｅｓｔ）をホスト２から受信したことに応じて、フラッシュマネジメント部２１は、このＱＬＣゾーンに割り当てられているＱＬＣブロックに対する消去動作を実行し、これによってこのＱＬＣゾーンの状態をエンプティ状態からオープン状態に遷移させる。
ホスト２はオープン要求（ｏｐｅｎ ｒｅｑｕｅｓｔ）をＳＳＤ３に送信する処理を繰り返し実行することにより、複数のＱＬＣゾーンをオープン状態にすることできる。
例えば、フラッシュマネジメント部２１がオープン状態のＱＬＣゾーン＃１にデータを書き込むためのライト要求（ｗｒｉｔｅ ｒｅｑｕｅｓｔ）それぞれをホスト２から受信した場合、フラッシュマネジメント部２１は、ＤＭＡＣ１５を使用して、各ＱＬＣゾーンの最小書き込みサイズ分のライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送する。そして、フラッシュマネジメント部２１は、内部バッファ１６１に転送されたライトデータを、共有ＱＬＣバッファ２０１に書き込まずに、ＱＬＣゾーン＃１にのみ書き込む。
また、フラッシュマネジメント部２１がオープン状態のＱＬＣゾーン＃２にデータを書き込むためのライト要求（ｗｒｉｔｅ ｒｅｑｕｅｓｔ）それぞれをホスト２から受信した場合、フラッシュマネジメント部２１は、ＤＭＡＣ１５を使用して、各ＱＬＣゾーンの最小書き込みサイズ分のライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送する。そして、フラッシュマネジメント部２１は、内部バッファ１６１に転送されたライトデータを、共有ＱＬＣバッファ２０１に書き込まずに、ＱＬＣゾーン＃２にのみ書き込む。
あるオープン状態のＱＬＣゾーンに対するデータの書き込みをしばらくの間実行しない場合、ホスト２は、このＱＬＣゾーン用に確保されているホスト２のライトバッファ５１内の領域を解放できるようにするために、このＱＬＣゾーンをクローズ状態に遷移させるためのクローズ要求（ｃｌｏｓｅ ｒｅｑｕｅｓｔ）をＳＳＤ３に送信する。
例えば、ＱＬＣゾーン＃１を示す論理アドレスを指定するクローズ要求（ｃｌｏｓｅ ｒｅｑｕｅｓｔ）をホスト２から受信した時、ＱＬＣゾーン＃１に対応する上述のコマンドキュー＃１にはＱＬＣゾーン＃１（ゾーン＃１）への書き込みがまだ開始できないライト要求が格納されている可能性がある。ＱＬＣゾーン＃１の次の書き込み位置から書き込まれるべき４ページ分のライトデータに対応するライト要求の集合がコマンドキュー＃１に蓄積されるまでは、これらライト要求それぞれに関連付けられたライトデータはホスト２のライトバッファ５１から内部バッファ１６１に転送されない場合があるためである。
フラッシュマネジメント部２１は、ＱＬＣゾーン＃１を指定する受信済みの複数のライト要求に関連付けられた複数のライトデータのうち内部バッファ１６１に未転送の残りのライトデータを、ＤＭＡＣ１５を使用して、ホスト２のライトバッファ５１から内部バッファ１６１に転送する。フラッシュマネジメント部２１は、内部バッファ１６１に転送された残りのライトデータを、ＱＬＣゾーン＃１ではなく、共有ＱＬＣバッファ２０１に書き込む。
なお、ＱＬＣゾーン＃１への書き込みが終了していないライトデータ、例えば、フォギー書き込み動作のみが終了しておりファイン書き込み動作が終了していないライトデータ、が内部バッファ１６１に存在する場合には、フラッシュマネジメント部２１は、このライトデータも残りのライトデータと一緒に共有ＱＬＣバッファ２０１に書き込む。
そして、フラッシュマネジメント部２１は、ＱＬＣゾーン＃１をクローズ状態に遷移させる。この場合、フラッシュマネジメント部２１は、ＱＬＣゾーン＃１をオープンゾーンリスト１０１から取り除き、クローズゾーンリスト１０２に加える。
共有ＱＬＣバッファ２０１は、ダイナミックＱＬＣバッファとして実現される。消去動作の実行から第１の時間以上が経過し且つ第１サイズ以上の未書き込み領域が残っているＱＬＣゾーン（ＱＬＣブロック）が、オープンゾーンリスト１０１またはクローズゾーンリスト１０２に存在する場合、フラッシュマネジメント部２１は、このＱＬＣブロックを、共有ＱＬＣバッファ２０１として割り当てる（Ｍｏｄｅ Ｃｈａｎｇｅ）。
より詳しくは、フラッシュマネジメント部２１は、消去動作の実行から第１の時間以上が経過し且つ第１サイズ以上の未書き込み領域が残っているＱＬＣブロックを制御するためのモードを第１のモードから第２のモードに変更し、このＱＬＣブロックを、共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロック（「Ｏｐｅｎ ＱＬＣ」）として割り当てる。フラッシュマネジメント部２１は、クローズ要求を受信する度に、クローズすべきＱＬＣゾーンに書き込まれるべき残りのライトデータを、共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロック（「Ｏｐｅｎ ＱＬＣ」）に書き込む。
書き込み先ＱＬＣブロック全体がデータで満たされると、フラッシュマネジメント部２１は、この書き込み先ＱＬＣブロックをフル状態のＱＬＣブロックとして管理する。
フラッシュマネジメント部２１は、共有ＱＬＣバッファ２０１に含まれるフル状態の全てのＱＬＣブロックを先入れ先出し（ＦＩＦＯ）リストを使用して管理してもよい。ＦＩＦＯリストは複数のエントリを含む。フル状態の一つのＱＬＣブロックがＦＩＦＯリストに入れられると、ＦＩＦＯリストの各エントリに既に格納されている各ＱＬＣブロックはＦＩＦＯリストの出口側に１エントリ分だけ移動する。フラッシュマネジメント部２１は、ＦＩＦＯリストの出口に達したＱＬＣブロック（最も古いＱＬＣブロック）を共有ＱＬＣバッファ２０１のガベージコレクション（ＧＣ）のためのコピー元ブロックとして選択してもよい。フラッシュマネジメント部２１は、選択したＱＬＣブロックに有効データが格納されているか否かを判定する。
選択したＱＬＣブロックに有効データが格納されていない場合、フラッシュマネジメント部２１は、この選択したＱＬＣブロックをＱＬＣ領域２０２用のエンプティゾーンリスト１０４に入れ、これによってこの選択したＱＬＣブロックをＱＬＣ領域２０２にリセット状態のＱＬＣブロックとして返却する。
選択したＱＬＣブロックに有効データが格納されている場合には、フラッシュマネジメント部２１は、選択したＱＬＣブロックに格納されている有効データを書き込み先ＱＬＣブロック（ｏｐｅｎ ＱＬＣ）にコピーする。そして、フラッシュマネジメント部２１は、Ｌ２Ｐテーブル３１を更新して、有効データがコピーされた書き込み先ＱＬＣブロック内の記憶位置を示す物理アドレスを、このコピーされた有効データの論理アドレスにマッピングする。選択したＱＬＣブロック内の全ての有効データのコピーが完了した場合、フラッシュマネジメント部２１は、この選択したＱＬＣブロックをＱＬＣ領域２０２用のエンプティゾーンリスト１０４に入れ、これによってこの選択したＱＬＣブロックをＱＬＣ領域２０２にリセット状態のＱＬＣブロックとして返却する。
共有ＱＬＣバッファ２０１に新たな書き込み先ＱＬＣブロック（「Ｏｐｅｎ ＱＬＣ」）を割り当てることが必要になる度、フラッシュマネジメント部２１は、消去動作の実行から第１の時間以上が経過し且つ第１サイズ以上の未書き込み領域が残っているＱＬＣブロックをオープンゾーンリスト１０１またはクローズゾーンリスト１０２から選択し、このＱＬＣブロックを、共有ＱＬＣバッファ２０１の新たな書き込み先ＱＬＣブロック（「Ｏｐｅｎ ＱＬＣ」）として割り当てる。
なお、消去動作の実行から第１の時間以上が経過し且つ第１サイズ以上の未書き込み領域が残っているＱＬＣブロックがオープンゾーンリスト１０１とクローズゾーンリスト１０２のどちらにも存在しない場合には、フラッシュマネジメント部２１は、エンプティゾーンリスト１０４によって管理されているＱＬＣブロックの集合内の一つのＱＬＣブロックを、共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロック（「Ｏｐｅｎ ＱＬＣ」）として割り当てる。
また、オープン状態、クローズ状態、またはフル状態であるＱＬＣゾーンの各々に関して、フラッシュマネジメント部２１は、このＱＬＣゾーンの読み出し可能エリアと、このＱＬＣゾーンから読み出し可能ではないデータが格納されている各記憶位置を示す記憶位置情報とをブロック管理テーブル３３を使用して管理する。
各記憶位置は、共有ＱＬＣバッファ２０１内の記憶位置、またはホスト２のライトバッファ５１内の記憶位置のいずれかである。各記憶位置は、例えば、４ＫＢのようなサイズを有するセクタの単位で管理されてもよい。
フラッシュマネジメント部２１が、ＱＬＣゾーンとこのＱＬＣゾーン内のオフセットとを示す開始ＬＢＡと、リード対象データのデータサイズとを指定するリードコマンド（ｒｅａｄ ｒｅｑｕｅｓｔ）をホスト２から受信した場合、フラッシュマネジメント部２１は、リード対象データに対応するＬＢＡ範囲がこのＱＬＣブロック（ゾーン）の読み出し可能エリアに含まれているか否かを判定する。リード対象データに対応するＬＢＡ範囲は、リードコマンドによってそれぞれ指定されるオフセットとデータサイズとによって規定される。
リード対象データに対応するＬＢＡ範囲がこのＱＬＣブロック（ゾーン）の読み出し可能エリアに含まれている場合、フラッシュマネジメント部２１は、リード対象データをこのＱＬＣブロック（ゾーン）から読み出し、読み出したリード対象データを、ＤＭＡＣ１５を使用してホスト２にリードヒットデータとして送信する。
リード対象データに対応するＬＢＡ範囲がこのＱＬＣブロック（ゾーン）の読み出し可能エリアに含まれていない場合、フラッシュマネジメント部２１は、このＱＬＣゾーンに対応する記憶位置情報に基づいて、リード対象データをＳＬＣバッファ４０１、またはホスト２のライトバッファ５１から読み出し、読み出したリード対象データを、ＤＭＡＣ１５を使用してホスト２にリードヒットデータとして送信する。
なお、フラッシュマネジメント部２１は、リード対象データをホスト２のライトバッファ５１から読み出す代わりに、リード対象データがＳＳＤ３内に存在しないことをホスト２に通知する処理だけを実行してもよい。この場合、フラッシュマネジメント部２１は、リード対象データが存在するホスト２のライトバッファ５１内の位置をホスト２に通知してもよい。
データで満たされているフル状態のＱＬＣゾーンに関しては、このＱＬＣゾーンのＬＢＡ範囲の全てが読み出し可能エリアとして管理される。
フル状態のＱＬＣゾーンに格納されている全てのデータが、利用されない不要データになった場合、ホスト２は、このＱＬＣゾーンを示す論理アドレスを指定するリセット要求（ｒｅｓｅｔ ｒｅｑｕｅｓｔ）をＳＳＤ３に送信することができる。このリセット要求（ｒｅｓｅｔ ｒｅｑｕｅｓｔ）をホスト２から受信したことに応じて、フラッシュマネジメント部２１は、このＱＬＣゾーンの状態をエンプティ状態に遷移させる。
図１２は、ＳＳＤ３において実行されるゾーンオープン動作の手順を示すフローチャートである。
ここでは、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２をオープンする動作を例示するが、他のＱＬＣゾーンをオープンする動作も、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２をオープンする動作と同様の手順で実行される。
ＳＳＤ３のコントローラ４がホスト２からオープン要求を受信した場合（ステップＳ１０１のＹＥＳ）、コントローラ４は、受信したオープン要求が、ＱＬＣゾーン＃１をオープン状態に遷移させるオープン要求またはＱＬＣゾーン＃２をオープン状態に遷移させるオープン要求のいずれであるかを判定する（ステップＳ１０２、Ｓ１０３）。
受信したオープン要求がＱＬＣゾーン＃１をオープン状態に遷移させるオープン要求である場合（ステップＳ１０２のＹＥＳ）、コントローラ４は、ＱＬＣゾーン＃１に割り当てられたＱＬＣブロックを含むＮＡＮＤ型フラッシュメモリダイにこのＱＬＣブロックを指定するイレーズ命令を送信し、これによってこのＱＬＣブロックに対する消去動作を実行する（ステップＳ１０４）。このＱＬＣブロックに対する消去動作の実行が完了すると、コントローラ４は、ＱＬＣゾーン＃１の状態をエンプティ状態からオープン状態に遷移させる。コントローラ４は、このＱＬＣブロックの消去動作が実行された時刻（例えば年月日時分秒）を示す消去タイムスタンプを消去タイムスタンプ管理テーブル３２に記録する（ステップＳ１０５）。そして、コントローラ４は、オープン要求の完了を示す応答をホスト２に送信する（ステップＳ１０６）。
受信したオープン要求がＱＬＣゾーン＃２をオープン状態に遷移させるオープン要求である場合（ステップＳ１０３のＹＥＳ）、コントローラ４は、ＱＬＣゾーン＃２に割り当てられたＱＬＣブロックを含むＮＡＮＤ型フラッシュメモリダイにこのＱＬＣブロックを指定するイレーズ命令を送信し、これによってこのＱＬＣブロックに対する消去動作を実行する（ステップＳ１０７）。このＱＬＣブロックに対する消去動作の実行が完了すると、コントローラ４は、ＱＬＣゾーン＃２の状態をエンプティ状態からオープン状態に遷移させる。コントローラ４は、このＱＬＣブロックの消去動作が実行された時刻（例えば年月日時分秒）を示す消去タイムスタンプを消去タイムスタンプ管理テーブル３２に記録する（ステップＳ１０８）。そして、コントローラ４は、オープン要求の完了を示す応答をホスト２に送信する（ステップＳ１０６）。
図１３は、ＳＳＤ３において実行される書き込み動作の手順を示すフローチャートである。
ここでは、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２にライトデータを書き込む場合を例示するが、オープン状態の他のＱＬＣゾーンにライトデータを書き込む動作も、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２にライトデータを書き込む動作と同様の手順で実行される。
ＱＬＣゾーン＃１およびＱＬＣゾーン＃２の各々に対応するＱＬＣブロックの消去動作が実行されてから第１の時間が経過するまでの間は、ＳＳＤ３のコントローラ４は、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２の各々を第１のモードで制御し、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２の各々に対して以下の書き込み動作を実行する。
ＳＳＤ３のコントローラ４がホスト２からライト要求を受信した場合（ステップＳ１１のＹＥＳ）、コントローラ４は、受信したライト要求がＱＬＣゾーン＃１を指定するライト要求またはＱＬＣゾーン＃２を指定するライト要求のいずれであるかを判定する（ステップＳ１２、Ｓ１７）。
受信したライト要求がＱＬＣゾーン＃１を指定するライト要求である場合（ステップＳ１２のＹＥＳ）、コントローラ４は、受信したライト要求をＱＬＣゾーン＃１に対応するコマンドキュー＃１に格納し、ＱＬＣゾーン＃１に書き込むべきライトデータの転送開始条件が満たされたか否かを判定する（ステップＳ１３）。
ステップＳ１３では、コントローラ４は、コマンドキュー＃１に格納されているライト要求の集合に関連付けられたライトデータの総サイズがＱＬＣブロックの最小書き込みサイズ（例えば４ページ分のサイズ）に達したか否かを判定する。
コマンドキュー＃１に格納されているライト要求の集合に関連付けられたライトデータの総サイズがＱＬＣブロックの最小書き込みサイズに達したならば、コントローラ４は、ＱＬＣゾーン＃１に書き込むべきライトデータの転送開始条件が満たされたと判定する（ステップＳ１３のＹＥＳ）。
この場合、コントローラ４は、ＤＭＡＣ１５を用いて、コマンドキュー＃１に格納されているライト要求の集合に関連付けられたライトデータを、ホスト２のライトバッファ５１から内部バッファ１６１に転送する（ステップＳ１４）。転送されたライトデータはＱＬＣゾーン＃１の書き込み動作に必要な最小書き込みサイズを有している。
コントローラ４は、内部バッファ１６１に転送されたライトデータを、メモリセル当たりに４ビットのデータを書き込むフォギー・ファイン書き込み動作で、ＱＬＣゾーン＃１に割り当てられたＱＬＣブロック＃１に書き込む（ステップＳ１５）。
このようにして、コントローラ４は、コマンドキュー＃１に最小書き込みサイズ分のライト要求の集合が蓄積される度に、ホスト２のライトバッファ５１から内部バッファ１６１へのライトデータの転送と、ＱＬＣゾーン＃１に割り当てられたＱＬＣブロック＃１にライトデータを書き込む動作とを実行する。あるライトデータのファイン書き込み動作が終了することによってこのライトデータがＱＬＣブロック＃１から読み出し可能になった場合、コントローラ４は、この読み出し可能になったライトデータに対応するライト要求の完了を示す応答をホスト２に送信する（ステップＳ１６）。
受信したライト要求がＱＬＣゾーン＃２を指定するライト要求である場合（ステップＳ１７のＹＥＳ）、コントローラ４は、受信したライト要求をＱＬＣゾーン＃２に対応するコマンドキュー＃２に格納し、ＱＬＣゾーン＃２に書き込むべきライトデータの転送開始条件が満たされたか否かを判定する（ステップＳ１８）。
ステップＳ１８では、コントローラ４は、コマンドキュー＃２に格納されているライト要求の集合に関連付けられたライトデータの総サイズがＱＬＣブロックの最小書き込みサイズ（例えば４ページ分のサイズ）に達したか否かを判定する。
コマンドキュー＃２に格納されているライト要求の集合に関連付けられたライトデータの総サイズがＱＬＣブロックの最小書き込みサイズに達したならば、コントローラ４は、ＱＬＣゾーン＃２に書き込むべきライトデータの転送開始条件が満たされたと判定する（ステップＳ１８のＹＥＳ）。
この場合、コントローラ４は、ＤＭＡＣ１５を用いて、コマンドキュー＃２に格納されているライト要求の集合に関連付けられたライトデータを、ホスト２のライトバッファ５１から内部バッファ１６１に転送する（ステップＳ１９）。転送されたライトデータはＱＬＣゾーン＃２の書き込み動作に必要な最小書き込みサイズを有している。
コントローラ４は、内部バッファ１６１に転送されたライトデータを、メモリセル当たりに４ビットのデータを書き込むフォギー・ファイン書き込み動作で、ＱＬＣゾーン＃２に割り当てられたＱＬＣブロック＃２に書き込む（ステップＳ２０）。
このようにして、コントローラ４は、コマンドキュー＃２に最小書き込みサイズ分のライト要求の集合が蓄積される度に、ホスト２のライトバッファ５１から内部バッファ１６１へのライトデータの転送と、ＱＬＣゾーン＃２に割り当てられたＱＬＣブロック＃２にライトデータを書き込む動作とを実行する。あるライトデータのファイン書き込み動作が終了することによってこのライトデータがＱＬＣブロック＃２から読み出し可能になった場合、コントローラ４は、この読み出し可能になったライトデータに対応するライト要求の完了を示す応答をホスト２に送信する（ステップＳ１６）。
図１４は、ＳＳＤ３において実行されるゾーンクローズ動作の手順を示すフローチャートである。
ここでは、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２をクローズ状態に遷移させる場合を例示するが、オープン状態の他のＱＬＣゾーンをクローズ状態に遷移させる動作も、ＱＬＣゾーン＃１およびＱＬＣゾーン＃２をクローズ状態に遷移させる動作と同様の手順で実行される。
クローズ要求をホスト２から受信した場合（ステップＳ２１のＹＥＳ）、コントローラ４は、受信したクローズ要求によって指定されたＱＬＣゾーンがＱＬＣゾーン＃１またはＱＬＣゾーン＃２のいずれであるかを判定する（ステップＳ２２、Ｓ２６）。
受信したクローズ要求によって指定されたＱＬＣゾーンがＱＬＣゾーン＃１である場合（ステップＳ２２のＹＥＳ）、コントローラ４は、ＱＬＣゾーン＃１を指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、内部バッファ１６１に未転送の残りのライトデータをホスト２のライトバッファ５１から取得する（ステップＳ２３）。
コントローラ４は、ホスト２のライトバッファ５１から取得した残りのライトデータを、例えばフォギー・ファイン書き込み動作によって、共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロックに書き込む（ステップＳ２４）。ステップＳ２４では、コントローラ４は、ＱＬＣゾーン＃１に対応するＱＬＣブロック＃１から読み出し可能になっていない第１のライトデータ（つまり、フォギー書き込み動作のみが終了しており、ファイン書き込み動作がまだ実行されてないライトデータ）を内部バッファ１６１から取得し、ホスト２のライトバッファ５１から取得したＱＬＣゾーン＃１に対応する残りのライトデータを、この第１のライトデータと共に、共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロックに書き込む。これにより、フォギー書き込み動作のみが終了しており、ファイン書き込み動作がまだ実行されてないライトデータも、共有ＱＬＣバッファ２０１を使用して不揮発に記憶することができる。
コントローラ４は、共有ＱＬＣバッファ２０１から読み出し可能となったライトデータに対応するライト要求それぞれの完了を示す応答と、クローズ要求の完了を示す応答とをホスト２に送信する（ステップＳ２５）。
クローズ要求によって指定されたＱＬＣゾーンがＱＬＣゾーン＃２である場合（ステップＳ２６のＹＥＳ）、コントローラ４は、ＱＬＣゾーン＃２を指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、内部バッファ１６１に未転送の残りのライトデータをホスト２のライトバッファ５１から取得する（ステップＳ２７）。そして、コントローラ４は、上述のステップＳ２４，Ｓ２５の処理を実行する。
図１５は、クローズ状態のＱＬＣゾーンを指定するライト要求の受信に応じてＳＳＤ３において実行されるゾーン再オープン動作の手順を示すフローチャートである。
クローズ状態のＱＬＣゾーンを指定するライト要求をホスト２から受信した場合（ステップＳ３１のＹＥＳ）、コントローラ４は、このＱＬＣゾーンを再オープンし、このＱＬＣゾーンの状態をクローズ状態からオープン状態に遷移させる（ステップＳ３２）。
そして、コントローラ４は、共有ＱＬＣバッファ２０１に格納されているこのＱＬＣブＣゾーン用のライトデータを共有ＱＬＣバッファ２０１から内部バッファ１６１に転送し（ステップＳ３３）、共有ＱＬＣバッファ２０１から内部バッファ１６１に転送されたライトデータとホスト２のライトバッファ５１から新たに転送されるこのＱＬＣゾーン用のライトデータとをこのＱＬＣゾーンに書き込むための書き込み処理を実行する（ステップＳ３４）。
図１６は、ＳＳＤ３において実行されるモード切り替え動作の手順を示すフローチャートである。以下のモード切り替え動作は、例えば所定時間間隔で、繰り返し実行されてもよい。
コントローラ４は、まず、オープン状態またはクローズ状態である各ＱＬＣゾーンの消去タイムスタンプを消去タイムスタンプ管理テーブル３２から取得する（ステップＳ４１）。次に、コントローラ４は、現在時刻を取得する（ステップＳ４２）。コントローラ４は時刻を計時する時計モジュールを含んでいてもよい。この場合には、コントローラ４は現在時刻をコントローラ４内の時計モジュールから取得してもよい。
オープン状態またはクローズ状態である各ＱＬＣゾーンについて、コントローラ４は、現在時刻から消去タイムスタンプの値を引くことによって、消去動作の実行から現時点までの経過時間を求める（ステップＳ４３）。
オープン状態またはクローズ状態である各ＱＬＣゾーンについて、コントローラ４は、経過時間が第１の時間以上であるか否かを判定する（ステップＳ４４）。あるＱＬＣゾーンの消去動作の実行から現時点までの経過時間が第１の時間以上である場合（ステップＳ４４のＹＥＳ）、コントローラ４は、このＱＬＣゾーンに対応するＱＬＣブロックに第１サイズ以上の未書き込み領域が残っているか否かを判定する（ステップＳ４５）。
このＱＬＣブロックに第１サイズ以上の未書き込み領域が残っている場合（ステップＳ４５のＹＥＳ）、コントローラ４は、たとえこのＱＬＣブロック＃１の消去動作の実行から書き込み制限時間（第２の時間）が経過しても、このＱＬＣブロックがフル状態にならない可能性が高いと推定する。そして、コントローラ４は、このＱＬＣブロックへの書き込みを制御するためのモードを上述の第１のモードから上述の第２のモードに切り替え、このＱＬＣブロックを共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロックとして割り当てる（ステップＳ４６）。
図１７は、第２のモードにおいて実行されるゾーンクローズ動作の手順を示すフローチャートである。
以下では、ＱＬＣゾーン＃１に割り当てられていたＱＬＣブロック＃１を制御するためのモードが第１のモードから第２のモードに変更され、ＱＬＣブロック＃１が共有ＱＬＣバッファ２０１として割り当てられた場合を想定する。
コントローラ４がＱＬＣゾーン＃１または他のゾーンの一つを指定するクローズ要求をホストから受信すると（ステップＳ２０１のＹＥＳ）、コントローラ４は、受信したクローズ要求によって指定されたＱＬＣゾーン（ＱＬＣゾーン＃１または他のゾーンの一つ）を指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、内部バッファ１６１に未転送の残りのライトデータをホスト２のライトバッファ５１から取得する（ステップＳ２０２）。
コントローラ４は、取得したライトデータを、共有ＱＬＣバッファ２０１として割り当てられているＱＬＣブロック＃１の未書き込み領域に書き込む（ステップＳ２０３）。
コントローラ４は、ＱＬＣブロック＃１が、ＱＬＣブロック＃１全体がデータで満たされたフル状態になったか否かを判定する（ステップＳ２０４）。ＱＬＣブロック＃１がフル状態になった場合（ステップＳ２０４のＹＥＳ）、コントローラ４は、ＱＬＣブロック＃１を共有ＱＬＣバッファ２０１のＦＩＦＯリストに入れる（ステップＳ２０５）。
ＱＬＣブロック＃１がフル状態になっていない場合（ステップＳ２０４のＮＯ）、コントローラ４は、ＱＬＣブロック＃１の消去動作の実行からの経過時間が書き込み制限時間（第２の時間）に達したか否かを判定する（ステップＳ２０６）。
ＱＬＣブロック＃１の消去動作の実行からの経過時間が書き込み制限時間（第２の時間）に達した場合（ステップＳ２０６のＹＥＳ）、コントローラ４は、コントローラ４によって生成されるダミーデータをＱＬＣブロック＃１の未書き込み領域に書き込むことによって、ＱＬＣブロック＃１をフル状態に設定し（ステップＳ２０７）、そしてフル状態のＱＬＣブロック＃１を共有ＱＬＣバッファ２０１のＦＩＦＯリストに入れる（ステップＳ２０５）。
一方、ＱＬＣブロック＃１の消去動作の実行からの経過時間が書き込み制限時間（第２の時間）に達していない場合（ステップＳ２０６のＮＯ）、コントローラ４は、ステップＳ２０１の処理に進み、ＱＬＣブロック＃１を共有ＱＬＣバッファ２０１の書き込み先ＱＬＣブロックとして引き続き使用する。
図１８は、第２のモードにおいて実行されるコピー動作の手順を示すフローチャートである。
ここでは、ＱＬＣゾーン＃１に割り当てられていたＱＬＣブロック＃１を制御するためのモードが第１のモードから第２のモードに変更され、ＱＬＣブロック＃１が共有ＱＬＣバッファ２０１として割り当てられた場合を想定する。
コントローラ４は、ＱＬＣゾーン＃１を指定する後続のライト要求それぞれをホスト２から受信し、受信した後続のライト要求を、ＱＬＣゾーン＃１に対応するコマンドバッファに格納する（ステップＳ５１）。
そして、コントローラ４は、ＱＬＣブロック＃１に関する第２のモードに対応する書き込み開始条件が満たされたか否かを判定する（ステップＳ５２）。ＱＬＣブロック＃１に関する第２のモードに対応する書き込み開始条件は、共有ＱＬＣバッファ２０１に格納されているＱＬＣゾーン＃１に対応するライトデータのデータサイズが１ゾーン分の容量に達した場合、または共有ＱＬＣバッファ２０１に格納されているＱＬＣゾーン＃１に対応するライトデータのデータサイズとホスト２のライトバッファ５１に格納されているＱＬＣゾーン＃１に対応する後続のライトデータのデータサイズとの合計が１ゾーン分の容量に達した場合に満たされる。
第２のモードに対応する書き込み開始条件が満たされるまで、コントローラ４は、ステップＳ５１の処理を繰り返しながら、待つ。第２のモードに対応する書き込み開始条件が満たされる前に、ＱＬＣゾーン＃１を指定するクローズ要求がホスト２から受信した場合、コントローラ４は、図１７で説明したゾーンクローズ動作を実行する。
したがって、共有ＱＬＣバッファ２０１に格納されているゾーン＃１に対応するライトデータのデータサイズは、ＱＬＣゾーン＃１を指定するクローズ要求によって増加される。また、たとえＱＬＣゾーン＃１を指定するクローズ要求が受信されない場合であっても、ホスト２のライトバッファ５１に格納されているゾーン＃１に対応する後続のライトデータのデータサイズは、ゾーン＃１を指定する後続のライト要求によって増加される。したがって、いずれＱＬＣブロック＃１に関する第２のモードに対応する書き込み開始条件が満たされる。
ＱＬＣブロック＃１に関する第２のモードに対応する書き込み開始条件が満たされると（ステップＳ５２のＹＥＳ）、つまり共有ＱＬＣバッファ２０１（または共有ＱＬＣバッファ２０１とホスト２のライトバッファ５１）に格納されているＱＬＣゾーン＃１に対応するライトデータのデータサイズが１ゾーン分に達すると、コントローラ４は、エンプティゾーンリスト１０４によって管理されているＱＬＣブロックの集合内の一つのＱＬＣブロック（ここではＱＬＣブロック＃ｘ）を、ＱＬＣゾーン＃１に割り当てる（ステップＳ５３）。コントローラ４は、ＱＬＣブロック＃ｘに対する消去動作を実行する（ステップＳ５４）。そして、コントローラ４は、ＱＬＣゾーン＃１に対応するライトデータを、共有ＱＬＣバッファ２０１から（または共有ＱＬＣバッファ２０１とホスト２のライトバッファ５１の双方から）、ＱＬＣブロック＃ｘにコピーする（ステップＳ５５）。ステップＳ５５では、コントローラ４は、ＱＬＣゾーン＃１に対応するライトデータを共有ＱＬＣバッファ２０１から（または共有ＱＬＣバッファ２０１とホスト２のライトバッファ５１の双方から）読み出し、読み出したライトデータをＱＬＣブロック＃ｘに書き込む。これにより、ＱＬＣゾーン＃１に新たに割り当てられたＱＬＣブロック＃ｘはフル状態になる。
以上説明したように、本実施形態によれば、ＱＬＣゾーン＃１に割り当てられたＱＬＣブロック＃１に対する消去動作が実行されてから第１の時間が経過するまでの間は、コントローラ４は、ＱＬＣゾーン＃１を指定するホスト２からの一つ以上のライト要求の集合に関連付けられたライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送する動作と、内部バッファ１６１に転送されたライトデータをＱＬＣブロック＃１に書き込む動作とを含む第１の書き込み動作を実行する（第１のモード）。ＱＬＣブロック＃１に第１サイズ以上の未書き込み領域が残っている状態で、ＱＬＣブロック＃１の消去動作の実行からの経過時間が第１の時間以上になると、コントローラ４は、第１の書き込み動作を実行せず、代わりに、ＱＬＣブロック＃１を共有ＱＬＣバッファ２０１として割り当てる。これにより、コントローラ４は、ＱＬＣブロック＃１をＱＬＣゾーン＃１専用の記憶領域ではなく、全てのＱＬＣゾーンに共通の記憶領域である共有ＱＬＣバッファ２０１として使用し始めることができる。このため、ＱＬＣブロック＃１をゾーン＃１専用の記憶領域として使用し続ける場合に比し、ＱＬＣブロック＃１がフル状態になるまでに要する時間を短くすることができる。よって、たとえホスト２によるＱＬＣゾーン＃１に対する書き込みの速度が遅い場合であっても、他の様々なゾーンに対応するライトデータを用いてＱＬＣブロック＃１を書き込み制限時間以内にフル状態にすることが高い確率で可能となる。
この結果、ホスト２による書き込みの速度が遅い各ＱＬＣゾーンに対応するＱＬＣブロックに、ユーザデータ以外のデータ（ダミーデータ）が書き込まれる量を減らすことが可能となり、ＮＡＮＤ型フラッシュメモリ５の記憶領域の利用効率を向上することが可能となる。
また、本実施形態の構成により、オープンされた各ＱＬＣゾーンを制限時間内にフル状態にするというホスト２側の制約を実際上無くすことが可能となり、ホスト２側の利便性の向上を図ることができる。
なお、ホスト２のライトバッファ５１は不揮発性ライトバッファによって実現してもよい。不揮発性ライトバッファは、ストレージクラスメモリ（ＳＣＭ）のような不揮発性メモリによって実現されてもよい。
ホスト２のライトバッファ５１が不揮発性ライトバッファによって実現されている場合には、たとえ停電のようなパワーロスによって内部バッファ１６１内のデータが失われても、ホスト２の不揮発性ライトバッファからこのデータを再び取得することが可能となる。したがって、ＳＳＤ３がパワーロスプロテクション機能を実行するためのキャパシタを備えていなくても、パワーロスによって内部バッファ１６１内のデータが失われてしまうことを防止することができる。
また、共有ＱＬＣバッファ２０１はストレージクラスメモリ（ＳＣＭ）のような不揮発性メモリによって実現されてもよいし、幾つかのＳＬＣ（シングルレベルセル）ブロックを含むＳＬＣバッファによって実現されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２…ホスト２…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、２１…フラッシュマネジメント部、２２…ディスパッチャ、５１…ホストのライトバッファ、１６１…内部バッファ、２０１…共有ＱＬＣバッファ、２０２…ＱＬＣ領域。

Claims (12)

  1. ホストに接続可能なメモリシステムであって、
    不揮発性メモリと、
    前記不揮発性メモリに電気的に接続され、前記メモリシステムをアクセスするための論理アドレス空間を分割することによって得られる複数の論理アドレス範囲がそれぞれに割り当てられた複数のゾーンの各々に、前記不揮発性メモリに含まれる複数の記憶領域のうちの一つの記憶領域を割り当てるように構成されたコントローラとを具備し、
    前記コントローラは、
    前記複数のゾーンのうちの第１のゾーンに割り当てられた第１の記憶領域に対する消去動作を実行し、
    前記第１の記憶領域の前記消去動作の実行から第１の時間が経過するまでの間は、前記第１のゾーンを指定する一つ以上のライト要求を前記ホストから受信したことに応じて、前記一つ以上のライト要求の集合に関連付けられたライトデータを前記ホストのライトバッファから前記メモリシステムの内部バッファに転送する動作と、前記内部バッファに転送された前記ライトデータを前記第１の記憶領域に書き込む動作とを含む第１の書き込み動作を実行し、
    前記第１の記憶領域に第１サイズ以上の未書き込み領域が残っている状態で、前記消去動作の実行から前記第１の時間が経過した場合、前記第１の書き込み動作を実行せず、前記第１の記憶領域を、前記複数のゾーンの各々に書き込むべきライトデータを一時的に格納可能な不揮発性バッファとして割り当て、
    前記第１のゾーンまたは他の一つのゾーンの状態を書き込みが中断された状態に遷移させるための第１の要求を前記ホストから受信した場合、前記第１のゾーンまたは他の一つのゾーンを指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、前記内部バッファに未転送の残りのライトデータを前記ホストのライトバッファから取得し、前記取得した残りのライトデータを前記不揮発性バッファとして割り当てられた前記第１の記憶領域の前記未書き込み領域に書き込むように構成されている、メモリシステム。
  2. 前記コントローラは、
    前記不揮発性バッファに格納されている前記第１のゾーンに対応するライトデータのデータサイズが一つのゾーン分の容量に達した場合、または前記不揮発性バッファに格納されている前記第１のゾーンに対応する前記ライトデータのデータサイズと前記ホストのライトバッファに格納されている前記第１のゾーンに対応する後続のライトデータのデータサイズとの合計が一つのゾーン分の容量に達した場合、前記第１のゾーンに対応する前記ライトデータ、または前記第１のゾーンに対応する前記ライトデータと前記ホストのライトバッファに格納されている前記第１のゾーンに対応する前記後続のライトデータの双方を、前記不揮発性バッファから、または前記不揮発性バッファと前記ホストのライトバッファの双方から、前記第１のゾーンに新たに割り当てられた第２の記憶領域にコピーするように構成されている請求項１記載のメモリシステム。
  3. 前記コントローラは、前記第１の記憶領域に前記第１サイズ以上の未書き込み領域が残っていない状態で、前記消去動作の実行から前記第１の時間が経過した場合、前記第１の書き込み動作を継続して実行するように構成されている請求項１記載のメモリシステム。
  4. 前記コントローラは、
    前記第１の記憶領域に対する前記消去動作の実行から前記第１の時間よりも長い第２の時間が経過した場合、前記第１の記憶領域の全体がデータで満たされた状態であるか否かを判定し、
    前記第１の記憶領域の全体がデータで満たされた状態ではない場合、前記第１の記憶領域の未書き込み領域に前記コントローラによって生成されるダミーデータを書き込むことによって、前記第１の記憶領域を、前記第１の記憶領域の全体がデータで満たされた状態に設定するように構成されている請求項１記載のメモリシステム。
  5. 前記コントローラは、
    前記複数の記憶領域のうち、有効データが格納されていない記憶領域の集合を管理し、
    消去動作の実行から前記第１の時間以上が経過し且つ前記第１サイズ以上の未書き込み領域が残っている記憶領域が存在しない場合、前記有効データが格納されていない記憶領域の集合内の一つの記憶領域を、前記不揮発性バッファとして割り当てるように構成されている請求項１記載のメモリシステム。
  6. 前記コントローラは、前記複数の記憶領域の各々の消耗度に基づいて、前記第１の時間の長さを記憶領域毎に変更するように構成されている請求項１記載のメモリシステム。
  7. 前記コントローラは、前記第１のゾーンを指定する一つ以上のライト要求の集合に関連付けられたライトデータのデータサイズが前記複数の記憶領域の各々の最小書き込みサイズに達した場合、前記最小書き込みサイズを有する、前記一つ以上のライト要求の集合に関連付けられた前記ライトデータを、前記ホストのライトバッファから前記内部バッファに転送するように構成されている請求項１記載のメモリシステム。
  8. 不揮発性メモリを含むメモリシステムを制御する制御方法であって、
    前記メモリシステムをアクセスするための論理アドレス空間を分割することによって得られる複数の論理アドレス範囲がそれぞれに割り当てられた複数のゾーンの各々に、前記不揮発性メモリに含まれる複数の記憶領域のうちの一つの記憶領域を割り当てることと、
    前記複数のゾーンのうちの第１のゾーンに割り当てられた第１の記憶領域に対する消去動作を実行することと、
    前記第１の記憶領域の前記消去動作の実行から第１の時間が経過するまでの間は、前記第１のゾーンを指定する一つ以上のライト要求をホストから受信したことに応じて、前記一つ以上のライト要求の集合に関連付けられたライトデータを前記ホストのライトバッファから前記メモリシステムの内部バッファに転送する動作と、前記内部バッファに転送された前記ライトデータを前記第１の記憶領域に書き込む動作とを含む第１の書き込み動作を実行することと、
    前記第１の記憶領域に第１サイズ以上の未書き込み領域が残っている状態で、前記消去動作の実行から前記第１の時間が経過した場合、前記第１の書き込み動作を実行せず、前記第１の記憶領域を、前記複数のゾーンの各々に書き込むべきライトデータを一時的に格納可能な不揮発性バッファとして割り当てることと、
    前記第１のゾーンまたは他の一つのゾーンの状態を書き込みが中断された状態に遷移させるための第１の要求を前記ホストから受信した場合、前記第１のゾーンまたは他の一つのゾーンを指定する受信済みの一つ以上のライト要求に関連付けられたライトデータのうち、前記内部バッファに未転送の残りのライトデータを前記ホストのライトバッファから取得し、前記取得した残りのライトデータを前記不揮発性バッファとして割り当てられた前記第１の記憶領域の前記未書き込み領域に書き込むこととを具備する制御方法。
  9. 前記不揮発性バッファに格納されている前記第１のゾーンに対応するライトデータのデータサイズが一つのゾーン分の容量に達した場合、または前記不揮発性バッファに格納されている前記第１のゾーンに対応する前記ライトデータのデータサイズと前記ホストのライトバッファに格納されている前記第１のゾーンに対応する後続のライトデータのデータサイズとの合計が一つのゾーン分の容量に達した場合、前記第１のゾーンに対応する前記ライトデータ、または前記第１のゾーンに対応する前記ライトデータと前記ホストのライトバッファに格納されている前記第１のゾーンに対応する前記後続のライトデータの双方を、前記不揮発性バッファから、または前記不揮発性バッファと前記ホストのライトバッファの双方から、前記第１のゾーンに新たに割り当てられた第２の記憶領域にコピーすることをさらに具備する請求項８記載の制御方法。
  10. 前記第１の記憶領域に前記第１サイズ以上の未書き込み領域が残っていない状態で、前記消去動作の実行から前記第１の時間が経過した場合、前記第１の書き込み動作を継続して実行することをさらに具備する請求項８記載の制御方法。
  11. 前記第１の記憶領域に対する前記消去動作の実行から前記第１の時間よりも長い第２の時間が経過した場合、前記第１の記憶領域の全体がデータで満たされた状態であるか否かを判定することと、
    前記第１の記憶領域の全体がデータで満たされた状態ではない場合、前記第１の記憶領域の未書き込み領域にダミーデータを書き込むことによって、前記第１の記憶領域を、前記第１の記憶領域の全体がデータで満たされた状態に設定することとをさらに具備する請求項８記載の制御方法。
  12. 前記第１の書き込み動作は、前記第１のゾーンを指定する一つ以上のライト要求の集合に関連付けられたライトデータのデータサイズが前記複数の記憶領域の各々の最小書き込みサイズに達した場合、前記最小書き込みサイズを有する、前記一つ以上のライト要求の集合に関連付けられた前記ライトデータを、前記ホストのライトバッファから前記内部バッファに転送することを含む請求項８記載の制御方法。
JP2020023249A 2020-02-14 2020-02-14 メモリシステムおよび制御方法 Active JP7366795B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020023249A JP7366795B2 (ja) 2020-02-14 2020-02-14 メモリシステムおよび制御方法
US17/018,224 US11237769B2 (en) 2020-02-14 2020-09-11 Memory system and method of controlling nonvolatile memory
US17/557,148 US11768632B2 (en) 2020-02-14 2021-12-21 Memory system and method of controlling nonvolatile memory
US18/449,924 US20230384980A1 (en) 2020-02-14 2023-08-15 Memory system and method of controlling nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020023249A JP7366795B2 (ja) 2020-02-14 2020-02-14 メモリシステムおよび制御方法

Publications (2)

Publication Number Publication Date
JP2021128582A JP2021128582A (ja) 2021-09-02
JP7366795B2 true JP7366795B2 (ja) 2023-10-23

Family

ID=77273459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020023249A Active JP7366795B2 (ja) 2020-02-14 2020-02-14 メモリシステムおよび制御方法

Country Status (2)

Country Link
US (3) US11237769B2 (ja)
JP (1) JP7366795B2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7051546B2 (ja) * 2018-04-16 2022-04-11 キオクシア株式会社 メモリシステムおよび制御方法
KR20210025249A (ko) 2019-08-27 2021-03-09 삼성전자주식회사 메모리 시스템 및 그 동작 방법
JP7366795B2 (ja) * 2020-02-14 2023-10-23 キオクシア株式会社 メモリシステムおよび制御方法
KR20210108107A (ko) * 2020-02-25 2021-09-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102691862B1 (ko) * 2020-04-09 2024-08-06 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
KR20220060372A (ko) * 2020-11-04 2022-05-11 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20220073998A (ko) * 2020-11-27 2022-06-03 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
JP2022094705A (ja) * 2020-12-15 2022-06-27 キオクシア株式会社 メモリシステムおよび制御方法
TWI775268B (zh) * 2021-01-07 2022-08-21 慧榮科技股份有限公司 儲存裝置、快閃記憶體控制器及其控制方法
KR20220104511A (ko) * 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 컨트롤러 및 이를 포함하는 메모리 시스템
US11868652B2 (en) * 2021-02-25 2024-01-09 SK Hynix Inc. Utilization based dynamic shared buffer in data storage system
KR20220133003A (ko) * 2021-03-24 2022-10-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
JP2022171208A (ja) * 2021-04-30 2022-11-11 キオクシア株式会社 メモリシステムおよび制御方法
US11537305B1 (en) 2021-06-03 2022-12-27 Western Digital Technologies, Inc. Dissimilar write prioritization in ZNS devices
US11537303B1 (en) * 2021-06-03 2022-12-27 Western Digital Technologies, Inc. Dissimilar write prioritization in ZNS devices
US11675539B2 (en) * 2021-06-03 2023-06-13 International Business Machines Corporation File system operations for a storage supporting a plurality of submission queues
US11593032B1 (en) * 2021-08-06 2023-02-28 Micron Technology, Inc. Memory sub-system data migration
KR20230060163A (ko) * 2021-10-27 2023-05-04 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
JP7448585B2 (ja) * 2022-05-31 2024-03-12 トヨタ自動車株式会社 情報処理装置、情報処理方法、及び情報処理プログラム
US12079517B2 (en) * 2022-07-21 2024-09-03 Micron Technology, Inc. Buffer allocation for reducing block transit penalty
CN115904256B (zh) * 2023-02-20 2023-06-13 中电装备山东电子有限公司 一种数据存储方法及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239099A (ja) 2012-05-17 2013-11-28 Sony Corp 制御装置、記憶装置、記憶制御方法
US20170109085A1 (en) 2015-10-16 2017-04-20 Kabushiki Kaisha Toshiba Memory device that writes data into a block based on time passage since erasure of data from the block
US10048863B1 (en) 2016-06-01 2018-08-14 Seagate Technology Llc Open block refresh management

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008188B1 (ko) * 1993-04-08 1997-05-21 가부시끼가이샤 히다찌세이사꾸쇼 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치
US6641346B2 (en) * 2000-02-03 2003-11-04 Performance Design, Inc. Automatic paper feeder for paper hole punch
US7451265B2 (en) * 2006-08-04 2008-11-11 Sandisk Corporation Non-volatile memory storage systems for phased garbage collection
US7444461B2 (en) * 2006-08-04 2008-10-28 Sandisk Corporation Methods for phased garbage collection
US8209439B2 (en) * 2008-08-25 2012-06-26 Sandisk Il Ltd. Managing multiple concurrent operations with various priority levels in a local storage device
JP5722685B2 (ja) * 2011-04-12 2015-05-27 株式会社日立製作所 半導体装置、不揮発性メモリ装置の制御方法
US10223001B2 (en) * 2015-03-12 2019-03-05 Toshiba Memory Corporation Memory system
US9811462B2 (en) 2015-04-30 2017-11-07 Toshiba Memory Corporation Memory system executing garbage collection
JP6403162B2 (ja) 2015-07-23 2018-10-10 東芝メモリ株式会社 メモリシステム
JP6524039B2 (ja) 2016-09-23 2019-06-05 東芝メモリ株式会社 メモリシステム及び制御方法
JP2019046238A (ja) * 2017-09-04 2019-03-22 東芝メモリ株式会社 メモリシステム
JP2019191909A (ja) 2018-04-25 2019-10-31 東芝メモリ株式会社 メモリシステムおよび制御方法
US10942677B2 (en) * 2019-01-24 2021-03-09 Silicon Motion, Inc. Method for performing access management of memory device, associated memory device and controller thereof, associated host device and associated electronic device
JP6716757B2 (ja) 2019-06-19 2020-07-01 キオクシア株式会社 メモリシステムおよび制御方法
JP7366795B2 (ja) * 2020-02-14 2023-10-23 キオクシア株式会社 メモリシステムおよび制御方法
KR20210108107A (ko) * 2020-02-25 2021-09-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013239099A (ja) 2012-05-17 2013-11-28 Sony Corp 制御装置、記憶装置、記憶制御方法
US20170109085A1 (en) 2015-10-16 2017-04-20 Kabushiki Kaisha Toshiba Memory device that writes data into a block based on time passage since erasure of data from the block
US10048863B1 (en) 2016-06-01 2018-08-14 Seagate Technology Llc Open block refresh management

Also Published As

Publication number Publication date
US20230384980A1 (en) 2023-11-30
US20220113910A1 (en) 2022-04-14
US11237769B2 (en) 2022-02-01
US11768632B2 (en) 2023-09-26
US20210255803A1 (en) 2021-08-19
JP2021128582A (ja) 2021-09-02

Similar Documents

Publication Publication Date Title
JP7366795B2 (ja) メモリシステムおよび制御方法
JP7346311B2 (ja) メモリシステム
US11269558B2 (en) Memory system and method of controlling nonvolatile memory
CN109144888B (zh) 存储器系统
JP7353934B2 (ja) メモリシステムおよび制御方法
JP7358594B2 (ja) メモリシステム
WO2018189858A1 (ja) ストレージシステム
KR20120030137A (ko) 영구 가비지 컬렉션을 갖는 메모리 시스템
JP7381678B2 (ja) メモリシステム
US20230176965A1 (en) Media management based on data access metrics
JP2021033849A (ja) メモリシステムおよび制御方法
US20230091792A1 (en) Memory system and method of controlling nonvolatile memory
JP7392080B2 (ja) メモリシステム
JP2021033847A (ja) メモリシステムおよび制御方法
JP2022171208A (ja) メモリシステムおよび制御方法
JP2023012773A (ja) メモリシステムおよび制御方法
JP2019148913A (ja) メモリシステム
US12147333B2 (en) Memory system changing write mode and method of controlling nonvolatile memory by changing write mode
US20210202008A1 (en) Apparatus and method for managing program operation time and write latency in memory system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230912

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231011

R151 Written notification of patent or utility model registration

Ref document number: 7366795

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151