JP2010256968A - 電圧レギュレータ回路 - Google Patents

Abstract

【課題】突入電流、及び、オーバーシュートを低減すること。
【解決手段】本発明の電圧レギュレータ回路３０によれば、電源が投入されたとき、スイッチＳＷ１は制御信号ＣＴＲ１（Ｈｉｇｈ）に応じてオンし、スイッチＳＷ２はオフし、差動増幅回路ＡＭＰ１の第１の入力（＋ＩＮ）と第２の入力（−ＩＮ）には同一の電圧として基準電圧Ｖｒｅｆが供給される。第１の入力（＋ＩＮ）と第２の入力（−ＩＮ）に供給される電圧が同一であるとき、高位側電源電圧ＶＤＤを供給する高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に流れる電流Ｉは小さな値に制限される。つまり、突入電流を低減することができる。また、本発明の電圧レギュレータ回路３０によれば、差動増幅回路ＡＭＰ１から出力される出力電圧Ｖｏｕｔの上昇も緩やかとなるため、オーバーシュートを低減することができる。
【選択図】図７

Description

本発明は、携帯電話、デジタルカメラなどに使用される液晶パネル駆動用ＩＣに適用される電圧レギュレータ回路に関する。

携帯電話又はデジタルカメラなどに使用される液晶パネル駆動用ＩＣは、データの高速伝送化（高速シリアル伝送など）、小型化が進んでおり、より高速で小型の素子が使用できる微細・低電圧プロセス（以下、低電圧プロセス）で設計されることが多くなっている。このような低電圧プロセスでは必然的に素子が破壊に至る電圧（素子耐圧）も低くなるため、使用する電圧範囲に注意を払う必要がある。

また、電源（バッテリー）から液晶パネル駆動用ＩＣに供給される電源電圧（バッテリー電圧）は、このような低電圧プロセスで使用される電圧よりも高いことが多い。このため、電源電圧を液晶パネル駆動用ＩＣ内の電圧レギュレータ回路を用いて適切な電圧に調整して使用する必要がある。

更に、電源電圧は、電源と液晶パネル駆動用ＩＣの間の装置（例えば安定化回路）で安定化され、供給電圧として液晶パネル駆動用ＩＣに供給されるのが通常である。しかし、このような安定化回路には、過電流を防止するための機能などが設けられていることから、液晶パネル駆動用ＩＣに対して、平均的な消費電流はもとより、瞬間的な消費電流もできるだけ小さいことが望まれる。

図１は、一般的な電圧レギュレータ回路１１０（以下、電圧レギュレータ回路１１０）の構成を示している。電圧レギュレータ回路１１０は、差動増幅回路ＡＭＰ１と、第１の抵抗素子Ｒ１（以下、抵抗素子Ｒ１）と、第２の抵抗素子Ｒ２（以下、抵抗素子Ｒ２）と、を具備している。

差動増幅回路ＡＭＰ１は、高位側電源電圧ＶＤＤを供給する高位側電源［ＶＤＤ］と、高位側電源電圧ＶＤＤよりも低い低位側電源電圧ＶＳＳ（接地電圧ＧＮＤ）を供給する低位側電源［ＶＳＳ］とに接続され、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳ間で動作する。差動増幅回路ＡＭＰ１は、第１の入力端子である正側入力端子＋ＩＮと、第２の入力端子である負側入力端子−ＩＮと、出力端子と、を有している。正側入力端子＋ＩＮには、供給電圧として基準電圧Ｖｒｅｆが供給される。

抵抗素子Ｒ１は、その一端が差動増幅回路ＡＭＰ１の出力端子に接続されている。抵抗素子Ｒ２は、その一端が抵抗素子Ｒ１の他端に接続され、その他端が低位側電源［ＶＳＳ］に接続されている。また、抵抗素子Ｒ２の一端は、信号線を介して負側入力端子−ＩＮに接続されている。差動増幅回路ＡＭＰ１の出力端子と抵抗素子Ｒ１の一端には、出力ノードを介して平滑コンデンサＣ１の一端が接続され、平滑コンデンサＣ１の他端は低位側電源［ＶＳＳ］に接続されている。

差動増幅回路ＡＭＰ１から出力される出力電圧Ｖｏｕｔ１００は、抵抗素子Ｒ１、Ｒ２により分圧され、抵抗素子Ｒ２の一端には分圧電圧Ｖｍｏｎ１００が発生する。差動増幅回路ＡＭＰ１は、正側入力端子＋ＩＮに供給される基準電圧Ｖｒｅｆと、負側入力端子−ＩＮに供給される分圧電圧Ｖｍｏｎ１００との差分を増幅する。平滑コンデンサＣ１は、差動増幅回路ＡＭＰ１の出力電圧Ｖｏｕｔ１００を平滑する。

図２は、差動増幅回路ＡＭＰ１の構成を示している。差動増幅回路ＡＭＰ１は、第１、２のＮチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＮ１、ＭＮ２（以下、トランジスタＭＮ１、ＭＮ２）と、第１〜３のＰチャンネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３（以下、トランジスタＭＰ１、ＭＰ２、ＭＰ３）と、第１、２の定電流源と、を具備している。

トランジスタＭＮ１、ＭＮ２は、その各々のソースが共通接続されている。トランジスタＭＮ１、ＭＮ２のゲートは、それぞれ差動増幅回路ＡＭＰ１の負側入力端子−ＩＮ、正側入力端子＋ＩＮとして使用される。

第１の定電流源は、トランジスタＭＮ１、ＭＮ２のソースと低位側電源［ＶＳＳ］との間に設けられている。例えば、第１の定電流源は、第３のＮチャンネルＭＯＳトランジスタＭＮ３（以下、トランジスタＭＮ３）である。トランジスタＭＮ３は、そのドレインにトランジスタＭＮ１、ＭＮ２のソースが接続され、そのソースに低位側電源［ＶＳＳ］が接続されている。トランジスタＭＮ３のゲートには、そのトランジスタをオンさせるバイアス電圧Ｖｂｉａｓが供給される。

トランジスタＭＰ１、ＭＰ２は、その各々のソースが高位側電源［ＶＤＤ］に共通接続され、その各々のゲートが共通接続され、それぞれドレインがトランジスタＭＮ１、ＭＮ２のドレインに接続されている。トランジスタＭＰ１のゲートはトランジスタＭＮ１のドレインに接続されている。

トランジスタＭＰ３は、そのソースが高位側電源［ＶＤＤ］に接続され、そのゲートがトランジスタＭＮ２のドレインに接続され、そのドレインが抵抗素子Ｒ１の一端に接続されている。

第２の定電流源は、トランジスタＭＰ３のドレインと低位側電源［ＶＳＳ］との間に設けられている。例えば、第２の定電流源は、第４のＮチャンネルＭＯＳトランジスタＭＮ４（以下、トランジスタＭＮ４）である。トランジスタＭＮ４は、そのドレインにトランジスタＭＰ３のドレインが接続され、そのソースに低位側電源［ＶＳＳ］が接続されている。トランジスタＭＮ４のゲートには、そのトランジスタをオンさせるバイアス電圧Ｖｂｉａｓが供給される。

電圧レギュレータ回路１１０の動作について説明する。

差動増幅回路ＡＭＰ１の正側入力端子＋ＩＮには基準電圧Ｖｒｅｆが供給され、差動増幅回路ＡＭＰ１の負側入力端子−ＩＮには分圧電圧Ｖｍｏｎ１００が供給されているため、差動増幅回路ＡＭＰ１は、負側入力端子−ＩＮに供給される電圧が、正側入力端子＋ＩＮに供給される電圧、つまり基準電圧Ｖｒｅｆと同じになるように動作する。

Ｖｒｅｆ＞Ｖｍｏｎ１００であるとき（出力電圧Ｖｏｕｔ１００が目的電圧より低い場合）はトランジスタＭＰ３のＯＮ（オン）抵抗が小さくなり、高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に電流Ｉ１００が流れ込むことにより、出力電圧Ｖｏｕｔ１００が上昇する。Ｖｒｅｆ＜Ｖｍｏｎ１００であるとき（出力電圧Ｖｏｕｔ１００が目的電圧より高い場合）はトランジスタＭＰ３のオン抵抗が大きくなり、平滑コンデンサＣ１から差動増幅回路ＡＭＰ１内のトランジスタＭＮ４に電流Ｉｓｉｎｋが流れ込むことにより、出力電圧Ｖｏｕｔ１００が低下する。これを繰り返すことにより、出力電圧Ｖｏｕｔ１００は目的電圧で一定となる。この場合、
出力電圧Ｖｏｕｔ１００は、目的電圧として、
Ｖｏｕｔ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２
により表される。

特開２００５−０４４２０３号公報

上述のように、電源電圧は、低電圧プロセスで使用できる電圧よりも高いことが多い。このため、安定化回路は、電源電圧を安定にして、供給電圧として液晶パネル駆動用ＩＣに供給する。この安定化回路は、過電流を防止するための過電流防止回路を備えている。液晶パネル駆動用ＩＣ内の電圧レギュレータ回路１１０は、安定化回路からの供給電圧を適切な電圧に調整して、出力電圧Ｖｏｕｔとして低電圧ロジック回路に供給する。このような場合に、電源が投入されたときの動作を考える。

液晶パネル駆動用ＩＣでは、一般的に電源起動シーケンスが適用される。

電源が投入されていない場合、差動増幅回路ＡＭＰ１の出力、即ち、出力ノードには、低位側電源［ＶＳＳ］が接続され、低位側電源［ＶＳＳ］により低位側電源電圧ＶＳＳ（接地電圧ＧＮＤ）が供給される。電源が投入された場合、高位側電源電圧ＶＤＤ、基準電圧Ｖｒｅｆが発生し、その後、差動増幅回路ＡＭＰ１の出力と低位側電源［ＶＳＳ］との接続が解除される。即ち、電圧レギュレータ回路１１０が起動する。

まず、電圧レギュレータ回路１１０が起動した瞬間、出力電圧Ｖｏｕｔ１００は０［Ｖ］であり、平滑コンデンサＣ１の電荷はゼロである。この場合、Ｖｒｅｆ＞Ｖｍｏｎ１００となる。トランジスタＭＰ３のゲート電圧Ｖｇは０［Ｖ］に近い値となり、トランジスタＭＰ３はほぼ完全にオンの状態となる。このため、トランジスタＭＰ３のオン抵抗は非常に小さくなる。ここで、トランジスタＭＰ３としては、通常時の能力確保のために、大きなゲート幅寸法のトランジスタを使用するのが一般的である。次に、平滑コンデンサＣ１を充電するために、高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に電流Ｉ１００が流れる。しかし、トランジスタＭＰ３のオン抵抗が非常に小さいために、電流Ｉ１００は非常に大きな値となる。このときの電流を突入電流という。突入電流が大きいと、安定化回路の過電流保護回路が動作するなどの不具合が生じる可能性がある。

また、出力電圧Ｖｏｕｔ１００は急激に上昇し、目的電圧を超える。出力電圧Ｖｏｕｔ１００のうちの、目的電圧を超えた分の電圧は、平滑コンデンサＣ１から差動増幅回路ＡＭＰ１内のトランジスタＭＮ４に電流Ｉｓｉｎｋが流れ込むことにより、出力電圧Ｖｏｕｔ１００は目的電圧まで低下しようとする。しかし、電流Ｉｓｉｎｋは通常小さな値であり、目的電圧になるには時間がかかってしまう。つまりオーバーシュートが発生する。オーバーシュートが発生すると、電圧レギュレータ回路１１０の出力を電源とする低圧ロジック回路の素子のプロセス耐圧を超え、素子の破壊などの不具合が生じる可能性がある。

このときのタイミングチャートを図５に示す。電圧レギュレータ回路１１０が起動した瞬間（Ｐｏｗｅｒ ＯＮ）、突入電流が大きくなり、オーバーシュートが発生する。このように、突入電流、及び、オーバーシュートを低減することが望まれる。

特開２００５−０４４２０３号公報に記載された回路を紹介する。

図３は、特開２００５−０４４２０３号公報に記載された回路（以下、電圧レギュレータ回路２１０）の構成を示している。電圧レギュレータ回路２１０は、電圧レギュレータ回路１１０の差動増幅回路ＡＭＰ１に代えて、差動増幅回路ＡＭＰ２００を具備している。

図４は、差動増幅回路ＡＭＰ２００の構成を示している。差動増幅回路ＡＭＰ２００は、差動増幅回路ＡＭＰに対して、更に、ＰチャンネルＭＯＳトランジスタＭＰ２００と、スイッチＳＷ２００と、を具備している。トランジスタＭＰ２００は、そのソースが高位側電源［ＶＤＤ］に接続され、そのゲートがトランジスタＭＮ２のドレインに接続され、そのドレインが抵抗素子Ｒ１の一端に接続されている。トランジスタＭＰ２００は、オン抵抗を大きくするために、比較的ゲート幅の寸法が小さい。

スイッチＳＷ２００は、その一端がトランジスタＭＮ２のドレインに接続されている。トランジスタＭＰ３のゲートは、トランジスタＭＮ２のドレインに代えて、スイッチＳＷ２００の他端に接続されている。スイッチＳＷ２００には、電源投入信号Ｐｏｎ２００が供給される。信号Ｐｏｎ２００は、電源が投入されたときに、その信号レベルがＨｉｇｈ（ハイ）レベルとなり、通常時に、その信号レベルがＬｏｗ（ロウ）レベルとなる。

スイッチＳＷ２００は、電源投入信号Ｐｏｎ２００（Ｈｉｇｈレベル）に応じてＯＦＦ（オフ）し、それ以外ではオンする。即ち、電源が投入されたときはスイッチＳＷ２００がオフとなり、トランジスタＭＰ３が使用されずにトランジスタＭＰ２００が使用される。通常時はスイッチＳＷ２００がオンとなり、トランジスタＭＰ３も使用される。

しかしながら、この場合でも電源が投入された直後のトランジスタＭＰ２００のゲート電圧Ｖｇはほぼ０［Ｖ］に近い値となり、トランジスタＭＰ２００は、ほぼ完全にオンの状態となるため、オン抵抗を十分に大きくすることが難しい。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するため形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の電圧レギュレータ回路（３０）は、差動増幅回路（ＡＭＰ１）と、第１の抵抗素子（Ｒ１）と、第２の抵抗素子（Ｒ２）と、第１のスイッチ（ＳＷ１）と、第２のスイッチ（ＳＷ２）と、スイッチ制御回路（２０）と、を具備している。差動増幅回路（ＡＭＰ１）は、その第１の入力（＋ＩＮ）に基準電圧（Ｖｒｅｆ）が供給され、その出力に平滑コンデンサ（Ｃ１）が接続されている。第１の抵抗素子（Ｒ１）は、その一端が差動増幅回路（ＡＭＰ１）の出力に接続されている。第２の抵抗素子（Ｒ２）は、その一端が第１の抵抗素子（Ｒ１）の他端に接続されている。第１のスイッチ（ＳＷ１）は、その一端が差動増幅回路（ＡＭＰ１）の第１の入力（＋ＩＮ）に接続され、その他端が差動増幅回路（ＡＭＰ１）の第２の入力（−ＩＮ）に接続され、第１制御信号（ＣＴＲ１（Ｈｉｇｈ））に応じてオンする。第２のスイッチ（ＳＷ２）は、その一端が差動増幅回路（ＡＭＰ１）の第２の入力（−ＩＮ）に接続され、その他端が第２の抵抗素子（Ｒ２）の一端に接続され、第２制御信号（ＣＴＲ２（Ｈｉｇｈ））に応じてオンする。スイッチ制御回路（２０）は、電源が投入されてから所定期間が経過するまでの間に、第１制御信号（ＣＴＲ１（Ｈｉｇｈ））を出力し、所定期間が経過した後に、第２制御信号（ＣＴＲ２（Ｈｉｇｈ））を出力する。

本発明の電圧レギュレータ回路（３０）によれば、電源が投入されたとき、第１のスイッチ（ＳＷ１）は第１制御信号（ＣＴＲ１（Ｈｉｇｈ））に応じてオンし、第２のスイッチ（ＳＷ２）はオフし、差動増幅回路（ＡＭＰ１）の第１の入力（＋ＩＮ）と第２の入力（−ＩＮ）には同一の電圧として基準電圧（Ｖｒｅｆ）が供給される。第１の入力（＋ＩＮ）と第２の入力（−ＩＮ）に供給される電圧が同一であるとき、高位側電源電圧（ＶＤＤ）を供給する高位側電源［ＶＤＤ］から差動増幅回路（ＡＭＰ１）を介して平滑コンデンサ（Ｃ１）に流れる電流（Ｉ）は小さな値に制限される。つまり、突入電流を低減することができる。また、本発明の電圧レギュレータ回路（３０）によれば、差動増幅回路（ＡＭＰ１）から出力される出力電圧（Ｖｏｕｔ）の上昇も緩やかとなるため、オーバーシュートを低減することができる。

図１は、一般的な電圧レギュレータ回路１１０（電圧レギュレータ回路１１０）の構成を示している。 図２は、差動増幅回路ＡＭＰ１の構成を示している。 図３は、特開２００５−０４４２０３号公報に記載された回路（電圧レギュレータ回路２１０）の構成を示している。 図４は、差動増幅回路ＡＭＰ２００の構成を示している。 図５は、電圧レギュレータ回路１１０の動作を示すタイミングチャートである。 図６は、本発明の実施形態による電圧レギュレータ回路３０を用いた装置の構成を示している。 図７は、本発明の実施形態による電圧レギュレータ回路３０の構成を示している。 図８は、本発明の実施形態による電圧レギュレータ回路３０の動作を示すタイミングチャートである。

以下に添付図面を参照して、本発明の実施形態による電圧レギュレータ回路について詳細に説明する。

［構成］
図６は、本発明の実施形態による電圧レギュレータ回路３０を用いた装置の構成を示している。その装置は、携帯電話又はデジタルカメラなどに使用され、電源部３４と、安定化回路３２と、液晶パネル駆動用ＩＣと、を具備している。液晶パネル駆動用ＩＣは、本発明の実施形態による電圧レギュレータ回路３０（又は、電圧レギュレータ回路３０とも称する）と、低電圧ロジック回路３１と、平滑コンデンサＣ１と、を具備している。

電源部３４の出力は、安定化回路３２の入力に接続されている。安定化回路３２の出力は、電圧レギュレータ回路３０の入力に接続されている。電圧レギュレータ回路３０の出力は、平滑コンデンサＣ１の一端が接続され、平滑コンデンサＣ１の他端は接地されている。低電圧ロジック回路３１は、電圧レギュレータ回路３０の出力に接続されている。

低電圧ロジック回路３１は、第１の電圧である目的電圧ＶＯにより動作する。

上記の装置に電源を投入するための指示が使用者によって行われたとき、電源部３４（バッテリー）は、第２の電圧である電源電圧ＶＢ（バッテリー電圧）を供給する。電源電圧ＶＢは、目的電圧ＶＯよりも高い。

安定化回路３２は、電源電圧ＶＢを安定にして、供給電圧ＶＤＣとして液晶パネル駆動用ＩＣに供給する。安定化回路３２は、過電流を防止するための過電流防止回路３３を備えている。

液晶パネル駆動用ＩＣ内の電圧レギュレータ回路３０は、安定化回路３２からの供給電圧ＶＤＣを後述の基準電圧として入力し、基準電圧を適切な電圧（目的電圧ＶＯ）に調整して、後述の出力電圧として低電圧ロジック回路３１に供給する。

図７は、本発明の実施形態による電圧レギュレータ回路３０の構成を示している。ここで、前述の電圧レギュレータ回路１１０（図１、図２参照）と同じ構成については同符号を付している。

電圧レギュレータ回路３０は、電圧レギュレータ回路本体部１０を具備している。電圧レギュレータ回路本体部１０は、差動増幅回路ＡＭＰ１と、第１の抵抗素子Ｒ１（以下、抵抗素子Ｒ１）と、第２の抵抗素子Ｒ２（以下、抵抗素子Ｒ２）と、を具備している。

差動増幅回路ＡＭＰ１は、高位側電源電圧ＶＤＤを供給する高位側電源［ＶＤＤ］と、高位側電源電圧ＶＤＤよりも低い低位側電源電圧ＶＳＳ（接地電圧ＧＮＤ）を供給する低位側電源［ＶＳＳ］とに接続され、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳとの間の電圧で動作する。差動増幅回路ＡＭＰ１は、第１の入力端子である正側入力端子＋ＩＮと、第２の入力端子である負側入力端子−ＩＮと、出力端子と、を有している。正側入力端子＋ＩＮには、上記の供給電圧ＶＤＣとして基準電圧Ｖｒｅｆが供給される。

差動増幅回路ＡＭＰ１の構成については、前述と同じなので（図２と同じなので）、その説明を省略する。

抵抗素子Ｒ１は、その一端が差動増幅回路ＡＭＰ１の出力端子に接続されている。抵抗素子Ｒ２は、その一端が抵抗素子Ｒ１の他端に接続され、その他端が低位側電源［ＶＳＳ］に接続されている。また、抵抗素子Ｒ２の一端は、信号線を介して負側入力端子−ＩＮに接続されている。差動増幅回路ＡＭＰ１の出力端子と抵抗素子Ｒ１の一端には、出力ノードを介して平滑コンデンサＣ１の一端が接続され、平滑コンデンサＣ１の他端は低位側電源［ＶＳＳ］に接続されている。

差動増幅回路ＡＭＰ１から出力される出力電圧Ｖｏｕｔは、抵抗素子Ｒ１、Ｒ２により分圧され、抵抗素子Ｒ２の一端には分圧電圧Ｖｍｏｎが発生する。差動増幅回路ＡＭＰ１は、正側入力端子＋ＩＮに供給される基準電圧Ｖｒｅｆと、負側入力端子−ＩＮに供給される分圧電圧Ｖｍｏｎとの差分を増幅する。平滑コンデンサＣ１は、差動増幅回路ＡＭＰ１の出力電圧Ｖｏｕｔを平滑する。

ここで、液晶パネル駆動用ＩＣに適用される一般的な電源起動シーケンスについて説明する。

電源が投入されていない場合、差動増幅回路ＡＭＰ１の出力、即ち、出力ノードには、低位側電源［ＶＳＳ］が接続され、低位側電源［ＶＳＳ］により低位側電源電圧ＶＳＳ（接地電圧ＧＮＤ）が供給される。電源が投入された場合、高位側電源電圧ＶＤＤ、基準電圧Ｖｒｅｆが発生し、その後に、差動増幅回路ＡＭＰ１の出力と低位側電源［ＶＳＳ］との接続が解除される。即ち、電圧レギュレータ回路１０が起動する。

まず、電圧レギュレータ回路本体部１０が起動した瞬間、出力電圧Ｖｏｕｔは０［Ｖ］であり、平滑コンデンサＣ１の電荷はゼロである。この場合、前述のように、差動増幅回路ＡＭＰ１内のトランジスタＭＰ３（図２参照）のゲート電圧Ｖｇは０［Ｖ］に近い値となり、トランジスタＭＰ３はほぼ完全にＯＮ（オン）の状態となる。このため、トランジスタＭＰ３のオン抵抗は非常に小さくなる。次に、平滑コンデンサＣ１を充電するために、高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に電流Ｉが流れる。しかし、トランジスタＭＰ３のオン抵抗が非常に小さいために、電流Ｉは、突入電流として、非常に大きな値となる。突入電流が大きいと、安定化回路３２の過電流保護回路３３が動作するなどの不具合が生じる可能性がある。

また、出力電圧Ｖｏｕｔは急激に上昇し、目的電圧ＶＯを超える。出力電圧Ｖｏｕｔのうちの、目的電圧ＶＯを超えた分の電圧は、平滑コンデンサＣ１から差動増幅回路ＡＭＰ１内のトランジスタＭＮ４に電流Ｉｓｉｎｋ（図２参照）が流れ込むことにより、出力電圧Ｖｏｕｔは目的電圧ＶＯまで低下しようとする。しかし、電流Ｉｓｉｎｋは通常小さな値であり、目的電圧ＶＯになるには時間がかかってしまい、オーバーシュートが発生する。オーバーシュートが発生すると、電圧レギュレータ回路本体部１０の出力を電源とする低圧ロジック回路３１の素子のプロセス耐圧を超え、素子の破壊などの不具合が生じる可能性がある。

そこで、電圧レギュレータ回路３０は、突入電流、及び、オーバーシュートを低減するために、更に、スイッチ制御回路２０と、第１、２のスイッチＳＷ１、ＳＷ２（以下、スイッチＳＷ１、ＳＷ２）と、を具備している。

スイッチＳＷ１は、正側入力端子＋ＩＮと負側入力端子−ＩＮとの間に設けられている。具体的には、スイッチＳＷ１は、その一端が正側入力端子＋ＩＮに接続され、その他端が負側入力端子−ＩＮに接続されている。

スイッチＳＷ２は、負側入力端子−ＩＮと抵抗素子Ｒ２の一端とを接続する信号線上に設けられている。具体的には、スイッチＳＷ２は、その一端が負側入力端子−ＩＮに接続され、その他端が抵抗素子Ｒ２の一端に接続されている。

スイッチＳＷ１には、スイッチ制御回路２０から第１制御信号ＣＴＲ１（以下、制御信号ＣＴＲ１）が供給される。スイッチＳＷ１は、制御信号ＣＴＲ１の信号レベルがＨｉｇｈ（ハイ）レベルである場合、オンし、その信号レベルがＬｏｗ（ロウ）レベルである場合、ＯＦＦ（オフ）する。

スイッチＳＷ２には、スイッチ制御回路２０から第２制御信号ＣＴＲ２（以下、制御信号ＣＴＲ２）が供給される。スイッチＳＷ２は、制御信号ＣＴＲ２の信号レベルがＨｉｇｈレベルである場合、オンし、その信号レベルがＬｏｗレベルである場合、オフする。制御信号ＣＴＲ２は、制御信号ＣＴＲ１の信号レベルが反転したものである。

スイッチ制御回路２０は、電源が投入されてから所定期間が経過するまでの間に、制御信号ＣＴＲ１の信号レベルをＨｉｇｈレベルにし、制御信号ＣＴＲ２の信号レベルをＬｏｗレベルにする。この場合、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。また、この間に供給される制御信号ＣＴＲ１、２の詳細については後述する。

スイッチ制御回路２０は、通常時に（所定期間が経過した後に）、制御信号ＣＴＲ１の信号レベルをＬｏｗレベルにし、制御信号ＣＴＲ２の信号レベルをＨｉｇｈレベルにする。この場合、スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。

スイッチ制御回路２０の構成について説明する。スイッチ制御回路２０は、コンパレータＣＯＭＰ１と、否定論理積演算回路ＮＡＮＤ１と、否定演算回路ＩＮＶ１と、を具備している。

コンパレータＣＯＭＰ１は、高位側電源［ＶＤＤ］と低位側電源［ＶＳＳ］とに接続され、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳとの間の電圧で動作する。コンパレータＣＯＭＰ１は、第１の入力端子である正側入力端子と、第２の入力端子である負側入力端子と、出力端子と、を有している。コンパレータＣＯＭＰ１の正側入力端子には、供給電圧として基準電圧Ｖｒｅｆが供給される。コンパレータＣＯＭＰ１の負側入力端子は、抵抗素子Ｒ２の一端に接続され、コンパレータＣＯＭＰ１の負側入力端子には、分圧電圧Ｖｍｏｎが供給される。コンパレータＣＯＭＰ１は、分圧電圧Ｖｍｏｎと基準電圧Ｖｒｅｆとを比較し、比較の結果を表す比較結果信号Ｖｃｏｍｐをその出力端子から出力する。

否定論理積演算回路ＮＡＮＤ１は、第１の入力端子と、第２の入力端子と、出力端子と、を有している。否定論理積演算回路ＮＡＮＤ１の第１の入力端子は、コンパレータＣＯＭＰ１の出力端子に接続され、否定論理積演算回路ＮＡＮＤ１の第１の入力端子には、比較結果信号Ｖｃｏｍｐが供給される。否定論理積演算回路ＮＡＮＤ１の第２の入力端子には、電源投入信号Ｐｏｎが供給される。電源投入信号Ｐｏｎは、電源が投入されてから所定期間が経過するまで、その信号レベルがＨｉｇｈレベルとなり、通常時に、その信号レベルがＬｏｗレベルとなる。否定論理積演算回路ＮＡＮＤ１の出力端子はスイッチＳＷ２に接続され、否定論理積演算回路ＮＡＮＤ１の出力は制御信号ＣＴＲ２としてスイッチＳＷ２に供給される。

否定演算回路ＩＮＶ１は、入力端子と、出力端子と、を有している。否定演算回路ＩＮＶ１の入力端子は、否定論理積演算回路ＮＡＮＤ１の出力端子に接続されている。否定演算回路ＩＮＶ１の出力端子はスイッチＳＷ１に接続され、否定演算回路ＩＮＶ１の出力は制御信号ＣＴＲ１としてスイッチＳＷ１に供給される。

［動作］
図８は、電圧レギュレータ回路３０の動作を示すタイミングチャートである。

まず、通常時の動作について説明する。

通常時（図８の通常制御期間）において、電源投入信号Ｐｏｎの信号レベルがＬｏｗレベルである。この場合、コンパレータＣＯＭＰの出力に関わらず、否定論理積演算回路ＮＡＮＤの出力の信号レベルはＨｉｇｈレベルとなり、否定演算回路ＩＮＶの出力の信号レベルはＬｏｗレベルとなる。即ち、制御信号ＣＴＲ１、２の信号レベルはそれぞれＬｏｗ、Ｈｉｇｈレベルである。これにより、スイッチＳＷ１はオフし、スイッチＳＷ２は制御信号ＣＴＲ２（Ｈｉｇｈレベル）に応じてオンする。このとき、差動増幅回路ＡＭＰ１の負側入力端子−ＩＮと抵抗素子Ｒ２の一端とが接続される。通常時において、電圧レギュレータ回路本体部１０は、電圧レギュレータ回路１１０と同様の状態であり、差動増幅回路ＡＭＰ１から出力される出力電圧Ｖｏｕｔは目的電圧ＶＯで一定となるように制御される。

次に、電源が投入されたときの動作について説明する。

電源が投入されていない場合、差動増幅回路ＡＭＰ１の出力には低位側電源電圧ＶＳＳ（接地電圧ＧＮＤ）が供給される。電源が投入されたとき（図８のＰｏｗｅｒ ＯＮ）、高位側電源電圧ＶＤＤ、基準電圧Ｖｒｅｆが発生し、その後に、差動増幅回路ＡＭＰ１の出力に対する低位側電源電圧ＶＳＳの供給が解除される。また、電源が投入されてから所定期間が経過するまで（図８の電源ＯＮ制御期間）、電源投入信号Ｐｏｎの信号レベルはＨｉｇｈレベルである。

電源が投入された直後（図８のＰｏｗｅｒ ＯＮ）において、出力電圧Ｖｏｕｔは０［Ｖ］、平滑コンデンサＣ１の電荷はゼロである。この場合、抵抗素子Ｒ１、２により分圧される分圧電圧Ｖｍｏｎも０［Ｖ］となる。このとき、基準電圧Ｖｒｅｆが分圧電圧Ｖｍｏｎよりも大きい。即ち、Ｖｒｅｆ＞Ｖｍｏｎである。このため、コンパレータＣＯＭＰ１の出力である比較結果信号Ｖｃｏｍｐの信号レベルはＨｉｇｈレベルとなる。

上述のように、電源投入信号Ｐｏｎの信号レベルはＨｉｇｈレベルである。この場合、否定論理積演算回路ＮＡＮＤの出力の信号レベルはＬｏｗレベルとなり、否定演算回路ＩＮＶの出力の信号レベルはＨｉｇｈレベルとなる。即ち、制御信号ＣＴＲ１、２の信号レベルはそれぞれＨｉｇｈ、Ｌｏｗレベルである。これにより、スイッチＳＷ１は制御信号ＣＴＲ１（Ｈｉｇｈレベル）に応じてオンし、スイッチＳＷ２はオフする。このとき、差動増幅回路ＡＭＰ１の負側入力端子−ＩＮと正側入力端子＋ＩＮとが接続される。従って、差動増幅回路ＡＭＰ１の正側入力端子＋ＩＮと負側入力端子−ＩＮには同一の電圧として基準電圧Ｖｒｅｆが供給される。

所定期間において基準電圧Ｖｒｅｆが分圧電圧Ｖｍｏｎよりも大きい場合に、スイッチ制御回路２０が制御信号ＣＴＲ１（Ｈｉｇｈレベル）を出力する動作を第１動作と称する。

次に、所定期間において、正側入力端子＋ＩＮと負側入力端子−ＩＮに供給される電圧が同一である。このとき、差動増幅回路ＡＭＰ１内のトランジスタＭＰ３（図２参照）のゲート電圧Ｖｇはスレッショルド電圧Ｖｔ付近の電圧となるため、トランジスタＭＰ３のオン抵抗は比較的大きくなる。次に、平滑コンデンサＣ１を充電するために、高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に電流Ｉが流れる。しかし、トランジスタＭＰ３のオン抵抗が大きいために、電流Ｉは小さな値に制限され、差動増幅回路ＡＭＰ１から出力される出力電圧Ｖｏｕｔは緩やかに上昇する。

次いで、所定期間において、出力電圧Ｖｏｕｔが目的電圧ＶＯを超える。このとき、抵抗素子Ｒ１、２により分圧される分圧電圧Ｖｍｏｎは基準電圧Ｖｒｅｆを超える。この場合、Ｖｒｅｆ＜Ｖｍｏｎであるため、コンパレータＣＯＭＰ１の出力である比較結果信号Ｖｃｏｍｐの信号レベルは反転し、Ｌｏｗレベルとなる。電源投入信号Ｐｏｎの信号レベルはＨｉｇｈレベルであるので、否定論理積演算回路ＮＡＮＤの出力の信号レベルはＨｉｇｈレベルとなり、否定演算回路ＩＮＶの出力の信号レベルはＬｏｗレベルとなる。即ち、制御信号ＣＴＲ１、２の信号レベルはそれぞれＬｏｗ、Ｈｉｇｈレベルである。これにより、スイッチＳＷ１はオフし、スイッチＳＷ２は制御信号ＣＴＲ２（Ｈｉｇｈレベル）に応じてオンする。このとき、差動増幅回路ＡＭＰ１の負側入力端子−ＩＮと抵抗素子Ｒ２の一端とが接続される。

所定期間において分圧電圧Ｖｍｏｎが基準電圧Ｖｒｅｆよりも大きい場合に、スイッチ制御回路２０が制御信号ＣＴＲ２（Ｈｉｇｈレベル）を出力する動作を第２動作と称する。

次に、所定期間において、出力電圧Ｖｏｕｔは一定になるように制御される。出力電圧Ｖｏｕｔが低下してＶｒｅｆ＞Ｖｍｏｎとなると、スイッチＳＷ１は制御信号ＣＴＲ１（Ｈｉｇｈレベル）に応じてオンし、スイッチＳＷ２はオフし、出力電圧Ｖｏｕｔは上昇する。即ち、第１動作が再度実行される。スイッチ制御回路２０は、出力電圧Ｖｏｕｔが目的電圧ＶＯに達するまで、上記の第１動作と第２動作とを交互に実行する。

所定期間が経過すると、電源投入信号Ｐｏｎの信号レベルはＬｏｗレベルとなり、通常時の動作が実行される。即ち、通常時において、電圧レギュレータ回路本体部１０は、電圧レギュレータ回路１１０と同様の状態であり、出力電圧Ｖｏｕｔは目的電圧ＶＯで一定となるように制御される。

［効果］
本発明の実施形態による電圧レギュレータ回路３０によれば、電源が投入されたとき、スイッチＳＷ１は制御信号ＣＴＲ１（Ｈｉｇｈレベル）に応じてオンし、スイッチＳＷ２はオフし、差動増幅回路ＡＭＰ１の正側入力端子＋ＩＮと負側入力端子−ＩＮには同一の電圧として基準電圧Ｖｒｅｆが供給される。正側入力端子＋ＩＮと負側入力端子−ＩＮに供給される電圧が同一であるとき、高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に流れる電流Ｉは小さな値に制限される。具体的には、正側入力端子＋ＩＮと負側入力端子−ＩＮに供給される電圧が同一であるとき、差動増幅回路ＡＭＰ１内のトランジスタＭＰ３（図２参照）のゲート電圧Ｖｇはスレッショルド電圧Ｖｔ付近の電圧となるため、トランジスタＭＰ３のオン抵抗は比較的大きくなる。平滑コンデンサＣ１を充電するために、高位側電源［ＶＤＤ］から差動増幅回路ＡＭＰ１を介して平滑コンデンサＣ１に電流Ｉが流れるが、トランジスタＭＰ３のオン抵抗が大きいために、電流Ｉは小さな値に制限される。つまり、突入電流を低減することができる。また、本発明の実施形態による電圧レギュレータ回路３０によれば、差動増幅回路ＡＭＰ１から出力される出力電圧Ｖｏｕｔの上昇も緩やかとなるため、オーバーシュートを低減することができる。

１０ 電圧レギュレータ回路本体部、
２０ スイッチ制御回路、
３０ 電圧レギュレータ回路、
３１ 低電圧ロジック回路、
３２ 安定化回路、
３３ 過電流防止回路、
３４ 電源部（バッテリー）、
ＡＭＰ１ 差動増幅回路、
Ｃ１ 平滑コンデンサ、
ＣＯＭＰ１ コンパレータ、
ＣＴＲ１ 第１制御信号、
ＣＴＲ２ 第２制御信号、
Ｉ 電流、
ＩＮＶ１ 否定演算回路、
Ｉｓｉｎｋ 電流、
ＭＮ１〜ＭＮ４ ＮチャンネルＭＯＳトランジスタ、
ＭＰ１〜ＭＰ３ ＰチャンネルＭＯＳトランジスタ、
ＮＡＮＤ１ 否定論理積演算回路、
Ｐｏｎ 電源投入信号、
Ｒ１ 第１の抵抗素子、
Ｒ２ 第２の抵抗素子、
ＳＷ１ 第１スイッチ、
ＳＷ２ 第２スイッチ、
ＶＢ 電源電圧（バッテリー電圧）、
Ｖｃｏｍｐ 比較結果信号、
ＶＤＣ 供給電圧、
ＶＤＤ 高位側電源電圧、
Ｖｇ ゲート電圧、
Ｖｍｏｎ 分圧電圧、
ＶＯ 目的電圧、
Ｖｏｕｔ 出力電圧、
Ｖｒｅｆ 基準電圧、
ＶＳＳ 低位側電源電圧、
＋ＩＮ 正側入力端子、
−ＩＮ 負側入力端子、
１１０ 電圧レギュレータ回路、
Ｉ１００ 電流、
Ｖｍｏｎ１００ 分圧電圧、
Ｖｏｕｔ１００ 出力電圧、
２１０ 電圧レギュレータ回路、
ＡＭＰ２００ 差動増幅回路、
ＭＰ２００ ＰチャンネルＭＯＳトランジスタ、
Ｐｏｎ２００ 電源投入信号、
ＳＷ２００ スイッチ、
＋ＩＮ２００ 正側入力端子、
−ＩＮ２００ 負側入力端子、

Claims (10)

1. その第１の入力に基準電圧が供給され、その出力に平滑コンデンサが接続された差動増幅回路と、
   その一端が前記差動増幅回路の出力に接続された第１の抵抗素子と、
   その一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
   その一端が前記差動増幅回路の第１の入力に接続され、その他端が前記差動増幅回路の第２の入力に接続され、第１制御信号に応じてオンする第１のスイッチと、
   その一端が前記差動増幅回路の第２の入力に接続され、その他端が前記第２の抵抗素子の一端に接続され、第２制御信号に応じてオンする第２のスイッチと、
   電源が投入されてから所定期間が経過するまでの間に、前記第１制御信号を出力し、前記所定期間が経過した後に、前記第２制御信号を出力するスイッチ制御回路と、
   を具備する電圧レギュレータ回路。
2. 前記差動増幅回路から出力される出力電圧は前記第１、２の抵抗素子により分圧され、前記第２の抵抗素子の一端には分圧電圧が発生し、
   前記差動増幅回路は、その第１の入力に供給される基準電圧と、その第２の入力に供給される前記分圧電圧との差分を増幅し、前記出力電圧として出力し、
   前記スイッチ制御回路は、前記所定期間において、
   前記基準電圧が前記分圧電圧よりも大きい場合に前記第１制御信号を出力する第１動作を実行し、
   前記分圧電圧が前記基準電圧よりも大きい場合、前記第２制御信号を出力する第２動作を実行し、
   前記出力電圧が目的電圧に達するまで、前記第１動作と前記第２動作とを交互に実行する、
   請求項１に記載の電圧レギュレータ回路。
3. 前記スイッチ制御回路は、
   その第１の入力に基準電圧が供給され、その第２の入力が前記第２の抵抗素子の一端に接続され、前記基準電圧と前記分圧電圧との比較の結果を表す比較結果信号を出力するコンパレータと、
   その第１の入力が前記コンパレータの出力に接続され、その出力が前記第２のスイッチに接続され、電源が投入されてから前記所定期間が経過するまで、その第２の入力に電源投入信号が供給される否定論理積演算回路と、
   その入力が前記否定論理積演算回路の出力に接続され、その出力が前記第１のスイッチに接続された否定演算回路と、
   を具備し、
   前記第１、２のスイッチは、それぞれ、前記第１、２制御信号の信号レベルが第１レベルであるときにオンし、前記第１レベルが反転された第２レベルであるときにオフする場合、前記所定期間において、
   前記電源投入信号の信号レベルは、前記第１レベルであり、
   前記基準電圧が前記分圧電圧よりも大きいときに、前記比較結果信号の信号レベルは、前記第１レベルであり、
   前記分圧電圧が前記基準電圧よりも大きいときに、前記比較結果信号の信号レベルは、前記第２レベルである、
   請求項２に記載の電圧レギュレータ回路。
4. 前記差動増幅回路は、高位側電源電圧と前記高位側電源電圧よりも低い低位側電源電圧との間の電圧で動作し、
   前記第２の抵抗素子の他端に前記低位側電源電圧が供給される、
   請求項１〜３のいずれかに記載の電圧レギュレータ回路。
5. 電源が投入されていない場合、前記差動増幅回路の出力には前記低位側電源電圧が供給され、
   電源が投入されたとき、前記高位側電源電圧、前記基準電圧が発生し、その後に、前記差動増幅回路の出力に対する前記低位側電源電圧の供給が解除される、
   請求項４に記載の電圧レギュレータ回路。
6. 前記差動増幅回路は、
   その各々のソースが共通接続された第１、２のＮチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記第１、２のＮチャンネルＭＯＳトランジスタのゲートは、それぞれ前記差動増幅回路の第２、１の入力として使用され、
   前記第１、２のＮチャンネルＭＯＳトランジスタのソースと前記低位側電源電圧を供給する低位側電源との間に設けられた第１の定電流源と、
   その各々のソースが前記高位側電源電圧を供給する高位側電源に共通接続され、その各々のゲートが共通接続され、それぞれドレインが前記第１、２のＮチャンネルＭＯＳトランジスタのドレインに接続された第１、２のＰチャンネルＭＯＳトランジスタと、前記第１のＰチャンネルＭＯＳトランジスタのゲートは前記第１のＮチャンネルＭＯＳトランジスタのドレインに接続され、
   そのソースが前記高位側電源に接続され、そのゲートが前記第２のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのドレインが前記第１の抵抗素子の一端に接続された第３のＰチャンネルＭＯＳトランジスタと、
   前記第３のＰチャンネルＭＯＳトランジスタのドレインと前記低位側電源との間に設けられた第２の定電流源と、
   を具備する請求項４又は５に記載の電圧レギュレータ回路。
7. 第１の電圧である目的電圧により動作する低電圧ロジック回路と、
   前記目的電圧よりも高い第２の電圧である電源電圧を供給する電源部と、
   前記電源電圧を安定にして、供給電圧として供給する安定化回路と、
   その出力に平滑コンデンサが接続され、前記安定化回路からの前記供給電圧を前記基準電圧として入力し、適切な電圧である前記目的電圧に調整して、出力電圧として前記低電圧ロジック回路に供給する、請求項１〜６のいずれかに記載の電圧レギュレータ回路と、
   を具備する装置。
8. 前記安定化回路は、
   過電流を防止するための過電流防止回路、
   を備えた請求項７に記載の装置。
9. その第１の入力に基準電圧が供給され、その出力に平滑コンデンサが接続された差動増幅回路と、
   その一端が前記差動増幅回路の出力に接続された第１の抵抗素子と、
   その一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
   を具備する電圧レギュレータ回路の動作を制御する動作制御方法であって、
   電源が投入されてから所定期間が経過するまでの間に、前記差動増幅回路の第１の入力と第２の入力とを接続するステップと、
   前記所定期間が経過した後に、前記差動増幅回路の第２の入力と前記第２の抵抗素子の一端とを接続するステップと、
   を具備する電圧レギュレータ回路の動作制御方法。
10. 前記差動増幅回路から出力される出力電圧は前記第１、２の抵抗素子により分圧され、前記第２の抵抗素子の一端には分圧電圧が発生し、
    前記差動増幅回路は、その第１の入力に供給される基準電圧と、その第２の入力に供給される前記分圧電圧との差分を増幅し、前記出力電圧として出力し、
    前記前記差動増幅回路の第１の入力と第２の入力とを接続するステップは、
    前記所定期間において、前記基準電圧が前記分圧電圧よりも大きい場合に、前記差動増幅回路の第１の入力と第２の入力とを接続する第１動作を実行するステップ、
    を含み、
    前記所定期間において、
    前記分圧電圧が前記基準電圧よりも大きい場合、前記差動増幅回路の第２の入力と前記第２の抵抗素子の一端とを接続する第２動作を実行するステップと、
    前記出力電圧が目的電圧に達するまで、前記第１動作と前記第２動作とを交互に実行するステップと、
    を更に具備する請求項８に記載の電圧レギュレータ回路の動作制御方法。

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