JP5211889B2

JP5211889B2 - 半導体集積回路

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Publication number: JP5211889B2
Application number: JP2008166152A
Authority: JP
Inventors: 健一川▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-06-25
Filing date: 2008-06-25
Publication date: 2013-06-12
Anticipated expiration: 2028-06-25
Also published as: JP2010010920A; US20090322406A1; US7902914B2

Description

本願の開示は、一般に半導体集積回路に関し、詳しくは電源制御機構を備えた半導体集積回路に関する。

電子機器においては、低消費電力化への要求が強くなっており、電源切断機能を備えたＬＳＩ（大規模集積回路）を採用する場合が多くなっている。電源切断機能を備えたＬＳＩでは、内部の複数の回路ブロックのうち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くして消費電力を削減する。この機能は、特に待機時の電力削減要求が厳しい通信用携帯機器では必須の技術である。

図１は、電源切断機能を搭載したＬＳＩにおける問題点を説明するための図である。半導体集積回路チップ１０は、ＨＩＧＨ側電源配線１１、ＬＯＷ側電源配線１２、電力管理ユニット（ＰＭＵ）１３、回路ブロック１４、回路ブロック１５、安定化容量１６、安定化容量１７、パワースイッチであるＰＭＯＳトランジスタ１８及び１９を含む。回路ブロック１４に供給する電源電圧のＨＩＧＨ側とＬＯＷ側との間には、回路ブロック１４の電源電圧を安定化するための安定化容量１６が設けられる。図１の例では、回路ブロック１４の電源電圧のＨＩＧＨ側に、パワースイッチであるＰＭＯＳトランジスタ１８が設けられている。電力管理ユニット１３がＰＭＯＳトランジスタ１８のゲートに印加するゲート制御信号ｇａを制御することにより、回路ブロック１４への電源供給／停止を切り替えることができる。回路ブロック１５についても、回路ブロック１４と同様の構成となっている。

電源切断機能により、回路ブロック１４の電源が切断されている状態を考える。切断状態が続くと、安定化容量１６の電荷及び回路ブロック１４内部の電荷が全てリーク電流の経路を介して放電され、電圧ＶＤＤＭＡはグランド電圧ＶＳＳに近い電圧まで降下する。この状態で、電力管理ユニット１３がＰＭＯＳトランジスタ１８を導通状態にして回路ブロック１４への電源供給を開始すると、回路ブロック１４内部の容量及び安定化容量１６を充電するために大量の突入電流（ｒｕｓｈｃｕｒｒｅｎｔ）が発生する。この突入電流が流れることにより、ＨＩＧＨ側電源配線１１に電源ノイズ（ＤｙｎａｍｉｃＩＲ−ｄｒｏｐ）が発生し、ＨＩＧＨ側電源配線１１上を伝搬して半導体集積回路チップ１０の各部に悪影響を及ぼす。例えば回路ブロック１５や電力管理ユニット１３の電源電圧が変動することにより、これらの回路が誤動作してしまう可能性がある。

図２は、過大な突入電流の発生を防止する回路構成の一例を示す図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図２の構成では、パワースイッチとして機能する各ＰＭＯＳトランジスタと電力管理ユニット１３との間に複数のノイズ制御部２０が設けられている。１つのノイズ制御部２０が、電力管理ユニット１３から１つの制御信号（例えばｐｇａ）を受け取り、１つのゲート制御信号（例えばｇａ）を対応するＰＭＯＳトランジスタのゲートに供給する。各ノイズ制御部２０は、インバータ２１乃至２３、ＮＡＮＤ回路２４、ＮＯＲ回路２５、ＰＭＯＳトランジスタ２６及び２７、ＮＭＯＳトランジスタ２８及び２９を含む。

回路ブロック１４の電源が切断されている状態において、電力管理ユニット１３がＰＭＯＳトランジスタ１８を導通状態にして回路ブロック１４への電源供給を開始する場合を考える。まず制御信号ｐｇａがＬＯＷになることにより、ＰＭＯＳトランジスタ２６が非導通状態、ＮＭＯＳトランジスタ２８が導通状態となる。またＰＭＯＳトランジスタ２７も非導通状態となる。ＮＭＯＳトランジスタ２８は、出力駆動力が比較的弱く、オン電流が比較的少ないように設計されている。このＮＭＯＳトランジスタ２８を介して少ない電流が流れることにより、ミラーキャップである容量３０が緩やかに放電する。ミラーキャップ容量３０のゲート制御信号ｇａの電圧がＰＭＯＳトランジスタ１８の閾値電圧より低くなると、ＰＭＯＳトランジスタ１８が導通して、安定化容量１６への充電が開始される。安定化容量１６が充電されるにつれて電圧ＶＤＤＭＡが上昇する。電圧ＶＤＤＭＡが上昇すると、ミラーキャップ容量３０を介して容量結合されているＰＭＯＳトランジスタ１８のゲート電圧が上昇する。このゲート電圧即ちゲート制御信号ｇａの電圧の上昇により、ＰＭＯＳトランジスタ１８を流れる電流量が小さくなり、電圧ＶＤＤＭＡの上昇速度が抑制される。結果として、ゲート制御信号ｇａの電圧はＰＭＯＳトランジスタ１８の閾値電圧付近に留まり、少ない電流がＰＭＯＳトランジスタ１８を流れ、安定化容量１６が徐々に充電される。即ち、電圧ＶＤＤＭＡは緩やかに上昇する。

ゲート制御信号ｇａはインバータ２２及び２３を介して、ＮＡＮＤ回路２４及びＮＯＲ回路２５の一方の入力に供給される。ＮＡＮＤ回路２４及びＮＯＲ回路２５の他方の入力には、電力管理ユニット１３からの制御信号ｐｇａが供給されている。従って、インバータ２２及び２３並びにＮＯＲ回路２５による所定の遅延時間の後に、ＮＭＯＳトランジスタ２９が導通する。この所定時間は、電圧ＶＤＤＭＡが緩やかに上昇して電圧ＶＤＤに略到達するに十分な時間であるように設計されている。またＮＭＯＳトランジスタ２８は、出力駆動力が十分大きく、オン電流が十分多いように設計されている。従って、電圧ＶＤＤＭＡが緩やかに上昇して電圧ＶＤＤに略到達した後に、ＮＭＯＳトランジスタ２８によりゲート制御信号ｇａの電圧をグランド電圧に引き下げる。これによりＰＭＯＳトランジスタ１８を完全な導通状態にして、回路ブロック１４が動作を開始した後には十分な量の電流を供給できるようにする。

図３は、図２の回路の動作を示す信号波形図である。制御信号ｐｇａがＬＯＷになると、ゲート制御信号ｇａの電圧が緩やかに減少していき、ＰＭＯＳトランジスタ１８の閾値電圧まで減少すると、その後はその閾値電圧に留まる。ゲート制御信号ｇａが閾値電圧に留まっている間に電圧ＶＤＤＭＡは緩やかに上昇していく。電圧ＶＤＤＭＡが最大電圧（略ＶＤＤに等しい電圧）に達すると、ゲート制御信号ｇａは徐々に減少していく。制御信号ｐｇａがＬＯＷになってから所定時間Ｔ１の経過後に、ゲート制御信号ｇａの電圧を強い力でグランド電圧に引き下げる。期間Ｔ２では、電圧ＶＤＤＭＡを最大電圧に安定的に保持することができる。

図２に示されるような構成により、電圧ＶＤＤＭＡを緩やかに上昇させること、即ちＰＭＯＳトランジスタ１８を流れる電流量を少ない量に抑制することができる。このようにして、突入電流の発生による電源電圧ＶＤＤの電源ノイズを抑制し、回路の誤動作を防止することができる。しかし図３に示すような適切な動作をするためには、図２の構成において様々な回路パラメータを適切な値に設定する必要がある。それらの回路パラメータとしては、ＮＭＯＳトランジスタ２８の駆動力、安定化容量１６の容量ＣＡ、ミラーキャップ容量３０の容量ＣＭＡ、回路ブロック１４のリーク電流等が含まれる。これらの回路パラメータの１つでも適切な値からはずれてしまうと、ゲート制御信号ｇａの電圧を閾値電圧付近に留めることができなくなる。

図４は、回路パラメータ設定値が不適切な場合の図２の回路の動作を示す信号波形図である。この動作例では、ゲート制御信号ｇａの電圧が閾値電圧付近に留まらずに下降し続け、その結果、電圧ＶＤＤＭＡの上昇速度が図３の場合よりも早くなっている。即ち、図３の動作の場合と比較して、図４の動作例の場合には、電源電圧ＶＤＤの電源ノイズが大きくなってしまう。このような現象は、例えば、ＮＭＯＳトランジスタ２８の駆動力が大きすぎた場合、安定化容量１６の容量ＣＡが大きすぎた場合、ミラーキャップ容量３０の容量ＣＭＡが小さすぎた場合、又は回路ブロック１４のリーク電流が大きすぎた場合等に起こる。

上記のような回路パラメータの設定値のずれによる誤動作を避けるためには、ＮＭＯＳトランジスタ２８の駆動力を、余裕を見て十分に小さな値に設定する必要がある。その結果、安定化容量１６の充電速度が必要以上に遅くなり、回路ブロック１４の電源復帰に要する時間が長くなってしまう。
特開２００７−１７９３４５号公報特開２００４−３５００５８号公報特開２０００−１３２１５号公報

以上を鑑みると、回路ブロックの電源供給／切断を制御する構成において安全且つ高速に回路ブロックの電源復帰が可能な半導体集積回路を提供することが望まれる。

半導体集積回路は、内部回路と、前記内部回路へ電源を供給する経路に設けられ、制御端子に印加される制御信号により、前記内部回路への電源供給状態を制御する電源スイッチと、前記制御信号の電圧をクランプするクランプ回路と、前記クランプ回路のクランプ動作の有効及び無効を切り替える切り替え回路とを有し、前記内部回路への電源供給状態を前記電源スイッチにより切断状態から供給状態に変化させるときに前記クランプ回路のクランプ動作を有効な状態に設定し、前記制御信号がクランプされると、前記電源スイッチは完全な導通状態と完全な非導通状態との間の半導通状態に設定され、前記内部回路に印加される電源電圧が所定の電圧レベルに到達した後に前記クランプ回路のクランプ動作を前記有効な状態から無効な状態に変化させることを特徴とする。

少なくとも１つの実施例によれば、電源スイッチの導通状態を制御する制御信号を所定の電圧にクランプすることにより、電源スイッチの導通状態を所望の状態に設定することができる。これにより、電源スイッチに必要以上に電流が流れてしまう危険性を抑制し、安全且つ高速に内部回路の電源復帰が可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図５は、過大な突入電流の発生を抑制する回路構成の一例を示す図である。図５において図１と同一の機能を有する構成要素は同一の番号で参照し、その説明は省略する。図５の構成では、クランプ回路４０及び制御信号駆動回路４１により、ＰＭＯＳトランジスタ１８のゲートに印加されるゲート制御信号ｇａを制御する。これらクランプ回路４０及び制御信号駆動回路４１が、図１の構成に示す電力管理ユニット１３とＰＭＯＳトランジスタ１８との間に挿入されていることになる。電力管理ユニット１３が生成する制御信号ｐａに応じて制御信号駆動回路４１がゲート制御信号ｇａを駆動し、クランプ回路４０がゲート制御信号ｇａの電圧を所定の電圧にクランプする。

クランプ回路４０は、ＰＭＯＳトランジスタ４５及び切り替え回路４６及び４７を含む。切り替え回路４６及び４７の接続状態は、それぞれ切り替え制御信号ＳＷ１及びＳＷ２により制御される。制御信号駆動回路４１は、インバータ４４、ＰＭＯＳトランジスタ４２、及びＮＭＯＳトランジスタ４３を含む。制御信号駆動回路４１は、電力管理ユニット１３からの制御信号ｐａに応じて、ＰＭＯＳトランジスタ１８のゲート端子を電源電圧ＶＤＤ又は電源電圧ＶＳＳに結合する。

ＰＭＯＳトランジスタ１８は、回路ブロック１４へ電源ＶＤＤを供給する経路に設けられている。このＰＭＯＳトランジスタ１８は、制御端子（ゲート端子）に印加されるゲート制御信号ｇａの電圧に応じた導通状態となることにより、回路ブロック１４への電源供給状態を制御する電源スイッチとして機能する。ゲート制御信号ｇａが電源電圧ＶＳＳになれば、ＰＭＯＳトランジスタ１８はＯＮの状態（導通状態）となり、回路ブロック１４への電源は供給される。ゲート制御信号ｇａが電源電圧ＶＤＤになれば、ＰＭＯＳトランジスタ１８はＯＦＦの状態（非導通状態）となり、回路ブロック１４への電源は切断される。回路ブロック１４への電源供給状態を切断状態から供給状態に変化させるときには、制御信号駆動回路４１により制御端子（ＰＭＯＳトランジスタ１８のゲート端子）を電源電圧ＶＤＤに結合する状態から電源電圧ＶＳＳ（グランド）に結合する状態に変化させる。

クランプ回路４０はゲート制御信号ｇａを所定の電圧にクランプする機能を有し、切り替え回路４６及び４７の接続状態に応じてクランプ動作の有効及び無効を制御可能となっている。回路ブロック１４への電源供給状態をＰＭＯＳトランジスタ１８により切断状態から供給状態に変化させるときに、クランプ回路４０のクランプ動作は有効な状態に設定される。クランプ回路４０のクランプ動作が有効な状態に設定されると、ゲート制御信号ｇａが所定の電圧にクランプされ、ＰＭＯＳトランジスタ１８は導通状態と非導通状態との間の半導通状態に設定される。即ち、クランプ回路４０によるクランプ機能により、ゲート制御信号ｇａは電源電圧ＶＤＤからＰＭＯＳトランジスタ４５の閾値電圧分下がった電圧値に設定される。ここでＰＭＯＳトランジスタ４５の閾値電圧とＰＭＯＳトランジスタ１８の閾値電圧とは略等しい。従って、ＰＭＯＳトランジスタ１８は、導通状態と非導通状態との間の境界状態におかれ、チャネル抵抗がゼロと無限大との間の中間的な値の状態になる。

このように回路ブロック１４への電源復帰時にＰＭＯＳトランジスタ１８を半導通状態に設定することにより、ＰＭＯＳトランジスタ１８を流れる電流の量は必要十分なだけの少ない量となる。これにより回路ブロック１４及び安定化容量１６に流れ込む過剰な突入電流を防止して、電源電圧ＶＤＤへの電源ノイズの混入を避けることができる。

ここで、ＰＭＯＳトランジスタ４５の閾値電圧とＰＭＯＳトランジスタ１８の閾値電圧とは連動している。即ち製造ばらつきや温度変化等によりトランジスタの閾値が変動しても、ＰＭＯＳトランジスタ４５の閾値電圧とＰＭＯＳトランジスタ１８の閾値電圧とは同様に変化する。従って、製造ばらつきや温度変化等があっても、効果的に突入電流を抑制することができる。

なお、電源が供給され回路ブロック１４が動作を行なう状態においては、ＰＭＯＳトランジスタ１８を導通状態として十分な量の電流を回路ブロック１４に供給する必要がある。従って、回路ブロック１４への電源供給状態を切断状態から供給状態に変化させるときには、クランプ回路４０のクランプ動作を有効な状態に設定しておくが、その後無効な状態に変化させることになる。ここで、クランプ回路４０のクランプ動作を無効な状態に変化させるのは、回路ブロック１４に印加される電源電圧ＶＤＤＭＡが所定の電圧レベル（例えば回路ブロック１４の動作電圧）に到達した後である。

図６は、図５の回路の動作を示す信号波形図である。まず制御信号ＳＷ１及びＳＷ２により切り替え回路４６及び４７をそれぞれ開放（ｏｐｅｎ）及び導通（ｃｌｏｓｅ）状態として、クランプ回路４０（ｃｌａｍｐｅｒ）を有効状態としておく。制御信号ｐｇａがＬＯＷになると、ゲート制御信号ｇａの電圧が減少していく。ゲート制御信号ｇａがＰＭＯＳトランジスタ４５の閾値電圧ＴＨ１まで減少すると、クランプ機能によりその閾値電圧ＴＨ１にクランプされる。ゲート制御信号ｇａが閾値電圧ＴＨ１にクランプされている状態では、ＰＭＯＳトランジスタ１８は半導通状態（緩いＯＮ状態）であり、電圧ＶＤＤＭＡは緩やかに上昇していく。電圧ＶＤＤＭＡが最大電圧（略ＶＤＤに等しい電圧）に達した後、制御信号ｐｇａがＬＯＷになってから所定時間Ｔ１の経過後に、切り替え回路４６及び４７をそれぞれ導通（ｃｌｏｓｅ）及び開放（ｏｐｅｎ）状態としてクランプ回路４０を無効状態にする。クランプ機能が無効となることにより、制御信号駆動回路４１がゲート制御信号ｇａの電圧を十分に強い力でグランド電圧に引き下げる。

なお図６に示す期間Ｔ２は、クランプ機能によりゲート制御信号ｇａの電圧が閾値電圧ＴＨ１にクランプされている期間である。またＰＭＯＳトランジスタ１８をオフにして回路ブロック１４への電源供給を再度切断するときには、図６に示すように制御信号ＳＷ１及びＳＷ２により切り替え回路４６及び４７をそれぞれ開放及び導通状態として、クランプ回路４０を有効状態としておいてよい。これにより、再度電源復帰するときのために、クランプ回路４０を予め準備しておくことができる。

図７は、図５に示す回路の具体的な構成例を示す図である。図７において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図７の回路において、切り替え回路４６は、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５３の並列接続により構成されるトランスミッションゲートとなっている。また切り替え回路４７は、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４の並列接続により構成されるトランスミッションゲートとなっている。これらトランスミッションゲートの導通及び非導通は、インバータ５５及び５６介して制御信号ｐｃａにより制御される。

図８は、図５の回路の動作を示す信号波形図である。図８の各信号波形は、制御信号ｐｃａの波形が示されていることを除き、図６の各信号波形と同一である。図８に示されるように、電圧ＶＤＤＭＡが最大電圧（略ＶＤＤに等しい電圧）に達した後、制御信号ｐｇａがＬＯＷになってから所定時間Ｔ１の経過後に、制御信号ｐｃａをＨＩＧＨからＬＯＷに変化させる。これにより、制御信号ＳＷ１及びＳＷ２により切り替え回路４６及び４７をそれぞれ導通（ｃｌｏｓｅ）及び開放（ｏｐｅｎ）状態としてクランプ回路４０を無効状態にする。

図９は、切り替え回路の切り替えを制御する制御機構の一例を示す図である。図９において、図５及び図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図９の構成では、回路ブロック１４に印加される電源電圧ＶＤＤＭＡと所定の電圧レベルとの大小関係に応じた電圧検出信号Ｉｄｏｕｔを生成するレベル検出器（電圧検出回路）６１を設けてある。このレベル検出器６１の出力する電圧検出信号Ｉｄｏｕｔに応じてクランプ回路４０のクランプ動作の有効及び無効を制御する。具体的には、電圧検出信号ＩｄｏｕｔがＬＯＷのときに切り替え回路４６及び４７はそれぞれ非導通及び導通状態となり、クランプ回路４０のクランプ機能は有効状態となる。また電圧検出信号ＩｄｏｕｔがＨＩＧＨのときに切り替え回路４６及び４７はそれぞれ導通及び非導通状態となり、クランプ回路４０のクランプ機能は無効状態となる。

図１０は、図９の回路の動作を示す信号波形図である。図１０の各信号波形は、電圧検出信号Ｉｄｏｕｔの波形が示されていることを除き、図６の各信号波形と同一である。図１０に示されるように、電圧ＶＤＤＭＡが所定の電圧レベルＶＡよりも大きくなると電圧検出信号ＩｄｏｕｔがＬＯＷからＨＩＧＨになる。これにより、制御信号ＳＷ１及びＳＷ２により切り替え回路４６及び４７をそれぞれ導通（ｃｌｏｓｅ）及び開放（ｏｐｅｎ）状態としてクランプ回路４０を無効状態にする。

図１１は、レベル検出器６１を用いたときの問題点について説明するための図である。図１１に示すように、回路ブロック１４の電源をＯＮにして動作を開始する場合、まず制御信号ｐｇａがＬＯＷとなり、電圧ＶＤＤＭＡが上昇し、電圧検出信号ＩｄｏｕｔがＨＩＧＨになる。その後、回路ブロック１４の動作が開始し、ある期間Ｔ３において回路ブロック１４の動作状態が継続する。この期間Ｔ３において、回路ブロック１４が動作して電源電圧を消費することにより、回路動作に応じて電源電圧ＶＤＤＭＡに若干の変動が発生する。レベル検出器６１が電圧検出信号Ｉｄｏｕｔの値を切り替えるときの検出電圧である閾値電圧ＶＡは、突入電流を避けるために、電圧ＶＤＤＭＡの最大値（即ち回路ブロック１４が動作するために必要な電源電圧ＶＤＤＭＡの値）に近いレベルである必要がある。従って、期間Ｔ３において電源電圧ＶＤＤＭＡに若干の変動が発生すると、レベル検出器６１がこの変動に反応してしまい、電圧検出信号Ｉｄｏｕｔにジッタが発生してしまう。この結果、クランプ回路４０のクランプ動作のＯＮ状態とＯＦＦ状態とが高速で何度も切り替わり、電源電圧ＶＤＤＭＡが不安定になってしまう。

これを避けるために、レベル検出器６１は、回路ブロック１４に印加される電源電圧ＶＤＤＭＡが回路ブロック１４の動作中において変動しても、その変動により電圧検出信号Ｉｄｏｕｔを変化させないことが好ましい。このためには、例えばレベル検出器６１による閾値判定にヒステリシス特性を導入することが考えられる。即ち、電圧ＶＤＤＭＡの上昇時にはＶＤＤＭＡが閾値電圧ＶＡ以上になると電圧検出信号ＩｄｏｕｔをＨＩＧＨに変化させ、電圧ＶＤＤＭＡの下降時にはＶＤＤＭＡがＶＡよりも十分に低い閾値電圧以下になると電圧検出信号ＩｄｏｕｔをＬＯＷに変化させる。また或いは、回路ブロック１４への電源供給及び切断を指示する制御信号ｐｇａに応じてレベル検出器６１のセット及びリセットが制御されるようにしてもよい。

図１２は、制御信号ｐｇａに応じてセット及びリセットされるレベル検出器６１の構成の一例を示す図である。図１２のレベル検出器６１は、ＮＯＲ回路６１及び６２並びにインバータ６４及び６５を含む。ＮＯＲ回路６１及び６２の各々は、その出力が他方の入力に供給され、ラッチを構成している。電源電圧ＶＤＤＭＡがインバータ６４及び６５を介してＮＯＲ回路６３の入力の一方に供給される。また制御信号ｐｇａがＮＯＲ回路６２の入力の一方に供給される。ここでインバータ６４は、入力電圧の変化に応じて出力電圧が変化するときの入力電圧の閾値電圧が前記の所定の電圧ＶＡであるような設計となっている。

図１３は、図１２の回路の動作を説明するための図である。回路ブロック１４の電源をＯＮにして動作を開始する場合、まず制御信号ｐｇａがＬＯＷとなり、電圧ＶＤＤＭＡが上昇する。電圧ＶＤＤＭＡが所定の閾値電圧ＶＡよりも大きくなると、図１２のＮＯＲ回路６３の一方の入力ノードｎ０がＨＩＧＨとなり、ＮＯＲ回路６３の出力ノードｎ１がＬＯＷとなる。これに応じて電圧検出信号ＩｄｏｕｔがＨＩＧＨになる。その後期間Ｔ３において、回路ブロック１４が動作して電源電圧を消費することにより、回路動作に応じて電源電圧ＶＤＤＭＡに若干の変動が発生する。しかしながら、電圧検出信号ＩｄｏｕｔがＨＩＧＨであるＮＯＲ回路６１及び６２からなるラッチのセット状態は、入力ノードｎ０の論理が変化してもリセットされない。即ち、電源電圧ＶＤＤＭＡが変動しても電圧検出信号ＩｄｏｕｔがＨＩＧＨである状態は変化しない。

その後制御信号ｐｇａがＨＩＧＨになると、ＮＯＲ回路６１及び６２からなるラッチはリセットされ、電圧検出信号ＩｄｏｕｔがＬＯＷに変化する。電圧ＶＤＤＭＡが自然放電により降下して閾値電圧ＶＡ以下になると、ノードｎ０がＬＯＷとなり、ノードｎ１がＨＩＧＨとなる。その後再度制御信号ｐｇａがＬＯＷとなり電圧ＶＤＤＭＡが閾値電圧ＶＡ以上になるまで、電圧検出信号ＩｄｏｕｔはＬＯＷに留まる。

図１４は、過大な突入電流の発生を抑制する回路構成の別の一例を示す図である。図１４において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４に示すクランプ回路４０Ａは、ＰＭＯＳトランジスタ７１及び切り替え回路７２を含む。切り替え回路７２の接続状態は、切り替え制御信号ＳＷにより制御される。このような構成によっても、制御信号ＳＷによりクランプ回路４０Ａのクランプ動作の有効及び無効を制御して、図５の構成の場合と同様の動作を実現することができる。

図１５は、過大な突入電流の発生を抑制する回路構成の更に別の一例を示す図である。図１５において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５の構成では、クランプ回路８０及び制御信号駆動回路８１により、ＮＭＯＳトランジスタ１８Ａのゲートに印加されるゲート制御信号ｇａを制御する。これらクランプ回路８０及び制御信号駆動回路８１が、電力管理ユニットとＮＭＯＳトランジスタ１８Ａとの間に挿入されていることになる。電力管理ユニットが生成する制御信号ｐａに応じて制御信号駆動回路８１がゲート制御信号ｇａを駆動し、クランプ回路８０がゲート制御信号ｇａの電圧を所定の電圧にクランプする。

クランプ回路８０は、ＮＭＯＳトランジスタ８５及び切り替え回路８６及び８７を含む。切り替え回路８６及び８７の接続状態は、それぞれ切り替え制御信号ＳＷ１及びＳＷ２により制御される。制御信号駆動回路８１は、インバータ８４、ＰＭＯＳトランジスタ８２、及びＮＭＯＳトランジスタ８３を含む。制御信号駆動回路８１は、電力管理ユニットからの制御信号ｐａに応じて、ＮＭＯＳトランジスタ１８Ａのゲート端子を電源電圧ＶＤＤ又は電源電圧ＶＳＳに結合する。

ゲート制御信号ｇａが電源電圧ＶＤＤになれば、ＮＭＯＳトランジスタ１８ＡはＯＮの状態（導通状態）となり、回路ブロック１４への電源は供給される。ゲート制御信号ｇａが電源電圧ＶＳＳになれば、ＮＭＯＳトランジスタ１８ＡはＯＦＦの状態（非導通状態）となり、回路ブロック１４への電源は切断される。回路ブロック１４への電源供給状態を切断状態から供給状態に変化させるときには、制御信号駆動回路８１により制御端子（ＮＭＯＳトランジスタ１８Ａのゲート端子）を電源電圧ＶＳＳに結合する状態から電源電圧ＶＤＤに結合する状態に変化させる。この図１５に示す回路は、ＰＭＯＳでＶＤＤ側の電源供給を制御する図５の回路構成に対して、ＮＭＯＳでＶＳＳ側の電源供給を制御する回路構成としたものであり、正側と負側が逆転している以外の動作原理は図５に示す回路と同様である。

図１６は、図１５の回路の動作を示す信号波形図である。まず制御信号ＳＷ１及びＳＷ２により切り替え回路８６及び８７をそれぞれ開放（ｏｐｅｎ）及び導通（ｃｌｏｓｅ）状態として、クランプ回路８０（ｃｌａｍｐｅｒ）を有効状態としておく。制御信号ｐｇａがＨＩＧＨになると、ゲート制御信号ｇａの電圧が上昇していく。ゲート制御信号ｇａがＮＭＯＳトランジスタ８５の閾値電圧ＴＨ２まで上昇すると、クランプ機能によりその閾値電圧ＴＨ２にクランプされる。ゲート制御信号ｇａが閾値電圧ＴＨ２にクランプされている状態では、ＮＭＯＳトランジスタ１８Ａは半導通状態（緩いＯＮ状態）であり、電圧ＶＳＳＭＡは緩やかに下降していく。電圧ＶＳＳＭＡが最小電圧（略ＶＳＳに等しい電圧）に達した後、制御信号ｐｇａがＨＩＧＨになってから所定時間Ｔ１の経過後に、切り替え回路８６及び８７をそれぞれ導通（ｃｌｏｓｅ）及び開放（ｏｐｅｎ）状態としてクランプ回路８０を無効状態にする。クランプ機能が無効となることにより、制御信号駆動回路８１がゲート制御信号ｇａの電圧を十分に強い力で電圧ＶＤＤに引き上げる。

図１７は、過大な突入電流の発生を抑制する回路構成の更に別の一例を示す図である。図１７において、図１４及び図１５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７に示す構成では、電源電圧ＶＤＤ側においてＰＭＯＳトランジスタにより電源供給を制御する図１４に示す構成に加え、電源電圧ＶＳＳ側においてＮＭＯＳトランジスタにより電源供給を制御する構成を加えてある。電源電圧ＶＳＳ側のクランプ回路４０Ｂは、ＮＭＯＳトランジスタ９１及び切り替え回路９２を含む。切り替え回路９２の接続状態は、切り替え制御信号ＳＷにより制御される。このような構成によって、制御信号ＳＷによりクランプ回路４０Ａ及び４０Ｂのクランプ動作の有効及び無効を制御する。

図１８は、図１７の回路の動作を示す信号波形図である。まず制御信号ＳＷにより切り替え回路７２及び９２を導通（ｃｌｏｓｅ）状態として、クランプ回路４０Ａ及び４０Ｂ（ｃｌａｍｐｅｒ）を有効状態としておく。制御信号ｐｇａがＬＯＷになると、ゲート制御信号ｇａ＿ｐの電圧が下降していき、ゲート制御信号ｇａ＿ｎの電圧が上昇していく。ゲート制御信号ｇａ＿ｐがＰＭＯＳトランジスタ７１の閾値電圧ＴＨ１まで下降すると、クランプ機能によりその閾値電圧ＴＨ１にクランプされる。またゲート制御信号ｇａ＿ｎがＮＭＯＳトランジスタ９１の閾値電圧ＴＨ２まで上昇すると、クランプ機能によりその閾値電圧ＴＨ２にクランプされる。ゲート制御信号がそれぞれの閾値電圧にクランプされている状態では、ＭＯＳトランジスタ１８及び１８Ａ（ＰＳＷ）が半導通状態（緩いＯＮ状態）であり、電圧ＶＤＤＭＡは緩やかに上昇し、電圧ＶＳＳＭＡは緩やかに下降していく。電圧ＶＤＤＭＡ及びＶＳＳＭＡがそれぞれの最大電圧に達した後、制御信号ｐｇａがＬＯＷになってから所定時間経過後に、切り替え回路７２及び９２を開放（ｏｐｅｎ）状態としてクランプ回路４０Ａ及び４０Ｂを無効状態にする。クランプ機能が無効となることにより、ゲート制御信号ｇａ＿ｐの電圧を十分に強い力でグランド電圧ＶＳＳに引き下げるとともに、ゲート制御信号ｇａ＿ｎの電圧を十分に強い力で電源電圧ＶＤＤに引き上げる。

図１９は、過大な突入電流の発生を抑制する回路構成の更に別の一例を示す図である。図１９において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１９の構成では、クランプ回路４０Ｃ及び制御信号駆動回路１０１により、ＮＭＯＳトランジスタ１８Ｃのゲートに印加されるゲート制御信号ｇａを制御する。これらクランプ回路４０Ｃ及び制御信号駆動回路１０１が、電力管理ユニットとＮＭＯＳトランジスタ１８Ｃとの間に挿入されていることになる。電力管理ユニットが生成する制御信号ｐａに応じて制御信号駆動回路１０１がゲート制御信号ｇａを駆動し、クランプ回路４０Ｃがゲート制御信号ｇａの電圧を所定の電圧にクランプする。

クランプ回路４０Ｃは、ＮＭＯＳトランジスタ１０５及び切り替え回路１０６及び１０７を含む。切り替え回路１０６及び１０７の接続状態は、それぞれ切り替え制御信号ＳＷ１及びＳＷ２により制御される。制御信号駆動回路１０１は、インバータ１０４、ＰＭＯＳトランジスタ１０２、及びＮＭＯＳトランジスタ１０３を含む。制御信号駆動回路１０１は、電力管理ユニットからの制御信号ｐａに応じて、ＮＭＯＳトランジスタ１８Ｃのゲート端子を高圧電源電圧（又は昇圧電圧）ＶＤＥ又は電源電圧ＶＳＳに結合する。ここで電源電圧ＶＤＤが例えば１．２Ｖの場合、高圧電源電圧（又は昇圧電圧）ＶＤＥは例えば３．３Ｖである。

ゲート制御信号ｇａが高圧電源電圧ＶＤＥになれば、ＮＭＯＳトランジスタ１８ＣはＯＮの状態（導通状態）となり、回路ブロック１４への電源は供給される。ゲート制御信号ｇａが電源電圧ＶＳＳになれば、ＮＭＯＳトランジスタ１８ＣはＯＦＦの状態（非導通状態）となり、回路ブロック１４への電源は切断される。回路ブロック１４への電源供給状態を切断状態から供給状態に変化させるときには、制御信号駆動回路１０１により制御端子（ＮＭＯＳトランジスタ１８Ｃのゲート端子）を電源電圧ＶＳＳに結合する状態から高圧電源電圧ＶＤＥに結合する状態に変化させる。この図１９に示す回路は、ＰＭＯＳでＶＤＤ側の電源供給を制御する図５の回路構成に対して、ＮＭＯＳでＶＤＤ側の電源供給を制御する回路構成としたものであり、クランプ動作等の動作原理は図５に示す回路と同様である。

図２０は、図１９の回路の動作を示す信号波形図である。まず制御信号ＳＷ１及びＳＷ２により切り替え回路１０６及び１０７をそれぞれ開放（ｏｐｅｎ）及び導通（ｃｌｏｓｅ）状態として、クランプ回路４０Ｃ（ｃｌａｍｐｅｒ）を有効状態としておく。制御信号ｐｇａがＨＩＧＨになると、ゲート制御信号ｇａの電圧が上昇していく。ゲート制御信号ｇａが上昇していくと、ＮＭＯＳトランジスタ１０５の閾値電圧ＴＨ２とソース電圧（ＶＤＤＭＡ）との和にクランプされる。ゲート制御信号ｇａがＴＨ２＋ＶＤＤＭＡにクランプされている状態では、ＮＭＯＳトランジスタ１８Ｃは半導通状態（緩いＯＮ状態）であり、電圧ＶＤＤＭＡは緩やかに上昇していく。このときゲート制御信号ｇａもＴＨ２＋ＶＤＤＭＡに等しい電位として緩やかに上昇していく。電圧ＶＤＤＭＡが最大電圧（略ＶＤＤに等しい電圧）に達した後、制御信号ｐｇａがＨＩＧＨになってから所定時間の経過後に、切り替え回路１０６及び１０７をそれぞれ導通（ｃｌｏｓｅ）及び開放（ｏｐｅｎ）状態としてクランプ回路４０Ｃを無効状態にする。クランプ機能が無効となることにより、制御信号駆動回路１０１がゲート制御信号ｇａの電圧を十分に強い力で高圧電圧ＶＤＥに引き上げる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本願発明は、以下の内容を含むものである。
（付記１）
内部回路と、
前記内部回路へ電流を供給する経路に設けられ、制御端子に印加される制御信号により、前記内部回路への電流供給状態を制御する電源スイッチと、
前記制御信号の電圧をクランプするクランプ回路と、
前記クランプ回路のクランプ動作の有効及び無効を切り替える切り替え回路と
を有することを特徴とする半導体集積回路。
（付記２）
前記制御端子を第１の電源電圧に結合する状態と、前記制御端子を第２の電源電圧に結合する状態とを切り換える制御信号駆動回路を更に含むことを特徴とする付記１記載の半導体集積回路。
（付記３）
前記制御信号の電圧がクランプされると、前記電源スイッチは半導通状態に設定されることを特徴とする付記１又は２に記載の半導体集積回路。
（付記４）
前記内部回路への電流供給状態を前記電源スイッチにより切断状態から供給状態に変化させるときに前記クランプ回路のクランプ動作を有効な状態に設定しておきその後無効な状態に変化させることを特徴とする付記１乃至３のいずれか一項に記載の半導体集積回路。
（付記５）
前記クランプ回路のクランプ動作を前記無効な状態に変化させるのは、前記内部回路に印加される電源電圧が所定の電圧レベルに到達した後であることを特徴とする付記４記載の半導体集積回路。
（付記６）
前記内部回路に印加される電源電圧に応じた電圧検出信号を生成する電圧検出回路を更に含み、前記電圧検出回路の前記電圧検出信号に応じて前記クランプ回路のクランプ動作の有効及び無効を制御することを特徴とする付記１乃至５のいずれか一項に記載の半導体集積回路。
（付記７）
前記電圧検出回路は、前記内部回路に印加される電源電圧が前記内部回路の動作中において変動しても、該変動により前記電圧検出信号を変化させないことを特徴とする付記６記載の半導体集積回路。
（付記８）
前記内部回路への電源供給及び切断を指示する信号に応じて前記電圧検出回路のセット及びリセットが制御されることを特徴とする付記７記載の半導体集積回路。
（付記９）
前記電源スイッチは前記制御信号がゲートに印加される第１のＭＯＳトランジスタであり、前記クランプ回路は前記第１のＭＯＳトランジスタと同一の導電タイプの第２のＭＯＳトランジスタを含み、前記クランプ回路のクランプ動作の有効状態において前記第２のＭＯＳトランジスタのゲート及びドレインは前記第１のＭＯＳトランジスタのゲートに結合されることを特徴とする付記１乃至８のいずれか一項に記載の半導体集積回路。
（付記１０）
前記切り替え回路は前記第２のＭＯＳトランジスタのゲートの結合先を切り替えるスイッチ回路であることを特徴とする付記９記載の半導体集積回路。

電源切断機能を搭載したＬＳＩにおける問題点を説明するための図である。過大な突入電流の発生を防止する回路構成の一例を示す図である。図２の回路の動作を示す信号波形図である。回路パラメータ設定値が不適切な場合の図２の回路の動作を示す信号波形図である。過大な突入電流の発生を抑制する回路構成の一例を示す図である。図５の回路の動作を示す信号波形図である。図５に示す回路の具体的な構成例を示す図である。図５の回路の動作を示す信号波形図である。切り替え回路の切り替えを制御する制御機構の一例を示す図である。図９の回路の動作を示す信号波形図である。レベル検出器を用いたときの問題点について説明するための図である。制御信号に応じてセット及びリセットされるレベル検出器の構成の一例を示す図である。図１２の回路の動作を説明するための図である。過大な突入電流の発生を抑制する回路構成の別の一例を示す図である。過大な突入電流の発生を抑制する回路構成の更に別の一例を示す図である。図１５の回路の動作を示す信号波形図である。過大な突入電流の発生を抑制する回路構成の更に別の一例を示す図である。図１７の回路の動作を示す信号波形図である。過大な突入電流の発生を確実に防止する回路構成の更に別の一例を示す図である。図１９の回路の動作を示す信号波形図である。

符号の説明

１３電力管理ユニット
１８電源スイッチ
４０クランプ回路
４１制御信号駆動回路
４２ＰＭＯＳトランジスタ
４３ＮＭＯＳトランジスタ
４４インバータ
４５ＰＭＯＳトランジスタ
４６，４７切り替え回路

Claims

内部回路と、
前記内部回路へ電流を供給する経路に設けられ、制御端子に印加される制御信号により、前記内部回路への電流供給状態を制御する電源スイッチと、
前記制御信号の電圧をクランプするクランプ回路と、
前記クランプ回路のクランプ動作の有効及び無効を切り替える切り替え回路と
を有し、
前記内部回路への電源供給状態を前記電源スイッチにより切断状態から供給状態に変化させるときに前記クランプ回路のクランプ動作を有効な状態に設定し、
前記制御信号がクランプされると、前記電源スイッチは完全な導通状態と完全な非導通状態との間の半導通状態に設定され、
前記内部回路に印加される電源電圧が所定の電圧レベルに到達した後に前記クランプ回路のクランプ動作を前記有効な状態から無効な状態に変化させる
ことを特徴とする半導体集積回路。
前記制御端子を第１の電源電圧に結合する状態と、前記制御端子を第２の電源電圧に結合する状態とを切り換える制御信号駆動回路を更に含むことを特徴とする請求項１記載の半導体集積回路。
前記内部回路に印加される電源電圧に応じた電圧検出信号を生成する電圧検出回路を更に含み、前記電圧検出回路の前記電圧検出信号に応じて前記クランプ回路のクランプ動作の有効及び無効を制御することを特徴とする請求項１又は２記載の半導体集積回路。
前記電源スイッチは前記制御信号がゲートに印加される第１のＭＯＳトランジスタであり、前記クランプ回路は前記第１のＭＯＳトランジスタと同一の導電タイプの第２のＭＯＳトランジスタを含み、前記クランプ回路のクランプ動作の有効状態において前記第２のＭＯＳトランジスタのゲート及びドレインは前記第１のＭＯＳトランジスタのゲートに結合されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。