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JP6729523B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、本発明は、トレンチゲート構造を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
従来より、例えば、ＳｉＣからなる基板を用いて構成されたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。すなわち、このＳｉＣ半導体装置では、基板上にｎ型のドリフト層が形成されている。また、ドリフト層の表層部にｐ型のベース領域が形成され、ベース領域の表層部にｎ＋型のソース領域が形成されている。そして、ソース領域およびベース領域を貫通してドリフト層に達するトレンチが一方向に延設され、当該トレンチの壁面にゲート絶縁膜を介してゲート電極が形成されることでトレンチゲート構造が構成されている。また、ベース領域の下方には、トレンチの延設方向と交差する方向に沿って複数のｐ型のディープ層がストライプ状に形成されている。
これによれば、ディープ層とドリフト層との間に構成される空乏層により、高電界がゲート絶縁膜側に入り難くなるようにできる。このため、このようなＳｉＣ半導体装置では、ゲート絶縁膜が破壊されることを抑制できる。
特開２０１２−１６９３８６号公報
しかしながら、上記ＳｉＣ半導体装置では、ゲート絶縁膜が破壊されることを抑制できるものの、ディープ層とドリフト層との間に構成される空乏層によって電流経路が狭くなり易い。このため、上記ＳｉＣ半導体装置では、オン抵抗が高くなり易いという問題がある。
本発明は上記点に鑑み、ゲート絶縁膜が破壊されることを抑制しつつ、オン抵抗を低減できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するための請求項１では、トレンチゲート構造を有するＳｉＣ半導体装置であって、ＳｉＣからなる第１導電型または第２導電型の基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなる第１不純物領域（１２）と、第１不純物領域の上に形成された第２導電型のＳｉＣからなるベース領域（１８）と、ベース領域の表層部に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（１９）と、第２不純物領域の表面からベース領域よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、第２不純物領域に電気的に接続されると共にベース領域に電気的に接続される第１電極（２４）と、基板の裏面側に形成され、基板と電気的に接続される第２電極（２６）と、を備え、第１不純物領域とベース領域との間に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第１電流分散層（１３）と、第１電流分散層内に形成され、第１電流分散層より浅くされると共に一方向を長手方向として延設された第２導電型のＳｉＣからなる複数の第１ディープ層（１４）と、第１電流分散層とベース領域との間に形成され、トレンチの底部が位置し、第１導電型のＳｉＣからなる第２電流分散層（１５）と、第１電流分散層とベース領域との間に形成され、ベース領域と繋がると共に第１ディープ層と繋がり、かつトレンチから離れて形成された第２導電型のＳｉＣからなる第２ディープ層（１７）と、を有し、複数の第１ディープ層は、トレンチの長手方向と交差する方向に延設されており、第２ディープ層は、第１ディープ層の延設方向と交差する方向に延設されている。
これによれば、トレンチよりも深い位置に、第１不純物領域よりも高不純物濃度とされた第１電流分散層と、当該第１電流分散層内に形成された第１ディープ層が配置されている。このため、ゲート絶縁膜に高電界が印加されることを抑制でき、ゲート絶縁膜が破壊されることを抑制できる。
また、第１電流分散層は、第１不純物領域より高不純物濃度とされている。このため、第１不純物領域と接するようにディープ層が形成された従来のＳｉＣ半導体装置と比較して、第１ディープ層から空乏層が延びることが抑制され、電流経路が狭くなることが抑制される。したがって、オン抵抗の低減を図ることができる。
そして、第１ディープ層は、第１電流分散層内に形成されている。つまり、第１ディープ層は、第１ディープ層の底部と第１不純物領域との間に第１電流分散層が位置するように形成されている。このため、第１ディープ層から延びる空乏層が第１不純物領域側に大きく延び、オン抵抗が増加することを抑制できる。
さらに、第２ディープ層は、トレンチと離れた位置に形成されている。このため、第２ディープ層がトレンチと接している場合と比較して、ベース領域を通過したキャリア（例えば、電子）が第２電流分散層に流れる際、第２電流分散層へと流れる経路が狭くなることを抑制できる。したがって、ベース領域と第１ディープ層とを繋ぐ第２ディープ層により、オン抵抗が増加してしまうことを抑制できる。
また、請求項８では、トレンチゲート構造を有するＳｉＣ半導体装置の製造方法であって、ＳｉＣからなる第１導電型または第２導電型の基板（１１）を用意することと、基板の表面上に、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなる第１不純物領域（１２）を形成することと、第１不純物領域上に、第１不純物領域よりも高不純物濃度とされたＳｉＣからなる第１導電型の第１電流分散層（１３）を形成することと、第１電流分散層にイオン注入を行って熱処理を行うことにより、第１電流分散層内に、第１電流分散層より浅くされると共に一方向を長手方向とする第２導電型のＳｉＣからなる複数の第１ディープ層（１４）を形成することと、第１電流分散層上に、第１導電型のＳｉＣからなる第２電流分散層（１５）を形成することと、第１電流分散層上に、第１ディープ層と繋がる第２導電型のＳｉＣからなる第２ディープ層（１７）を形成することと、第２電流分散層および第２ディープ層上に、第２導電型のＳｉＣからなるベース領域（１８）を形成することと、ベース領域の表層部に、第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）を形成することと、第２不純物領域の表面からベース領域を貫通し、かつ底面が第２電流分散層内に位置すると共に第２ディープ層と離れるように、一方向を長手方向とするトレンチ（２１）を形成することと、トレンチの内壁面にゲート絶縁膜（２２）を形成することと、トレンチ内において、ゲート絶縁膜の上にゲート電極（２３）を形成することと、第２不純物領域およびベース領域と電気的に接続される第１電極（２４）を形成することと、基板の裏面側に、基板と電気的に接続される第２電極（２６）を形成することと、を行い、第１電流分散層を形成することでは、第１不純物領域にイオン注入を行って熱処理を行うことで第１電流分散層を形成し、複数の第１ディープ層を形成することでは、トレンチの長手方向と交差する方向に複数の第１ディープ層を形成し、第２ディープ層を形成することでは、第１ディープ層の延設方向と交差する方向に第２ディープ層を形成する。
これによれば、ゲート絶縁膜に高電界が印加されることを抑制しつつ、オン抵抗の低減を図ることのできる半導体装置を製造できる。また、第１電流分散層をイオン注入および熱処理によって形成している。このため、第１不純物領域上にエピタキシャル成長によって第１電流分散層を形成する場合と比較して、第１電流分散層の不純物濃度の制御が容易になり、特性がばらつくことを抑制できる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態におけるＳｉＣ半導体装置の斜視断面図である。 セル領域および外周領域の断面図である。 図２とは異なるセル領域および外周領域の断面図である。 第１電流分散層の不純物濃度および幅と、第１電流分散層のオン抵抗との関係を示すシミュレーション結果である。 第１電流分散層の不純物濃度および幅と、ゲート絶縁膜に印加される電界との関係を示すシミュレーション結果である。 第１電流分散層の不純物濃度および幅と、耐圧との関係を示すシミュレーション結果である。 オン抵抗、ゲート絶縁膜に印加される電界、および耐圧と、第１電流分散層の不純物濃度および幅との関係を示す結果である。 図２に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図８に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図３に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図１１に続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１２に続くＳｉＣ半導体装置の製造工程を示す断面図である。 第２実施形態における第１電流分散層および第１ディープ層の位置関係を示す平面模式図である。 他の実施形態におけるＳｉＣ半導体装置の断面図である。 他の実施形態におけるＳｉＣ半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について図１〜図３を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１〜図３に示されるように、反転型のトレンチゲート構造のＭＯＳＦＥＴが形成されたセル領域１と、当該セル領域１を囲むように外周耐圧構造が形成された外周領域２とを有する構成とされている。なお、図２中のセル領域１は、図１中のII−II線に沿った断面図に相当し、図３中のセル領域１は、図１中のIII−III線に沿った断面図に相当する。また、図１は、ＭＯＳＦＥＴのセル領域１における１セル分の斜視断面図である。
図１〜図３に示されるように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１は、例えば、（０００１）Ｓｉ面に対して０〜８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が例えば１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。
なお、図１〜図３では、基板１１の面方向をｘｙ平面とし、ｘｙ平面における＜１１−２０＞方向をｙ軸方向、ｙ軸方向と直交する方向をｘ軸方向としている。また、基板１１の面方向に対する法線方向をｚ軸方向としている。
基板１１の表面上には、窒素やリン等のｎ型不純物濃度が例えば５．０〜１０．０×１０１５／ｃｍ３とされ、厚さが１０〜１５μｍ程度とされたＳｉＣからなるｎ−型層１２が形成されている。このｎ−型層１２は、不純物濃度が深さ方向において一定であってもよいが、濃度分布に傾斜を付け、ｎ−型層１２のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ−型層１２は、基板１１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くなるようにするのがよい。このような構成にすると、ｎ−型層１２の内部抵抗を低減でき、オン抵抗を低減することができる。なお、本実施形態では、ｎ−型層１２が第１不純物領域に相当している。
そして、セル領域１では、ｎ−型層１２の表層部に、ｎ−型層１２よりも高不純物濃度とされた第１電流分散層１３が形成されている。第１電流分散層１３は、窒素やリン等のｎ型不純物によって構成され、深さが０．３〜１．５μｍとされている。なお、第１電流分散層１３の具体的な不純物濃度については後述する。
また、第１電流分散層１３は、本実施形態では、セル領域１のみに形成されている。つまり、本実施形態では、ｎ−型層１２の表層部に第１電流分散層１３が形成されている領域がセル領域１とされ、ｎ−型層１２の表層部に第１電流分散層１３が形成されていない領域が外周領域２とされている。
第１電流分散層１３には、ボロン等のｐ型不純物濃度が例えば２．０×１０１７〜２．０×１０１８とされたｐ型の第１ディープ層１４が複数形成されている。本実施形態では、複数の第１ディープ層１４は、ストライプ状となるように、それぞれｘ軸方向に沿って延設され、ｙ軸方向に沿って等間隔に配列されている。
また、第１ディープ層１４は、第１電流分散層１３より浅く形成されている。つまり、第１ディープ層１４は、底部が第１電流分散層１３内に位置するように形成されている。言い換えると、第１ディープ層１４は、ｎ−型層１２との間に第１電流分散層１３が位置するように形成されている。
なお、本実施形態では、第１ディープ層１４は、後述するようにイオン注入によって形成されるが、イオン注入時におけるフォトリソグラフィーの加工限界を考慮し、ｙ軸方向の長さが０．３μｍ以上となるように形成されている。また、隣合う第１ディープ層１４のｙ軸方向に沿った間隔、つまり隣合う第１ディープ層１４で挟まれる第１電流分散層１３のｙ軸方向に沿った幅（以下では、単に第１電流分散層１３の幅ともいう）については、後述する。但し、隣合う第１ディープ層１４の間隔は、後述する隣合うトレンチ２１の間隔よりも狭くされている。
第１電流分散層１３および第１ディープ層１４上には、窒素やリン等のｎ型不純物濃度が例えば１．０×１０１６〜５．０×１０１７とされ、厚さが０．５〜２μｍとされた第２電流分散層１５が形成されている。なお、本実施形態では、後述するように、ｎ−型層１２、第１電流分散層１３、および第２電流分散層１５を含んでドリフト層１６が構成されている。
また、第２電流分散層１５には、当該第２電流分散層１５を貫通するように、ボロン等のｐ型不純物濃度が例えば２．０×１０１７〜２．０×１０１８とされ、厚さが第２電流分散層１５と等しくされた複数の第２ディープ層１７が形成されている。本実施形態では、第２ディープ層１７は、ｙ軸方向に沿って延設されている。つまり、第２ディープ層１７は、各第１ディープ層１４と交差する方向に延設されている。そして、各第２ディープ層１７は、それぞれ複数の第１ディープ層１４と繋がっている。なお、第２ディープ層１７は、後述するトレンチ２１を挟むように形成されている。つまり、第２ディープ層１７は、トレンチ２１から離れて形成されている。
第２電流分散層１５および第２ディープ層１７上には、Ｐ型のベース領域１８が形成されている。そして、ベース領域１８の表層部には、ｎ＋型のソース領域１９およびｐ＋型のコンタクト層２０が形成されている。なお、ソース領域１９は、後述するトレンチゲート構造の両側に配置されており、コンタクト層２０は、ソース領域１９を挟んでトレンチゲート構造と反対側に備えられている。また、本実施形態では、ソース領域１９が第２不純物領域に相当している。
ベース領域１８は、ボロン等のｐ型不純物濃度が例えば５．０×１０１６〜２．０×１０１９／ｃｍ３、厚さが２．０μｍ程度で構成されている。ソース領域１９は、表層部における窒素やリン等のｎ型不純物濃度（すなわち、表面濃度）が例えば１．０×１０２１／ｃｍ３、厚さが０．３μｍ程度で構成されている。コンタクト層２０は、例えば表層部におけるボロン等のｐ型不純物濃度（すなわち、表面濃度）が例えば１．０×１０２１／ｃｍ３、厚さが０．３μｍ程度で構成されている。
また、ベース領域１８およびソース領域１９を貫通して第２電流分散層１５に達すると共に、底面が第２電流分散層１５内に位置するように、例えば幅が１．４〜２．０μｍとされたトレンチ２１が形成されている。言い換えると、トレンチ２１は、第１電流分散層１３および第１ディープ層１４に達しないように形成されている。つまり、トレンチ２１は、当該トレンチ２１の底面よりも下方に第１電流分散層１３および第１ディープ層１４が位置するように形成されている。なお、トレンチ２１がベース領域１８およびソース領域１９を貫通するように形成されているため、ベース領域１８およびソース領域１９は、トレンチ２１の側面と接するように形成されているともいえる。
そして、トレンチ２１は、内壁面に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２の表面に形成されたドープトＰｏｌｙ−Ｓｉによって構成されるゲート電極２３によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２２は、トレンチ２１の内壁面を熱酸化することで形成され、厚さがトレンチ２１の側面側および底部側で共に１００ｎｍ程度とされている。
本実施形態では、このようにして、トレンチゲート構造が構成されている。また、トレンチ２１は、図１中のｙ軸方向（すなわち、＜−１１２０＞方向）を長手方向として延設されている。本実施形態では、このようにトレンチ２１が＜１１−２０＞方向に延設されることにより、トレンチ２１の側壁面である（１−１００）面にファセット面が形成されることを抑制できる。また、（１−１００）面をチャネルとして用いることができるため、チャネル移動度依存性の影響を低減できる。なお、トレンチ２１は、実際には、図１中のｘ軸方向に沿って複数並べて形成されることでストライプ状とされる。また、上記のソース領域１９およびコンタクト層２０は、トレンチ２１の延設方向に沿って延設されている。
ソース領域１９およびコンタクト層２０の表面やゲート電極２３の表面には、ソース電極２４やゲート配線（図示せず）が形成されている。なお、本実施形態では、ソース電極２４が第１電極に相当している。
ソース電極２４およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（すなわち、ソース領域１９やｎドープの場合のゲート電極２３）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、ソース電極２４およびゲート配線は、少なくともｐ型ＳｉＣ（すなわち、コンタクト層２０やｐドープの場合のゲート電極２３）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
なお、これらソース電極２４およびゲート配線は、層間絶縁膜２５上に形成されることで電気的に絶縁されている。そして、ソース電極２４は、層間絶縁膜２５に形成されたコンタクトホール２５ａを通じてソース領域１９およびコンタクト層２０と電気的に接続されている。これにより、第１ディープ層１４は、コンタクト層２０、ベース領域１８、第２ディープ層１７を介してソース電極２４と同電位に維持される。また、ゲート配線は、図１〜図３とは別断面において、層間絶縁膜２５に形成されたコンタクトホール２５ａを通じてゲート電極２３と電気的に接続されている。
基板１１の裏面側には、基板１１と電気的に接続されるドレイン電極２６が形成されている。なお、本実施形態では、基板１１がドレイン層として機能する。また、本実施形態では、ドレイン電極２６が第２電極に相当している。
以上説明したように、セル領域１には、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
外周領域２は、図２および図３に示されるように、ｎ−型層１２上に、セル領域１に形成された第２ディープ層１７が延設されている。そして、ｎ−型層１２の表層部には、第２ディープ層１７と繋がると共に、セル領域１を囲む複数のＰ型のガードリング２７が構成されている。本実施形態では、ガードリング２７は、第１電流分散層１３と同じ不純物濃度とされていると共に、同じ深さとされている。なお、外周領域２には、上記のように、第１電流分散層１３は形成されていない。
以上が本実施形態におけるＳｉＣ半導体装置の構成である。次に、上記ＳｉＣ半導体装置の作動について説明する。
まず、上記ＳｉＣ半導体装置は、ゲート電極２３にゲート電圧が印加される前のオフ状態では、ベース領域１８に反転層が形成されない。このため、ドレイン電極２６に正の電圧（例えば、１６００Ｖ）が印加されたとしても、ソース領域１９からベース領域１８内に電子が流れず、ソース電極２４とドレイン電極２６との間には電流が流れない。
また、ゲート電極２３にゲート電圧が印加される前の状態では、ドレイン−ゲート間に電界がかかり、ゲート絶縁膜２２の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２１よりも深い位置に、第１ディープ層１４および第１電流分散層１３が備えられている。このため、第１ディープ層１４および第１電流分散層１３との間に構成される空乏層により、ドレイン電圧の影響による高電界がゲート絶縁膜２２に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２２が破壊されることを抑制できる。
そして、ゲート電極２３に所定のゲート電圧（例えば、２０Ｖ）が印加されると、ベース領域１８のうちのトレンチ２１に接している表面にチャネルが形成される。このため、ソース電極２４から注入された電子は、ソース領域１９からベース領域１８に形成されたチャネルを通った後、第２電流分散層１５に流れる。そして、第２電流分散層１５に流れた電子は、第１電流分散層１３を通過してｎ−型層１２に流れ、その後にドレイン層としての基板１１を通過してドレイン電極２６へ流れる。これにより、ソース電極２４とドレイン電極２６との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が第２電流分散層１５、第１電流分散層１３、およびｎ−型層１２を通過して基板１１へと流れるため、第２電流分散層１５、第１電流分散層１３、およびｎ−型層１２を有してドリフト層１６が構成されているといえる。
この際、第１ディープ層１４および第２ディープ層１７と、第１電流分散層１３および第２電流分散層１５との間には、逆バイアスが印加された状態となり、空乏層が伸びる。しかしながら、本実施形態では、第１電流分散層１３および第２電流分散層１５は、ｎ−型層１２よりも高不純物濃度とされている。このため、ドリフト層と接するようにディープ層が形成された従来のＳｉＣ半導体装置と比較して、第１ディープ層１４から延びる空乏層の広がりが抑制される。このため、電流経路が狭くなることが抑制され、オン抵抗の低減を図ることができる。
以上が本実施形態におけるＳｉＣ半導体装置の作動である。次に、第１電流分散層１３の具体的な不純物濃度および幅について説明する。
まず、図４に示されるように、第１電流分散層１３のオン抵抗は、第１電流分散層１３の不純物濃度が高くなるほど低くなる。詳しくは、第１電流分散層１３のオン抵抗は、０．５ｍΩ・ｃｍ２以上の範囲では、不純物濃度が高くなるにつれて急峻に低くなり、０．５ｍΩ・ｃｍ２未満の範囲では、不純物濃度が高くなるにつれて緩やかに低くなる。また、オン抵抗は、第１電流分散層１３の幅にも依存し、第１電流分散層１３の幅が広くなるほど低くなる。このため、本実施形態では、オン抵抗が０．５ｍΩ・ｃｍ２未満となるように、第１電流分散層１３の不純物濃度および幅が設定されている。
次に、図５に示されるように、オフ時にゲート絶縁膜２２に印加される電界は、第１電流分散層１３の不純物濃度が高くなるほど大きくなり、第１電流分散層１３の幅が広くなるほど大きくなる。ここで、本実施形態のようたトレンチゲート構造を有するＳｉＣ半導体装置では、ゲート絶縁膜２２に印加される電界が３．０ＭＶ／ｃｍ未満であれば一般的に高信頼性とされている。したがって、本実施形態では、ゲート絶縁膜２２に印加される電界が３．０ＭＶ／ｃｍ未満となるように、第１電流分散層１３の不純物濃度および幅が設定されている。
さらに、図６に示されるように、耐圧は、第１電流分散層１３の不純物濃度が高くなるほど低くなり、第１電流分散層１３の幅が広くなるほど低くなる。ここで、本実施形態のようなトレンチゲート構造を有するＳｉＣ半導体装置では、現状では、２０００Ｖの耐圧が理論的に最大とされており、１６００Ｖの耐圧を有すれば十分に高耐圧であるとされている。このため本実施形態では、耐圧が１６００Ｖ以上となるように、第１電流分散層１３の不純物濃度および幅が設定されている。
そして、上記図４〜図６をまとめると、図７のようになる。具体的には、図７において、ハッチングを施した部分が、図４の第１電流分散層１３のオン抵抗、図５のゲート絶縁膜２２に印加される電界、図６の耐圧の全てを満たす領域となる。
このため、本実施形態では、第１電流分散層１３の不純物濃度をｙ［ｃｍ−３］とし、第１電流分散層１３の幅をｘ［μｍ］とすると、２×１０１６／ｘ１．７２８<ｙ<−２×１０１７ｘ＋３×１０１７とされている。これにより、本実施形態では、オン抵抗を低減しつつ、ゲート絶縁膜２２に印加される電界を低減でき、さらに耐圧が低下することも抑制できる。なお、本実施形態では、複数の第１ディープ層１４は、それぞれｘ軸方向に沿って延設されているため、第１電流分散層１３の幅が第１電流分散層１３における最も狭い部分の長さに相当する。
次に、本実施形態のＳｉＣ半導体装置の製造方法について図８〜図１３を参照しつつ説明する。なお、図８〜図１０は、図２に相当する断面図であり、図１０〜図１３は図３に相当する断面図である。
まず、図８（ａ）および図１１（ａ）示されるように、上記ｎ＋型の基板１１を用意する。そして、この基板１１の表面に、ＳｉＣからなるｎ−型層１２をエピタキシャル成長させる。なお、基板１１は、上記セル領域１および外周領域２を構成可能な面積を有するものが用いられる。
次に、図８（ｂ）および図１１（ｂ）に示されるように、ｎ−型層１２の表面に図示しないマスクを形成し、第１電流分散層１３の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。具体的には、セル領域１のみが開口するように、マスクをパターニングする。そして、マスク上から窒素またはリン等のｎ型不純物をイオン注入すると共に熱処理することにより、セル領域１のみに第１電流分散層１３を形成する。その後、マスクを除去する。なお、マスクとしては、例えば、ＬＴＯ（すなわち、Low Temperature oxide）膜等が用いられる。また、本実施形態では、後述の工程でもマスクが用いられるが、各マスクは、例えば、ＬＴＯ膜等が用いられる。
本実施形態では、このように第１電流分散層１３をイオン注入によって形成している。このため、第１電流分散層１３をエピタキシャル膜で形成する場合と比較して、第１電流分散層１３の不純物濃度の制御が容易になり、特性がばらつくことを抑制できる。
次に、図８（ｃ）および図１１（ｃ）に示されるように、図示しないマスクを形成し、第１ディープ層１４およびガードリング２７の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のｐ型不純物をイオン注入すると共に熱処理することにより、第１ディープ層１４およびガードリング２７を形成する。つまり、本実施形態では、第１ディープ層１４およびガードリング２７を同じ工程で形成する。
なお、第１ディープ層１４は、上記のように、ストライプ状であって、第１電流分散層１３より浅く形成される。また、第１電流分散層１３および第１ディープ層１４は、上記のように、２×１０１６／ｘ１．７２８<ｙ<−２×１０１７ｘ＋３×１０１７を満たすように形成される。
続いて、図８（ｄ）および図１１（ｄ）に示されるように、ｎ−型層１２上に、ＳｉＣからなる第２電流分散層１５をエピタキシャル成長させる。これにより、ｎ−型層１２、第１電流分散層１３、第２電流分散層１５を有するドリフト層１６が構成される。
次に、図９（ａ）および図１２（ａ）に示されるように、図示しないマスクを形成し、第２ディープ層１７の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のｐ型不純物をイオン注入すると共に熱処理することにより、第２ディープ層１７を形成する。
この際、第２ディープ層１７を第１ディープ層１４の延設方向と交差する方向に延設する。このため、第２ディープ層１７を形成する際に多少の位置ずれがあったとしても、第１ディープ層１４と第２ディープ層１７とが繋がらないという不具合が発生することを抑制できる。
次に、図９（ｂ）および図１２（ｂ）に示されるように、第２電流分散層１５および第２ディープ層１７上に、ｐ型不純物層をエピタキシャル成長させることによってベース領域１８を形成する。
続いて、図９（ｃ）および図１２（ｃ）に示されるように、ベース領域１８上に、ｎ型不純物層をエピタキシャル成長させることによってソース領域１９を形成する。
そして、図１０（ａ）および図１３に示されるように、図示しないマスクを形成し、コンタクト層２０の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のｐ型不純物をイオン注入すると共に熱処理することにより、コンタクト層２０を形成する。
次に、図１０（ｂ）に示されるように、図示しないマスクを形成した後、トレンチ２１の形成旅程領域が開口するようにマスクをパターニングする。そして、異方性エッチングを行ってトレンチ２１を形成する。具体的には、ソース領域１９およびベース領域１８を貫通し、第２電流分散層１５内に底部が位置するように、トレンチ２１を形成する。つまり、トレンチ２１の底面より下方に、第１電流分散層１３および第１ディープ層１４が位置するように、トレンチ２１を形成する。なお、異方性エッチングを行った後、必要に応じて等方性エッチングや犠牲層酸化を行うようにしてもよい。
次に、図１０（ｃ）に示されるように、トレンチ２１内を含む場所にゲート絶縁膜２２を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（すなわち、熱酸化）によりゲート絶縁膜２２を形成する。続いて、ゲート絶縁膜２２の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、トレンチ２１内にゲート絶縁膜２２およびゲート電極２３が残るようにエッチバック工程等を行う。これにより、トレンチゲート構造が構成される。
その後の工程に関しては、従来と同様であるため図示しないが、簡単に説明すると、まず、層間絶縁膜２５を成膜する。そして、ソース領域１９の一部およびコンタクト層２０が露出するコンタクトホール２５ａおよびゲート電極２３の一部が露出するコンタクトホールを形成する。次に、各コンタクトホール２５ａを埋め込むように電極材料を成膜した後、当該電極材料をパターニングすることでソース電極２４やゲート配線を形成する。また、基板１１の裏面側にドレイン電極２６を形成する。以上のようにして、本実施形態のＳｉＣ半導体装置が製造される。
以上説明したように、本実施形態では、トレンチ２１よりも深い位置に、ｎ−型層１２よりも高不純物濃度とされた第１電流分散層１３と、当該第１電流分散層１３内に形成された第１ディープ層１４とを有している。このため、ゲート絶縁膜２２に高電界が入り難くなり、ゲート絶縁膜２２が破壊されることを抑制できる。
また、第１電流分散層１３がｎ−型層１２よりも高不純物濃度とされているため、ドリフト層と接するようにディープ層が形成された従来のＳｉＣ半導体装置と比較して、第１ディープ層１４から延びる空乏層の広がりが抑制される。このため、第１ディープ層１４によって電流経路が狭くなることが抑制され、オン抵抗の低減を図ることができる。
さらに、第１電流分散層１３および第１ディープ層１４は、トレンチ２１よりも深い位置に形成されている。このため、第１ディープ層１４を形成する際にアライメントズレ等が発生したとしても、第１ディープ層１４とトレンチ２１とが接することを抑制できる。
また、第１ディープ層１４は、第１電流分散層１３内に形成されている。つまり、第１ディープ層１４は、第１ディープ層１４の底部とｎ−型層１２との間に第１電流分散層１３が位置するように形成されている。このため、第１ディープ層１４から延びる空乏層がｎ−型層１２側に大きく延び、オン抵抗が増加することを抑制できる。
さらに、第２ディープ層１７は、第１ディープ層１４の延設方向と交差する方向に延設されている。このため、第２ディープ層１７を第１ディープ層１４の延設方向に沿って延設した場合と比較して、位置ずれ等が発生した場合に第２ディープ層１７と第１ディープ層１４とが繋がらないという不具合が発生することを抑制できる。つまり、第１ディープ層１４がフローティング状態になるという不具合が発生することを抑制できる。
また、第２ディープ層１７は、第１ディープ層１４とベース領域１８（つまり、ソース電極２４）とを繋ぐ機能を主に発揮するものであり、トレンチ２１から離れた位置に形成されている。このため、第２ディープ層１７がトレンチ２１と接している場合と比較して、ベース領域１８に形成されたチャネルを通過した電子が第２電流分散層１５に流れる際、第２電流分散層１５へと流れる経路が狭くなることを抑制できる。したがって、オン抵抗が増加することを抑制できる。
さらに、第２電流分散層１５は、ｎ−型層１２よりも高不純物濃度とされている。このため、例えば、第２電流分散層１５がｎ−型層１２と同じ不純物濃度とされている場合と比較して、第２ディープ層１７から延びる空乏層の広がりも抑制される。つまり、第１電流分散層１３内の電流経路が狭くなることを抑制できる。したがって、オン抵抗が増加することを抑制できる。
また、第１電流分散層１３および第１ディープ層１４は、第１電流分散層１３の不純物濃度をｙ［ｃｍ−３］、第１電流分散層１３の幅をｘ［μｍ］とすると、２×１０１６／ｘ１．７２８<ｙ<−２×１０１７ｘ＋３×１０１７となるように形成されている。このため、オン抵抗を低減しつつ、ゲート絶縁膜２２に印加される電界を低減でき、さらに耐圧が低下することも抑制できる。
さらに、第１電流分散層１３は、セル領域１のみに形成されており、外周領域２には形成されていない。このため、外周領域２では、空乏層が広がり易い構成となり、等電位線の間隔が広がり易くなることで電界集中が発生し難い構成とできる。したがって、設計の自由度を向上できる。
また、第１電流分散層１３は、イオン注入によって形成される。このため、第１電流分散層１３をエピタキシャル膜で形成する場合と比較して、第１電流分散層１３の不純物濃度の制御が容易になり、特性がばらつくことを抑制できる。
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１ディープ層１４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１４に示されるように、第１ディープ層１４は、ｘ軸方向に沿って複数延設されている。そして、隣合う第１ディープ層１４同士は、複数の箇所で繋がっている。つまり、本実施形態では、第１ディープ層１４は、格子状に形成されているといえる。なお、本実施形態では、第１電流分散層１３は、最も狭い部分の長さが上記幅ｘとなる。つまり、例えば、図１４中では、第１電流分散層１３は、第１ディープ層１４で囲まれる部分の平面形状が正方形とされているが、平面形状が長方形状である場合、短辺の長さが上記幅ｘとなる。
以上説明したように、本実施形態では、第１ディープ層１４が格子状に形成されている。このため、さらに第１ディープ層１４と第２ディープ層１７とが繋がらないという不具合が発生することをさらに抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記各実施形態では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
また、上記第１実施形態において、外周領域２はメサ構造とされていてもよい。すなわち、図１５および図１６に示されるように、外周領域２は、ソース領域１９、ベース領域１８を貫通してｎ−型層１２に達する凹部２８が形成されたメサ構造とされていてもよい。なお、図１５のセル領域１は、図１中のII−II線に沿った断面に相当し、図１６中のセル領域１は、図１中のIII−III線に沿った断面に相当する。
そして、上記各実施形態において、第２ディープ層１７は、複数形成されておらず、１つのみであってもよい。このようなＳｉＣ半導体装置としても、１つの第２ディープ層１７が各第１ディープ層１４と繋がることにより、上記各実施形態と同様の効果を得ることができる。
さらに、上記各実施形態において、第１ディープ層１４は、例えば、ｙ軸方向に沿って延設されていてもよい。つまり、第１ディープ層１４は、第２ディープ層１７と同じ方向に延設されていてもよい。また、上記各実施形態において、第２電流分散層１５は、例えば、ｎ−型層１２と同じ不純物濃度とされていてもよい。そして、第１電流分散層１３は、外周領域２にも形成されていてもよい。
また、上記各実施形態において、コンタクト層２０を形成されていなくてもよい。つまり、ソース電極２４がベース領域１８と接続されていてもよい。
そして、上記各実施形態において、ゲート絶縁膜２２は、熱酸化によらない酸化膜、または窒化膜等を含む構成とされていてもよい。
さらに、上記各実施形態において、ベース領域１８上にｐ型不純物層をエピタキシャル成長させることによってコンタクト層２０を形成した後、ソース領域１９を形成するようにしてもよい。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１１ 基板
１２ ｎ−型層（第１不純物領域）
１３ 第１電流分散層
１４ 第１ディープ層
１５ 第２電流分散層
１７ 第２ディープ層
１８ ベース領域
１９ ソース領域（第２不純物領域）
２１ トレンチ
２２ ゲート絶縁膜
２３ ゲート電極
２４ ソース電極（第１電極）
２６ ドレイン電極（第２電極）

Claims (10)

  1. トレンチゲート構造を有する炭化珪素半導体装置であって、
    炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
    前記第１不純物領域の上に形成された第２導電型の炭化珪素からなるベース領域（１８）と、
    前記ベース領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
    前記第２不純物領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
    前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第２電極（２６）と、を備え、
    前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第１電流分散層（１３）と、
    前記第１電流分散層内に形成され、前記第１電流分散層より浅くされると共に一方向を長手方向として延設された第２導電型の炭化珪素からなる複数の第１ディープ層（１４）と、
    前記第１電流分散層と前記ベース領域との間に形成され、前記トレンチの底部が位置し、第１導電型の炭化珪素からなる第２電流分散層（１５）と、
    前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、かつ前記トレンチから離れて形成された第２導電型の炭化珪素からなる第２ディープ層（１７）と、を有し、
    前記複数の第１ディープ層は、前記トレンチの長手方向と交差する方向に延設されており、
    前記第２ディープ層は、前記第１ディープ層の延設方向と交差する方向に延設されている炭化珪素半導体装置。
  2. 前記複数の第１ディープ層は、隣合う前記第１ディープ層同士が複数の箇所で繋がっている請求項１に記載の炭化珪素半導体装置。
  3. 前記第２電流分散層は、前記第１不純物領域よりも高不純物濃度とされている請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第１電流分散層は、当該第１電流分散層の不純物濃度をｙ［ｃｍ−３］とし、隣合う前記第１ディープ層の間に位置する部分における最も狭い部分の長さをｘ［μｍ］とすると、ｙ>２×１０１６／ｘ１．７２８とされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 前記第１電流分散層は、当該第１電流分散層の不純物濃度をｙ［ｃｍ−３］とし、隣合う前記第１ディープ層の間に位置する部分における最も狭い部分の長さをｘ［μｍ］とすると、ｙ<−２×１０１７ｘ＋３×１０１７とされている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記トレンチゲート構造が配置されるセル領域（１）と、前記セル領域を囲む外周領域（２）とを有し、
    前記第１電流分散層は、前記セル領域のみに形成され、
    前記外周領域には、第２導電型の炭化珪素からなるガードリング（２７）が形成されている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 前記トレンチは、＜１１−２０＞方向が前記長手方向とされている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. トレンチゲート構造を有する炭化珪素半導体装置の製造方法であって、
    炭化珪素からなる第１導電型または第２導電型の基板（１１）を用意することと、
    前記基板の表面上に、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなる第１不純物領域（１２）を形成することと、
    前記第１不純物領域上に、前記第１不純物領域よりも高不純物濃度とされた炭化珪素からなる第１導電型の第１電流分散層（１３）を形成することと、
    前記第１電流分散層にイオン注入を行って熱処理を行うことにより、前記第１電流分散層内に、前記第１電流分散層より浅くされると共に一方向を長手方向とする第２導電型の炭化珪素からなる複数の第１ディープ層（１４）を形成することと、
    前記第１電流分散層上に、第１導電型の炭化珪素からなる第２電流分散層（１５）を形成することと、
    前記第１電流分散層上に、前記第１ディープ層と繋がる第２導電型の炭化珪素からなる第２ディープ層（１７）を形成することと、
    前記第２電流分散層および前記第２ディープ層上に、第２導電型の炭化珪素からなるベース領域（１８）を形成することと、
    前記ベース領域の表層部に、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）を形成することと、
    前記第２不純物領域の表面から前記ベース領域を貫通し、かつ底面が前記第２電流分散層内に位置すると共に前記第２ディープ層と離れるように、一方向を長手方向とするトレンチ（２１）を形成することと、
    前記トレンチの内壁面にゲート絶縁膜（２２）を形成することと、
    前記トレンチ内において、前記ゲート絶縁膜の上にゲート電極（２３）を形成することと、
    前記第２不純物領域および前記ベース領域と電気的に接続される第１電極（２４）を形成することと、
    前記基板の裏面側に、前記基板と電気的に接続される第２電極（２６）を形成することと、を行い、
    前記第１電流分散層を形成することでは、前記第１不純物領域にイオン注入を行って熱処理を行うことで前記第１電流分散層を形成し、
    前記複数の第１ディープ層を形成することでは、前記トレンチの長手方向と交差する方向に前記複数の第１ディープ層を形成し、
    前記第２ディープ層を形成することでは、前記第１ディープ層の延設方向と交差する方向に前記第２ディープ層を形成する炭化珪素半導体装置の製造方法。
  9. 前記基板を用意することでは、セル領域と、前記セル領域を囲む外周領域とを構成可能な前記基板を用意し、
    前記第１電流分散層を形成することでは、前記セル領域のみに前記第１電流分散層を形成し、
    前記外周領域に、前記セル領域を囲む第１導電型のガードリング（２７）を形成する請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記第２電流分散層を形成することでは、エピタキシャル成長で前記第２電流分散層を形成し、
    前記ベース領域を形成することでは、エピタキシャル成長で前記ベース領域を形成する請求項８または９に記載の炭化珪素半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7180402B2 (ja) 2019-01-21 2022-11-30 株式会社デンソー 半導体装置
JP7379880B2 (ja) * 2019-06-21 2023-11-15 富士電機株式会社 半導体装置
JP7425943B2 (ja) * 2019-12-12 2024-02-01 株式会社デンソー 炭化珪素半導体装置
JP7443924B2 (ja) 2020-05-14 2024-03-06 富士電機株式会社 半導体装置
JP7532921B2 (ja) 2020-06-09 2024-08-14 富士電機株式会社 半導体装置
JP7458257B2 (ja) 2020-07-09 2024-03-29 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7476132B2 (ja) * 2021-03-23 2024-04-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7521553B2 (ja) 2021-03-24 2024-07-24 株式会社デンソー 炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法
WO2022202936A1 (ja) * 2021-03-24 2022-09-29 株式会社デンソー 炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法
WO2022239505A1 (ja) * 2021-05-14 2022-11-17 株式会社デンソー 半導体装置
JP2023023389A (ja) 2021-08-05 2023-02-16 株式会社デンソー 電界効果トランジスタとその製造方法
JP2023131028A (ja) 2022-03-08 2023-09-21 株式会社デンソー 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5252813B2 (ja) * 2007-03-15 2013-07-31 株式会社豊田中央研究所 半導体装置の製造方法
CN100565879C (zh) * 2008-01-08 2009-12-02 苏州硅能半导体科技股份有限公司 一种深沟槽大功率mos器件及其制造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2009302436A (ja) * 2008-06-17 2009-12-24 Denso Corp 炭化珪素半導体装置の製造方法
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5728992B2 (ja) 2011-02-11 2015-06-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8637922B1 (en) * 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
JP5971414B2 (ja) 2013-06-12 2016-08-17 三菱電機株式会社 半導体装置
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6237408B2 (ja) 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

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