[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2009010348A - チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法 - Google Patents

チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法 Download PDF

Info

Publication number
JP2009010348A
JP2009010348A JP2008131631A JP2008131631A JP2009010348A JP 2009010348 A JP2009010348 A JP 2009010348A JP 2008131631 A JP2008131631 A JP 2008131631A JP 2008131631 A JP2008131631 A JP 2008131631A JP 2009010348 A JP2009010348 A JP 2009010348A
Authority
JP
Japan
Prior art keywords
channel layer
film transistor
layer
thin film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008131631A
Other languages
English (en)
Inventor
Sun-Il Kim
善 日 金
I-Hun Song
利 憲 宋
Young-Soo Park
永 洙 朴
Dong-Hoon Kang
東 勳 姜
Chang-Jung Kim
昌 ジョン 金
Jae Chul Park
宰 撤 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2009010348A publication Critical patent/JP2009010348A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Abstract

【課題】スイッチング特性に優れ、動作速度の速い薄膜トランジスタを具現できるチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法を提供する。
【解決手段】本発明のチャンネル層は、薄膜トランジスタに用いるチャンネル層であって、遷移金属のドーピングされたIZOを含む。薄膜トランジスタは、ゲート絶縁層を挟んで形成されたゲート電極及びこのチャンネル層と、このチャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極と、を備える。
【選択図】図1

Description

本発明は半導体素子に関し、より詳細には、チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法に関する。
薄膜トランジスタ(Thin Film Transistor)は、液晶表示装置又は有機発光表示装置のような平板表示装置でスイッチング素子として使われる。薄膜トランジスタの移動度(mobility)又は漏れ電流などは、電荷キャリアの移動する経路であるチャンネル層の物質及び状態に大きく左右される。
現在、商用化されている液晶表示装置の場合、薄膜トランジスタのチャンネル層は、殆ど非晶質シリコン層である。薄膜トランジスタのチャンネル層が非晶質シリコン層であるとき、電荷移動度は、0.5cm/Vs前後と非常に低いために、液晶表示装置の動作速度を速めがたいという問題点がある。
このため、非晶質シリコン層より移動度の大きい酸化物半導体物質層、例えばZnO系(based)物質層を薄膜トランジスタのチャンネル層として使用するための研究が進められている。ZnO系の物質層の移動度は、非晶質シリコン層の移動度の数十倍以上であることが可能であるために、ZnO系の物質層をチャンネル層として使用した薄膜トランジスタは、次世代表示装置の駆動素子として期待を集めている。
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、非晶質シリコンより高い移動度を有する物質によって形成されたチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法提供することにある。
上記目的を達成するためになされた本発明のチャンネル層は、薄膜トランジスタに用いるチャンネル層であって、遷移金属のドーピングされたIZO(Indium Zinc Oxide)を含むことを特徴とする。
前記チャンネル層は、a(In)・b(ZnO)(ここで、a、bは、それぞれa>0、b>0の条件を満足する実数)物質によって形成されたものであり得る。
前記チャンネル層は、a(In)・b(ZnO)(ここで、a、bは、それぞれ0<a≦1、b≧1の条件を満足する実数)物質によって形成されたものであり得る。
前記遷移金属は、9〜11族元素のうちの少なくともいずれか一つであり得る。
前記遷移金属は、Ni又はCuであり得る。
前記遷移金属のドーピング濃度は、10〜1022atom/cmであり得る。
上記目的を達成するためになされた本発明の薄膜トランジスタは、基板上に備わるゲート電極及び前記チャンネル層と、前記ゲート電極と前記チャンネル層との間に備わるゲート絶縁層と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極とを備えることを特徴とする。
前記ゲート電極は、前記チャンネル層上に形成され得る。その場合、前記ゲート絶縁層と前記ゲート電極との上に、保護層が更に備わり得る。
前記ゲート電極は、前記チャンネル層の下部に形成され得る。その場合、前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に、保護層が更に備わり得る。
上記目的を達成するためになされた本発明のチャンネル層の形成方法は、薄膜トランジスタで使われるチャンネル層の形成方法であって、チャンネル形成のための半導体物質層を設ける段階と、前記半導体物質層をパターニングしてチャンネル層を形成する段階と、を有し、前記半導体物質層は、遷移金属のドーピングされたIZOを含むことを特徴とする。
上記目的を達成するためになされた本発明の一特徴による薄膜トランジスタの製造方法は、基板上に前記本発明のチャンネル層の形成方法によってチャンネル層を形成する段階と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、前記チャンネル層の露出部、前記ソース電極及び前記ドレイン電極上にゲート絶縁層を形成する段階と、前記ゲート絶縁層上にゲート電極を形成する段階と、を有する。
前記ゲート絶縁層と前記ゲート電極との上に保護層を形成する段階を更に有することができる。
上記目的を達成するためになされた本発明の他の特徴による薄膜トランジスタの製造方法は、基板上にゲート電極とゲート絶縁層とを順に形成する段階と、前記ゲート絶縁層上に前記本発明のチャンネル層の形成方法によってチャンネル層を形成する段階と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、を有する。
前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に保護層を形成する段階を更に有することができる。
このような本発明を利用すれば、電荷移動度の高いチャンネル層を含む薄膜トランジスタを具現できる。
本発明は、薄膜トランジスタのチャンネル層として、遷移金属のドーピングされたIZO層を使用する。このような本発明を利用すれば、スイッチング特性に優れ、動作速度の速い薄膜トランジスタを具現できる。
以下、本発明のチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。添付された図面に示された層や領域の幅及び厚さは、明細書の明確性のために多少誇張されるように図示されている。
図1は、本発明の実施例1による薄膜トランジスタ(以下、本発明の第1薄膜トランジスタ)を示している。本発明の第1薄膜トランジスタは、ゲート電極140がチャンネル層110上に形成されるトップゲート構造である。
図1を参照すれば、基板100上にチャンネル層110が形成されている。基板100は、シリコン基板、ガラス基板及びプラスチック基板のうちの一つであって、透明又は不透明であり得る。基板100上に、ソース電極120a及びドレイン電極120bがチャンネル層110の両端にそれぞれ接触するように形成されている。ソース電極120a及びドレイン電極120bは、単一金属層又は多重金属層であり得る。基板100上に、チャンネル層110、ソース電極120a及びドレイン電極120bを覆うゲート絶縁層130が形成されている。ゲート絶縁層130上に、ゲート電極140が形成されている。ゲート電極140は、チャンネル層110上に位置する。ゲート電極140は、ソース電極120aと同じ金属であるが、他の金属でもあり得る。ゲート絶縁層130上に、ゲート電極140を覆う保護層150が形成されている。ゲート絶縁層130及び保護層150は、シリコン酸化物層又はシリコン窒化物層であり得る。
一方、チャンネル層110、ソース電極120a、ドレイン電極120b、ゲート絶縁層130及びゲート電極140の厚さは、それぞれ30〜200nm、10〜200nm、10〜200nm、50〜300nm及び100〜300nmほどであり得る。
チャンネル層110は、遷移金属のドーピングされたIZO(Indium Zinc Oxide)層である。IZO層は、a(In)・b(ZnO)層であり得る。ここで、a及びbは、それぞれa>0及びb>0の条件を満足する実数であるが、0<a≦1及びb≧1の条件を満足する実数であることが望ましい。遷移金属は、9〜11族元素(Co、Rh、Ir、Mt、Ni、Pd、Pt、Ds、Cu、Ag、Au、Rg)のうちの少なくともいずれか一つであり得る。例えば、遷移金属は、Ni又はCuであり得る。遷移金属のドーピング濃度は、10〜1022atom/cmであることが望ましい。
図2は、本発明の実施例2による薄膜トランジスタ(以下、本発明の第2薄膜トランジスタ)を示している。本発明の第2薄膜トランジスタは、ゲート電極240がチャンネル層210の下に形成されるボトムゲート構造である。
図2を参照すれば、基板200上にゲート電極240が形成されており、基板200上に、ゲート電極240を覆うゲート絶縁層230が形成されている。ゲート電極240の上側のゲート絶縁層230上に、チャンネル層210が形成されている。チャンネル層210は、遷移金属のドーピングされたIZO層であり得る。チャンネル層210のX軸方向の幅は、ゲート電極240のX軸方向の幅より大きくあり得る。ゲート絶縁層230上に、ソース電極220a及びドレイン電極220bがチャンネル層210の両端にそれぞれ接触するように形成されている。ゲート絶縁層230上に、チャンネル層210、ソース電極220a及びドレイン電極220bを覆う保護層250が形成されている。図2の基板200、チャンネル層210、ソース電極220a、ドレイン電極220b、ゲート絶縁層230、ゲート電極240、保護層250それぞれの材質及び厚さは、図1の基板100、チャンネル層110、ソース電極120a、ドレイン電極120b、ゲート絶縁層130、ゲート電極140、保護層150それぞれのそれらと同一であり得る。
図3乃至図8は、本発明の実施例1による薄膜トランジスタの製造方法(以下、本発明の第1方法)を示している。図1と図3乃至図8とで同じ図面符号は、同じ構成要素を示す。
図3を参照すれば、基板100上に、チャンネル用の半導体物質層110’を形成する。半導体物質層110’は、遷移金属のドーピングされたIZO層であり得る。遷移金属は、9〜11族元素のうちの少なくともいずれか一つであり得る。遷移金属のドーピング濃度は、10〜1022atom/cmであることが望ましい。半導体物質層110’は、スパッタリング法又は蒸発(evaporation)法のような物理気相蒸着(PVD:Physical Vapor Deposition)法で形成できる。半導体物質層110’の形成に1個以上のターゲットが使われ、遷移金属は、ターゲットに含まれていることが可能である。例えば、1個以上のターゲットは、In及びGaのうちの少なくとも一つと、遷移金属とを含むことができる。もしターゲットが遷移金属を含まないならば、基板100上に未ドーピングIZO層が形成されるが、その場合、未ドーピングIZO層に遷移金属イオンを注入(implantation)することにより、半導体物質層110’を形成できる。従って、半導体物質層110’は、遷移金属のドーピングされたa(InO3)・b(ZnO)層であり得る。ここで、a及びbは、それぞれa>0及びb>0の条件を満足する実数であるが、0<a≦1及びb≧1の条件を満足する実数であることが望ましい。
図4を参照すれば、半導体物質層110’をパターニングしてチャンネル層110を形成する。
図5を参照すれば、基板100上に、チャンネル層110を覆うソース/ドレイン電極層120を形成する。ソース/ドレイン電極層120は、単一金属層又は多重金属層によって形成できる。
図6を参照すれば、ソース/ドレイン電極層120を所定の方法、例えばドライエッチング法によってパターニングし、チャンネル層110の上部ならば一部を露出させ、チャンネル層110両端にそれぞれ接触されたソース電極120a及びドレイン電極120bを形成する。
図7を参照すれば、基板100上に、チャンネル層110の露出した部分とソース電極120a及びドレイン電極120bとを覆うゲート絶縁層130を形成する。ゲート絶縁層130は、シリコン酸化物又はシリコン窒化物によって形成できる。次に、ゲート絶縁層130上に、ゲート電極140を形成する。ゲート電極140は、チャンネル層110上に位置するように形成する。ゲート電極140は、ソース/ドレイン電極層120と同じ金属又は異なる金属によって形成できる。
図8を参照すれば、ゲート絶縁層130上に、ゲート電極140を覆うように保護層150を形成する。保護層150は、シリコン酸化物又はシリコン窒化物によって形成できる。このような方法によって形成された薄膜トランジスタは、所定温度でアニーリング可能である。
図9乃至図12は、本発明の実施例2による薄膜トランジスタの製造方法(以下、本発明の第2方法)を示している。本発明の第2方法は、ボトムゲート構造の薄膜トランジスタの製造方法である。図2と図9乃至図12とで同じ図面符号は、同じ構成要素を示す。
図9を参照すれば、基板200上にゲート電極240を形成し、基板200上にゲート電極240を覆うゲート絶縁層230を形成する。
図10を参照すれば、ゲート絶縁層230上にチャンネル層210を形成する。このとき、チャンネル層210は、ゲート電極240上に位置するように形成する。ここで、チャンネル層210は、図3及び図4を参照して説明したチャンネル層110の形成方法と同じ方法によって形成でき、図2のチャンネル層210と等価であり得る。
図11を参照すれば、ゲート絶縁層230上に、チャンネル層210の両端にそれぞれ接触してチャンネル層210の上部面の一部を露出させるソース電極220a及びドレイン電極220bを形成する。
図12を参照すれば、基板200上に、チャンネル層210の露出した部分と、ソース電極220a及びドレイン電極220bとを覆う保護層250を形成する。
図13は、本発明の実施例2によって製造した薄膜トランジスタのドレイン電圧Vd別のゲート電圧Vg−ドレイン電流Idの特性を示している。図13は、NiのドーピングされたIZO層をチャンネル層210として使用した薄膜トランジスタについての結果である。このとき、チャンネル層210で、Zn、In及びNiの含有量比は、Zn:In:Ni=1:1.0121:0.0079(atomic ratio)ほどである。
図14は、本発明の実施例との比較のための比較例によって製造した薄膜トランジスタのドレイン電圧Vd別のゲート電圧Vg−ドレイン電流Idの特性を示している。図14は、未ドーピングIZO層をチャンネル層として使用した薄膜トランジスタについての結果である。比較例によって製造した薄膜トランジスタで、チャンネル層の材質を除外した残りの構成は、図2のそれと同一である。
図13及び図14を参照すれば、本発明による薄膜トランジスタは、10.1Vほどの高いVdでもすぐれたスイッチング特性を示す一方、比較例による薄膜トランジスタは、0.1Vほどの低いVdでもスイッチング特性が示されないということが分かる。このような結果は、本発明の薄膜トランジスタのチャンネル層210にドーピングされた遷移金属がチャンネル層210の電気伝導度を適切に調節するためである。更に具体的に説明すれば、比較例による薄膜トランジスタのチャンネル層は、4個の原子価原子を有するInを含み、遷移金属を含まない。このような比較例のチャンネル層は、過度に大きい電気伝導度を有し、注目すべきゲート電圧範囲でスイッチング特性を示さない。一方、本発明による薄膜トランジスタのチャンネル層210は、4つ未満の原子価電子を有する遷移金属を含むために、スイッチングのための適切な電気伝導度を有しうる。また、比較例のチャンネル層、すなわち未ドーピングIZO層は、光に非常に敏感に反応するために、表示装置のチャンネル層として適用するのに不適であるが、遷移金属のドーピングされたチャンネル層110、210は、光に対して安定的であるゆえに、表示装置のチャンネル層として適用するのに適している。
併せて、図13の結果から、本発明による薄膜トランジスタのオン(ON)電流とオフ(OFF)電流との比(ON/OFF current ratio)は、10ほどと高いことが分かる。また、本発明の薄膜トランジスタは、30cm/Vsほどの高い移動度を有する。従って、本発明の薄膜トランジスタは、優秀なスイッチング特性を示すことができる。
上記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものと見るより、望ましい実施形態の例示として解釈されねばならない。例えば、本発明の属する技術分野で当業者ならば、薄膜トランジスタの構成要素及び構造は、それぞれ多様化されて変形され得るということが分かる。また、薄膜トランジスタは、液晶表示装置や有機発光表示装置の分野だけではなく、メモリ素子及び論理素子の分野などにも適用され得るということが分かる。よって、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明のチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法は、例えば、スイッチング素子関連の技術分野に効果的に適用可能である。
本発明の実施例1による薄膜トランジスタを示す断面図である。 本発明の実施例2による薄膜トランジスタを示す断面図である。 本発明の実施例1による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例1による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例1による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例1による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例1による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例1による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例2による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例2による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例2による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例2による薄膜トランジスタの製造方法を示す断面図である。 本発明の実施例2によって製造した薄膜トランジスタのドレイン電圧Vd別のゲート電圧Vg−ドレイン電流Idの特性を示すグラフである。 本発明の実施例との比較のための比較例によって製造した薄膜トランジスタのドレイン電圧Vd別のゲート電圧Vg−ドレイン電流Idの特性を示すグラフである。
符号の説明
100、200 基板
110、210 チャンネル層
110’ 半導体物質層
120 ソース/ドレイン電極層
120a、220a ソース電極
120b、220b ドレイン電極
130、230 ゲート絶縁層
140、240 ゲート電極
150、250 保護層

Claims (25)

  1. 薄膜トランジスタに用いるチャンネル層であって、
    遷移金属のドーピングされたIZOを含むことを特徴とするチャンネル層。
  2. 前記チャンネル層は、a(In)・b(ZnO)(ここで、a、bは、それぞれa>0、b>0の条件を満足する実数)物質によって形成されることを特徴とする請求項1に記載のチャンネル層。
  3. 前記チャンネル層は、a(In)・b(ZnO)(ここで、a、bは、それぞれ0<a≦1、b≧1の条件を満足する実数)物質によって形成されることを特徴とする請求項2に記載のチャンネル層。
  4. 前記遷移金属は、9〜11族元素のうちの少なくともいずれか一つであることを特徴とする請求項1に記載のチャンネル層。
  5. 前記遷移金属は、9〜11族元素のうちの少なくともいずれか一つであることを特徴とする請求項2に記載のチャンネル層。
  6. 前記遷移金属は、Ni又はCuであることを特徴とする請求項4に記載のチャンネル層。
  7. 前記遷移金属は、Ni又はCuであることを特徴とする請求項5に記載のチャンネル層。
  8. 前記遷移金属のドーピング濃度は、10〜1022atom/cmであることを特徴とする請求項1に記載のチャンネル層。
  9. 基板上に備わるゲート電極及び請求項1に記載のチャンネル層と、
    前記ゲート電極と前記チャンネル層との間に備わるゲート絶縁層と、
    前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極と、を備えることを特徴とする薄膜トランジスタ。
  10. 前記ゲート電極は、前記チャンネル層上に形成されることを特徴とする請求項9に記載の薄膜トランジスタ。
  11. 前記ゲート絶縁層と前記ゲート電極との上に備わる保護層を更に備えることを特徴とする請求項10に記載の薄膜トランジスタ。
  12. 前記ゲート電極は、前記チャンネル層の下部に形成されることを特徴とする請求項9に記載の薄膜トランジスタ。
  13. 前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に備わる保護層を更に備えることを特徴とする請求項12に記載の薄膜トランジスタ。
  14. 薄膜トランジスタで使われるチャンネル層の形成方法であって、
    チャンネル形成のための半導体物質層を設ける段階と、
    前記半導体物質層をパターニングしてチャンネル層を形成する段階と、を有し、
    前記半導体物質層は、遷移金属のドーピングされたIZOを含むことを特徴とするチャンネル層の形成方法。
  15. 前記チャンネル層は、a(In)・b(ZnO)(ここで、a、bは、それぞれa>0、b>0の条件を満足する実数)物質によって形成されることを特徴とする請求項14に記載のチャンネル層の形成方法。
  16. 前記チャンネル層は、a(In)・b(ZnO)(ここで、a、bは、それぞれ0<a≦1、b≧1の条件を満足する実数)物質によって形成されることを特徴とする請求項15に記載のチャンネル層の形成方法。
  17. 前記遷移金属は、9〜11族元素のうちの少なくともいずれか一つであることを特徴とする請求項14に記載のチャンネル層の形成方法。
  18. 前記遷移金属は、9〜11族元素のうちの少なくともいずれか一つであることを特徴とする請求項15に記載のチャンネル層の形成方法。
  19. 前記遷移金属は、Ni又はCuであることを特徴とする請求項17に記載のチャンネル層の形成方法。
  20. 前記遷移金属は、Ni又はCuであることを特徴とする請求項18に記載のチャンネル層の形成方法。
  21. 前記遷移金属のドーピング濃度は、10〜1022atom/cmであることを特徴とする請求項14に記載のチャンネル層の形成方法。
  22. 基板上に請求項14に記載のチャンネル層を形成する段階と、
    前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、
    前記チャンネル層の露出部、前記ソース電極及び前記ドレイン電極上にゲート絶縁層を形成する段階と、
    前記ゲート絶縁層上にゲート電極を形成する段階と、を有することを特徴とする薄膜トランジスタの製造方法。
  23. 前記ゲート絶縁層と前記ゲート電極との上に保護層を形成する段階を更に有することを特徴とする請求項22に記載の薄膜トランジスタの製造方法。
  24. 基板上にゲート電極とゲート絶縁層とを順に形成する段階と、
    前記ゲート絶縁層上に請求項14に記載のチャンネル層を形成する段階と、
    前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、を有することを特徴とする薄膜トランジスタの製造方法。
  25. 前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に保護層を形成する段階を更に有することを特徴とする請求項24に記載の薄膜トランジスタの製造方法。
JP2008131631A 2007-06-27 2008-05-20 チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法 Pending JP2009010348A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063826A KR101344483B1 (ko) 2007-06-27 2007-06-27 박막 트랜지스터

Publications (1)

Publication Number Publication Date
JP2009010348A true JP2009010348A (ja) 2009-01-15

Family

ID=40159323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008131631A Pending JP2009010348A (ja) 2007-06-27 2008-05-20 チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法

Country Status (4)

Country Link
US (1) US8324628B2 (ja)
JP (1) JP2009010348A (ja)
KR (1) KR101344483B1 (ja)
CN (1) CN101335301B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119675A (ja) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011129888A (ja) * 2009-11-06 2011-06-30 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012256399A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
KR101728943B1 (ko) 2015-04-24 2017-04-20 경희대학교 산학협력단 접촉 인식 센서
US10890761B2 (en) 2015-04-24 2021-01-12 University-Industry Cooperation Group Of Kyung Hee University Photoreactive sensor including optical amplification phototransistor, and display panel and vehicle control system including photoreactive sensor

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102576735B (zh) * 2009-09-30 2016-01-20 大日本印刷株式会社 挠性装置用基板、挠性装置用薄膜晶体管基板、挠性装置、薄膜元件用基板、薄膜元件、薄膜晶体管、薄膜元件用基板的制造方法、薄膜元件的制造方法及薄膜晶体管的制造方法
CN104332177B (zh) 2009-11-20 2018-05-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
EP2348531B1 (en) * 2010-01-26 2021-05-26 Samsung Electronics Co., Ltd. Thin film transistor and method of manufacturing the same
KR20180118803A (ko) * 2011-10-07 2018-10-31 어플라이드 머티어리얼스, 인코포레이티드 아르곤 가스 희석으로 실리콘 함유 층을 증착하기 위한 방법들
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6051960B2 (ja) * 2012-03-19 2016-12-27 株式会社リコー 導電性薄膜、導電性薄膜形成用塗布液、電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
CN105514211B (zh) * 2015-12-18 2017-08-25 河南大学 一种栅压控制的透明场效应紫外探测器及其制备方法
US11710775B2 (en) * 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric field effect transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) * 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007073703A (ja) * 2005-09-06 2007-03-22 Canon Inc 薄膜トランジスタ及び薄膜ダイオード

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2004193446A (ja) 2002-12-13 2004-07-08 Sanyo Electric Co Ltd 半導体装置の製造方法および薄膜トランジスタの製造方法
JP2004235180A (ja) 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
TWI221341B (en) * 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) * 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007073703A (ja) * 2005-09-06 2007-03-22 Canon Inc 薄膜トランジスタ及び薄膜ダイオード

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510757B2 (en) 2009-10-30 2019-12-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage element
US10811417B2 (en) 2009-10-30 2020-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI574388B (zh) * 2009-10-30 2017-03-11 半導體能源研究所股份有限公司 半導體裝置
US8896042B2 (en) 2009-10-30 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US11963374B2 (en) 2009-10-30 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9105511B2 (en) 2009-10-30 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US9373640B2 (en) 2009-10-30 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9685447B2 (en) 2009-10-30 2017-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor including oxide semiconductor
US11322498B2 (en) 2009-10-30 2022-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011119675A (ja) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
US9589961B2 (en) 2009-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including write access transistor having channel region including oxide semiconductor
US10056385B2 (en) 2009-11-06 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including write access transistor whose oxide semiconductor layer including channel formation region
US9001566B2 (en) 2009-11-06 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2011129888A (ja) * 2009-11-06 2011-06-30 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012256399A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US10890761B2 (en) 2015-04-24 2021-01-12 University-Industry Cooperation Group Of Kyung Hee University Photoreactive sensor including optical amplification phototransistor, and display panel and vehicle control system including photoreactive sensor
KR101728943B1 (ko) 2015-04-24 2017-04-20 경희대학교 산학협력단 접촉 인식 센서

Also Published As

Publication number Publication date
CN101335301A (zh) 2008-12-31
KR101344483B1 (ko) 2013-12-24
KR20080114357A (ko) 2008-12-31
US8324628B2 (en) 2012-12-04
US20090001432A1 (en) 2009-01-01
CN101335301B (zh) 2013-09-18

Similar Documents

Publication Publication Date Title
JP2009010348A (ja) チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法
JP5546733B2 (ja) 薄膜トランジスタ及びその製造方法
JP5536328B2 (ja) トランジスタ及びその製造方法
KR101413655B1 (ko) 산화물 반도체 박막 트랜지스터의 제조 방법
US8466462B2 (en) Thin film transistor and method of fabricating the same
EP2634812B1 (en) Transistor, Method Of Manufacturing The Same And Electronic Device Including Transistor
US9570621B2 (en) Display substrate, method of manufacturing the same
US20120025187A1 (en) Transistors, methods of manufacturing transistors, and electronic devices including transistors
JP5339792B2 (ja) 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置
US8912536B2 (en) Transistors, methods of manufacturing the same and electronic devices including transistors
KR101238823B1 (ko) 박막 트랜지스터 및 그의 제조 방법
JP2010080936A (ja) アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ
JP2011071476A (ja) 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
TW200937534A (en) Method for manufacturing field-effect transistor
JP2010021555A (ja) トランジスタ
KR20100135544A (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR20150030518A (ko) 박막 트랜지스터 및 그 제조 방법
KR20150097642A (ko) 온도 안정도가 향상된 금속산화물 tft
JP6260326B2 (ja) 薄膜トランジスタ装置及びその製造方法
KR20150026322A (ko) 표시 기판 및 표시 기판의 제조 방법
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
KR102231372B1 (ko) 산화물 반도체 박막 트랜지스터 및 이의 제조방법
TW202230798A (zh) 半導體元件
KR101088366B1 (ko) 매설층을 갖는 박막 트랜지스터 및 그 제조 방법
CN118039702A (zh) 一种顶栅肖特基氧化物薄膜晶体管及制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130702