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JP2004193446A - 半導体装置の製造方法および薄膜トランジスタの製造方法 - Google Patents

半導体装置の製造方法および薄膜トランジスタの製造方法 Download PDF

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JP2004193446A
JP2004193446A JP2002361694A JP2002361694A JP2004193446A JP 2004193446 A JP2004193446 A JP 2004193446A JP 2002361694 A JP2002361694 A JP 2002361694A JP 2002361694 A JP2002361694 A JP 2002361694A JP 2004193446 A JP2004193446 A JP 2004193446A
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forming
semiconductor layer
insulating layer
manufacturing
layer
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Katsutoshi Takeda
勝利 武田
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

【課題】良好な電気的特性を有するとともに製造プロセスの簡略化と低コスト化が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、基板1の上に、実質的に不純物を含まないZnOからなる半導体層2を形成する工程と、半導体層2の上に実質的に不純物を含まないZnOからなるゲート絶縁層4を形成する工程とを備えている。
【選択図】 図5

Description

【0001】
【発明の属する技術分野】
この発明は、半導体装置の製造方法および薄膜トランジスタの製造方法に関し、特に、ZnO(酸化亜鉛)からなる半導体装置の製造方法および薄膜トランジスタの製造方法に関する。
【0002】
近年、ZnO系の透光性を有する半導体を用いた半導体装置が提案されている(例えば、特許文献1〜3参照)。ここで、ZnOは、直接遷移型の半導体材料で、禁制帯幅が大きい(〜3.4eV)という特徴を有している。このZnO系半導体を用いることによって、透光性を有する薄膜トランジスタ(TFT)やダイオードなどの半導体装置を形成することができる。
【0003】
【特許文献1】
特開2000−150900号公報
【特許文献2】
特開2000−277534号公報
【特許文献3】
特開2002−076356号公報
【0004】
図9〜図11は、従来のTFTの製造プロセスを説明するための断面図である。図9〜図11を参照して、従来のTFTの製造プロセスについて説明する。
【0005】
まず、図9に示すように、ガラス基板101の上に、スパッタ法によって、約200nmの膜厚を有するNiやMnなどの3d遷移金属元素が添加されたZnO膜からなる半導体層102を形成する。スパッタターゲットとしてはNiやMnなどがドープされたZnOを、また、スパッタガスとしてはArと酸素の混合ガスを用いる。
【0006】
次に、図10に示すように、半導体層102におけるチャネル領域102cの上に、スパッタ法によって、約300nmの膜厚を有するLiやNaなどの1価の価数を取りうる元素が添加されたZnO膜からなるゲート絶縁層103を形成する。ここで、スパッタターゲットとしてはLiやNaなどがドープされたZnO膜を、また、スパッタガスとしてはArと酸素の混合ガスを用いる。
【0007】
最後に、図11に示すように、ゲート絶縁層103の上に、ゲート電極105を形成する。また、半導体層102におけるソース領域102s、ドレイン領域102dの上に、それぞれソース電極104sおよびドレイン電極104dを形成する。各電極は、スパッタ法によって形成される、約300nmの膜厚を有するAlやGaなどが添加されたZnO膜から構成される。ここで、スパッタターゲットとしてはAlやGaなどがドープされたZnOを、また、スパッタガスとしてはArと酸素の混合ガスを用いる。このようにして、従来のTFTが形成される。
【0008】
上記のように、基板上にチャネル領域を含む半導体層、ゲート絶縁層およびゲート電極の順序で形成されている構造のTFTは、一般に、トップゲート型TFTと呼ばれており、また、チャネル領域を含む半導体層に対して、ソース電極、ドレイン電極およびゲート電極が同一面上に形成されているTFTは、一般に、コプレーナー型TFTと呼ばれている。反対に、基板上にゲート電極、ゲート絶縁層およびチャネル領域を含む半導体層の順序で形成されている構造のTFTは、ボトムゲート型TFTと呼ばれており、ソース電極およびドレイン電極とゲート電極とがチャネル領域を含む半導体層のそれぞれ反対の面上に形成されているTFTは、スタガ型TFTと呼ばれている。
【0009】
【発明が解決しようとする課題】
しかしながら、上記した従来のTFTの製造方法では、ゲート絶縁層103を形成する際に、絶縁性を高めるために、ZnO膜中にLiやNaなどの導電性制御用の不純物を添加する必要があった。また、半導体層102やソース電極104s、ドレイン電極104dおよびゲート電極105の形成においても、ZnO膜中にNi、Mn、AlおよびGaなどの導電型および導電性などの電気的特性制御用の不純物を添加する必要があった。その結果、各構成層中の結晶格子に乱れが生じることによって、特に、チャネル領域を含む半導体層とゲート絶縁層との間の界面接合の整合性が低下するために界面準位が増加したり、あるいは、各構成層中の導電性制御用の不純物が相互に拡散したりすることによって、TFTの電気的特性が悪化するという問題点があった。
【0010】
また、各不純物元素を含むターゲットをそれぞれ準備する必要があり、製造コストが増加するという問題点があった。
【0011】
さらに、各構成層の形成時に、形成室内部の壁面などに付着したZnO膜からのLi、Na、Ni、Mn、AlおよびGaなどの不純物の侵入を防止するために、各構成層に添加する不純物毎に形成室を準備する必要があり、製造プロセスが複雑化するとともに製造コストが増加するという問題点があった。
【0012】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の目的は、良好な電気的特性を有するとともに製造プロセスの簡略化と低コスト化が可能な半導体装置の製造方法を提供することである。
【0013】
この発明のさらにもう1つの目的は、良好な電気的特性と透光性とを有するとともに製造プロセスの簡略化と低コスト化が可能な薄膜トランジスタの製造方法を提供することである。
【0014】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1の局面による半導体装置の製造方法は、実質的に不純物を含まないZnOからなる半導体層を形成する工程と、実質的に不純物を含まないZnOからなる絶縁層を形成する工程とを備えている。ここで、不純物とは、ZnO膜の導電性や導電型を制御することが可能な電気的特性制御用の不純物であって、例えば、B、Al、Ga、InおよびTlなどのIII族元素、F、Cl、BrおよびIなどのVII族元素、Li、Na、K、RbおよびCsなどのI族元素N、P、As、SbおよびBiなどのV族元素、CdやHgなどのIIB族元素、Be、Mg、Ca、Sr、BaおよびRaなどのIIA族元素、S、Se、TeおよびPoなどのVIB族元素、Ni、Mn、Co、Fe、Sc、Ti、V、CrおよびCuなどの3d遷移金属元素、Sc、YおよびLaなどの希土類元素、およびAuおよびAgなどの1価の価数を取りうる元素などである。
【0015】
なお、本発明における「実質的に不純物を含まない」とは、ZnOの電気的特性が実質的に変化しない程度の電気的特性制御用の不純物がZnO中に存在する場合も含んでおり、例えば、Al、Ga、Li、Ni、Mn、CoおよびFeなどにおいては、ZnO中の濃度は10ppm以下である。また、Ar、He、NeおよびKrなどの希ガス元素などは、ZnOの電気的特性に影響を与えないので、本発明の不純物には含まれない。
【0016】
この第1の局面による半導体装置の製造方法では、上記のように、実質的に不純物を含まないZnOを用いて半導体層および絶縁層を形成することによって、電気的特性制御用の不純物を用いることなく半導体層および絶縁層を形成することができる。これにより、半導体層および絶縁層は、実質的にZnとOとのみから形成されため、各層に不純物が混入することがない。その結果、半導体装置における半導体層中では、キャリヤが不純物によって散乱されることがなく、絶縁層中では、不純物の移動などが生じないので、移動度の低下や閾値電圧の変化などがない安定した電気特性を得ることができる。したがって、この第1の局面による半導体装置の製造方法では、良好な電気的特性を有する半導体装置を製造することができる。
【0017】
上記第1の局面による半導体装置の製造方法において、好ましくは、半導体層と絶縁層とは、接するように形成される。このように構成すれば、各層間で相互に不純物が拡散することがないとともに、半導体層と絶縁層との間の界面は、良好な格子整合を得ることができる。その結果、半導体層と絶縁層との間の界面準位を低減させることができるため、半導体装置の電気的特性をさらに向上させることができる。
【0018】
上記の半導体装置の製造方法においては、好ましくは、半導体層を形成する工程および絶縁層を形成する工程は、実質的に不純物を含んでいないZnOからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含んでいる。このように構成すれば、半導体層および絶縁層の形成を同一の形成プロセスで行うことができるとともに、半導体層および絶縁層中に電気的特性に影響を与える不純物が混入しにくくなる。その結果、さらに良好な電気的特性を有する半導体装置を容易にかつ低コストで製造することができる。
【0019】
上記の場合、好ましくは、半導体層を形成する工程および絶縁層を形成する工程は、半導体層および絶縁層が所定の導電率をそれぞれ有するように、不活性ガスおよび酸素の流量を制御する工程を含んでいる。このように構成すれば、不活性ガスおよび酸素の流量を制御することで、ZnO膜の導電率を絶縁性から高導電性まで大きく変化させることができるので、ZnOからなる半導体層および絶縁層を容易に形成することができる。その結果、良好な電気的特性を有する半導体装置を製造することができる。
【0020】
また、上記の場合、絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きい方が、より好ましい。このように構成すれば、半導体層よりも高い絶縁性を有する絶縁層を容易に形成することができるので、良好な電気的特性を有する半導体装置を製造することができる。
【0021】
さらに、上記の場合、半導体層を形成する工程および絶縁層を形成する工程は、半導体層および絶縁層が所定の導電率をそれぞれ有するように、半導体層および絶縁層の膜厚を制御する工程を含んでいることが好ましい。このように構成すれば、スパッタ工程によるZnO膜の形成において、ZnO膜の導電率を酸素流量比の制御により大きく変化させることができるのに加えて、ZnO膜の膜厚を制御することによってもその導電率を変化させることができる。即ち、ZnO膜では、その膜厚を小さくすることにより導電率を小さくできるので、絶縁層は半導体層よりも小さな膜厚とするのが好ましい。その結果、半導体層よりも高い絶縁性を有する絶縁層をさらに容易に形成することができるので、良好な電気的特性を有する半導体装置を製造することができる。
【0022】
上記の半導体装置の製造方法においては、半導体層を形成する工程および絶縁層を形成する工程は、同一の形成室内で行われることが好ましい。このように構成すれば、半導体層および絶縁層の形成ごとに形成室を準備する必要がなく、半導体層および絶縁層の形成ごとに形成室からの出し入れを行う必要もないので、半導体層および絶縁層の内部や界面への大気中の不純物の侵入および表面への異物の付着などをさらに抑制することができる。これにより、良好な電気的特性を有する半導体装置を容易にかつ低コストで製造することができる。
【0023】
また、上記の半導体装置の製造方法においては、絶縁層の導電率は、1×10-10Ω-1・cm-1以下であることが好ましい。このように構成すれば、半導体層やその他の電極などに対して十分絶縁することができるので、良好な電気的特性を有する半導体装置を製造することができる。
【0024】
上記の半導体装置の製造方法においては、好ましくは、基板上に、半導体層を形成する工程と、半導体層上に、絶縁層を形成する工程とを備ええている。また、上記の半導体装置の製造方法においては、好ましくは、基板上に、絶縁層を形成する工程と、絶縁層上に、半導体層を形成する工程とを備えている。このように構成すれば、基板上に容易に半導体層および絶縁層を形成することができる。これにより、良好な電気的特性を有する半導体装置を容易にかつ低コストで製造することができる。
【0025】
上記第1の局面による半導体装置の製造方法において、好ましくは、半導体層は、薄膜トランジスタのチャネル領域を含み、絶縁層は、薄膜トランジスタのゲート絶縁層を含んでいる。このように構成すれば、良好な電気的特性を有するTFTを含む半導体装置を容易にかつ低コストで製造することができる。
【0026】
また、この発明の第2の局面による薄膜トランジスタの製造方法は、基板上に、実質的に不純物を含まないZnOからなる半導体層を形成する工程と、半導体層上に、実質的に不純物を含まないZnOからなる絶縁層を形成する工程と、実質的に不純物を含まないZnOからなるソース電極を形成する工程と、実質的に不純物を含まないZnOからなるドレイン電極を形成する工程と、絶縁層上に、実質的に不純物を含まないZnOからなるゲート電極を形成する工程とを備え、半導体層と絶縁層とは、接するように形成されるとともに、ソース電極およびドレイン電極は、半導体層と接するように形成される。
【0027】
また、この発明の第3の局面による薄膜トランジスタの製造方法は、基板上に、実質的に不純物を含まないZnOからなるゲート電極を形成する工程と、ゲート電極上に、実質的に不純物を含まないZnOからなる絶縁層を形成する工程と、絶縁層上に、実質的に不純物を含まないZnOからなる半導体層を形成する工程と、実質的に不純物を含まないZnOからなるソース電極を形成する工程と、実質的に不純物を含まないZnOからなるドレイン電極を形成する工程とを備え、半導体層と絶縁層とは、接するように形成されるとともに、ソース電極およびドレイン電極は、半導体層と接するように形成される。
【0028】
この第2の局面および第3の局面による薄膜トランジスタの製造方法では、上記のように、実質的に不純物を含まないZnOを用いて半導体層および絶縁層を形成することによって、電気的な特性を制御するための不純物を用いることなく半導体層および絶縁層を形成することができる。これにより、半導体層および絶縁層は、実質的にZnとOとのみから形成されるため、各層間で相互に不純物が拡散することがないとともに、半導体層と絶縁層との間の界面は、良好な格子整合を得ることができるので、半導体層と絶縁層との間の界面準位を低減させることができる。また、実質的に不純物を含まないZnOを用いてソース電極、ドレイン電極およびゲート電極を形成することによって、各層の電気的特性に影響を与える不純物の侵入を防止することができる。その結果、薄膜トランジスタの電気的特性を向上させることができる。
【0029】
さらに、透光性を有するZnOからなるソース電極、ドレイン電極およびゲート電極を用いることで、透光性を有する薄膜トランジスタを製造することができる。したがって、この第2の局面および第3の局面による半導体装置の製造方法では、良好な電気的特性とともに透光性を有する薄膜トランジスタを製造することができる。
【0030】
上記第2の局面および第3の局面による薄膜トランジスタの製造方法において、好ましくは、ソース電極およびドレイン電極は、半導体層上に形成される。このように構成すれば、ソース電極およびドレイン電極と半導体層との間の界面についても、良好な格子整合を得ることができるので、ソース電極およびドレイン電極と半導体層との間の界面準位を低減させることができる。その結果、薄膜トランジスタの電気的特性を向上させることができる。
【0031】
また、上記薄膜トランジスタの製造方法において、好ましくは、半導体層を形成する工程、絶縁層を形成する工程、ソース電極を形成する工程、ドレイン電極を形成する工程、およびゲート電極を形成する工程は、実質的に不純物を含んでいないZnOからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含んでいる。このように構成すれば、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極の形成を同一の形成プロセスで行うことができるとともに、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極中に電気的特性に影響を与える不純物が混入しにくくなる。その結果、さらに良好な電気的特性を有する薄膜トランジスタを容易にかつ低コストで製造することができる。
【0032】
上記の半導体装置の製造方法においては、半導体層を形成する工程、絶縁層を形成する工程、ソース電極を形成する工程、ドレイン電極を形成する工程、およびゲート電極を形成する工程は、同一の形成室内で行われることが好ましい。このように構成すれば、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極の形成ごとに形成室を準備する必要がない。また、特に、半導体層および絶縁層の形成など、連続して形成することができるプロセスについては、形成室からの出し入れを行う必要もないので、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極の内部や界面への大気中の不純物の侵入および表面への異物の付着などをさらに抑制することができる。これにより、良好な電気的特性を有する薄膜トランジスタを容易にかつ低コストで製造することができる。
【0033】
また、上記の半導体装置の製造方法においては、絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きく、ソース電極を形成する工程、ドレイン電極を形成する工程、およびゲート電極を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも小さいことが好ましい。このように構成すれば、半導体層よりも高い絶縁性を有する絶縁層を容易に形成することができるとともに、半導体層よりも高い導電性を有する各電極を容易に形成することができるので、良好な電気的特性を有する薄膜トランジスタを容易に製造することができる。
【0034】
なお、本発明における「半導体装置」とは、例えば、薄膜トランジスタ(TFT)やダイオードだけでなく、液晶やEL素子との組み合わせによる表示装置なども含む広い概念である。
【0035】
【発明の実施形態】
以下、本発明の実施形態について説明する。
【0036】
(第1実施形態)
図1は、本発明の第1実施形態に係る、RFマグネトロンスパッタ法によりガラス基板上に作製されたZnO膜の導電率と、スパッタガス中における酸素流量比との関係を示す特性図である。作製条件を表1に示す。形成装置としては、一般的なRFマグネトロンスパッタを用い、スパッタターゲットとしてはLi、Na、Ni、Mn、AlおよびGaなどの電気的特性制御用の不純物を添加していないノンドープのZnO(99.99wt%)を、スパッタガスとしてArと酸素の混合ガスをそれぞれ用いた。ここで、本実施形態においては、酸素流量比とは、トータル流量(Ar流量+酸素流量=約15sccm)中に占める酸素流量の割合(O2/(Ar+O2))のことである。また、導電率は、ZnO膜の表面に形成したギャップ電極間の抵抗を測定することにより算出した。
【0037】
【表1】
Figure 2004193446
【0038】
図1に示すように、約200nmの膜厚を有するZnO膜の導電率はスパッタガス中の酸素流量比に大きく依存し、酸素流量比が大きくなるほど導電率が小さくなり、抵抗の高いZnO膜となることがわかる。図1から分かるように、スパッタガス中の酸素流量比を変化させることによって、ZnO膜中に不純物を添加することなく、約8桁〜約9桁にわたって広範囲にZnO膜の導電性を制御できる。この理由は、酸素流量比を変化させることで、形成されるZnO膜中の酸素欠損量(ドナー)や、結晶粒のサイズおよび分布などが変化することで、結晶粒の内部や結晶粒界を流れる電流のパスが変化するためと考えられる。なお、ホール効果測定の結果から、酸素流量比を小さくして形成した導電率の高いZnO膜は、n型の導電性を有することがわかっている。
【0039】
また、表1の作製条件において、スパッタガスを約15sccmのArのみ(酸素流量比:0%)とした状態で、膜厚のみを変化させて形成したZnO膜の導電性を測定した。結果を表2に示す。
【0040】
【表2】
Figure 2004193446
【0041】
表2に示すように、ZnO膜の導電率は膜厚によっても変化し、膜厚の増加とともに導電率は高くなり、約2桁程度変化させることができることがわかった。
【0042】
これらの結果より、スパッタ法でZnO膜を形成する際の酸素流量比やZnO膜の膜厚を変えることによって、約102Ω-1・cm-1〜約10-10Ω-1・cm-1にわたって広範囲にZnO膜の導電性を制御することが可能であり、このうち、100Ω-1・cm-1程度以上の導電率(酸素流量比:0%〜約2.5%)を有するZnO膜は電極層として、100Ω-1・cm-1〜10-10Ω-1・cm-1程度の導電率(酸素流量比:0%〜約50%)を有するZnO膜は半導体層として、10-10Ω-1・cm-1程度以下の導電率(酸素流量比:約50%〜100%)を有するZnO膜は絶縁層として、それぞれ用いることができる。また、好ましくは、電極層としては、101Ω-1・cm-1程度以上の導電率(酸素流量比:約0%)を有するZnO膜を、半導体層としては、10-8Ω-1・cm-1〜10-10Ω-1・cm-1程度の導電率(酸素流量比:約10%〜約35%)を有するZnO膜を、絶縁層としては、10-10Ω-1・cm-1程度以下の導電率(酸素流量比:約75%〜100%)を有するZnO膜をそれぞれ用いるのがよい。
【0043】
(実施例1)
図2〜図5は、本発明の実施例1に係る、トップゲート型でコプレーナー構造を有するTFTの製造プロセスを説明するための断面図である。ここで、TFTは、本発明の「半導体装置」の一例である。また、表3にその作製条件を示す。各ZnO膜の形成には、形成装置としては、一般的なRFマグネトロンスパッタ装置を用い、スパッタターゲットとしてはLi、Na、Ni、Mn、AlおよびGaなどの電気的特性制御用の不純物を添加していないノンドープのZnO(99.99wt%)を、スパッタガスとしてArと酸素の混合ガスをそれぞれ用いた。図2〜図5および表3を参照して、本発明の実施例1に係るTFTの製造プロセスについて説明する。
【0044】
【表3】
Figure 2004193446
【0045】
まず、図2に示すように、ガラスからなる絶縁性かつ透光性を有する基板1の上に、RFマグネトロンスパッタ法によって、約200nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜からなる半導体層2を作製した。スパッタガスとしては約11.2sccmの流量のArと約3.8sccmの流量の酸素との混合ガス(酸素流量比:約25%)を用いた。このとき形成されるZnO膜の導電率は、10-9Ω-1・cm-1程度である。その後、表3を参照して、Arの流量を約11.2sccmから約15sccmまで漸次増加させるとともに、酸素の流量を約3.8sccmから0sccmまで(酸素流量比:約25%から0%まで)漸次減少させながらRFマグネトロンスパッタ法による成膜プロセスを引き続き行うことによって、半導体層2の上に、約10nmの膜厚を有する、電気的特性制御用の不純物を含まないZnO膜からなるLDD(Lightly Doped Drain)層3を作製した。このとき形成されるZnO膜の導電率は、10-9Ω-1・cm-1〜10-2Ω-1・cm-1程度の範囲で膜厚方向に漸次増加している。ここで、半導体層2およびLDD層3は、本発明の「半導体層」の一例である。
【0046】
次に、図3に示すように、半導体層2におけるチャネル領域2cの表面が露出するように、LDD層3の所定領域をエッチングにより除去する。さらに、図4に示すように、チャネル領域2cの上に、RFマグネトロンスパッタ法によって、約300nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜からなるゲート絶縁層4を作製する。スパッタガスとしては約15sccmの流量の酸素のみ(酸素流量比:100%)を用いた。このとき形成されるZnO膜の導電率は、図1を参照して、10-10Ω-1・cm-1程度である。ここで、ゲート絶縁層4は、本発明の「絶縁層」の一例である。
【0047】
最後に、図5に示すように、ゲート絶縁層4の上に、ゲート電極6を形成する。また、半導体層2におけるソース領域2s、ドレイン領域2dの上に、それぞれソース電極5sおよびドレイン電極5dを形成する。各電極は、RFマグネトロンスパッタ法によって形成される、約300nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜から構成される。ここで、スパッタガスとしては約15sccmの流量のArのみ(酸素流量比:0%)を用いた。このとき形成されるZnO膜の導電率は、101Ω-1・cm-1程度である。このようにして、本発明の実施例1に係るTFTが形成される。
【0048】
上記実施例では、半導体層2、LDD層3、およびゲート絶縁層4は、それぞれ、実質的に不純物を含んでいないZnOからなるターゲットを、酸素を含むスパッタガスによってスパッタすることによって作製される。これにより、半導体層2、LDD層3およびゲート絶縁層4は、実質的にZnとOとのみから形成されるとともに、電気的特性制御用の不純物を含んでいないため、各層間で相互に不純物が拡散することがないとともに、半導体層2とゲート絶縁層4との間の界面は、良好な格子整合を得ることができる。その結果、半導体層2とゲート絶縁層4との間の界面準位を低減させることができるため、半導体装置の電気的特性を向上させることができる。また、各構成層の形成を同一の形成プロセスで行うことができるので、製造プロセスの簡略化と低コスト化を図ることができる。
【0049】
また、上記実施例では、ゲート絶縁層4を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層2およびLDD層3を形成する工程で用いるスパッタガス中の酸素流量比よりも大きい。これにより、半導体層2およびLDD層3よりも高い絶縁性を有するゲート絶縁層4を容易に形成することができるとともに、本作製条件においては1×10-10Ω-1・cm-1以下の導電率を有するZnO膜を形成することができるので、半導体層2およびLDD層3と、ゲート電極6とを十分絶縁することができる。
【0050】
また、上記実施例では、実質的に不純物を含まないZnO膜を用いてソース電極5s、ドレイン電極5dおよびゲート電極6を形成している。これにより、各電極の形成についても、半導体層2、LDD層3およびゲート絶縁層4と同一の形成プロセスで行うことができる。これにより、TFTの製造プロセス全体を簡略化することができる。また、ソース電極5s、ドレイン電極5dおよびゲート電極6の形成中に、半導体層2、LDD層3およびゲート絶縁層4の電気的特性に影響を与える不純物の侵入を防止することができる。その結果、TFTの電気的特性を向上させることができる。
【0051】
また、上記実施例では、透光性を有するZnO膜からなるソース電極5s、ドレイン電極5dおよびゲート電極6を形成している。これにより、透光性を有するTFTを製造することができる。また、上記実施例では、基板1も透光性を有している。これにより、すべての構成が透光性を有するTFTを製造することができる。
【0052】
また、上記実施例では、ソース電極5s、ドレイン電極5d、およびゲート電極6を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層2およびLDD層3を形成する工程で用いるスパッタガス中の酸素流量比よりも小さい。これにより、半導体層2およびLDD層3よりも高い導電性を有するソース電極5s、ドレイン電極5d、およびゲート電極6を容易に形成することができるとともに、本作製条件においては1×101Ω-1・cm-1程度の導電率のZnO膜を形成することができるので、半導体層2およびLDD層3と、ソース電極5sおよびドレイン電極5dとの間の電気的接続を良好に行うことができる。
【0053】
また、上記実施例では、ソース電極5sおよびドレイン電極5dは、半導体層2上に形成している。これにより、ソース電極5sおよびドレイン電極5dと半導体層2との間の界面についても、良好な格子整合を得ることができるので、ソース電極5sおよびドレイン電極5dと半導体層2との間の界面準位を低減させることができる。その結果、TFTの電気的特性を向上させることができる。
【0054】
また、上記実施例では、半導体層2、LDD層3、ゲート絶縁層4、ソース電極5s、ドレイン電極5dおよびゲート電極6の形成は同一の形成室内で行なわれる。これにより、各構成層の形成中に大気中の不純物が混入しにくくなるので、さらに製造プロセスの簡略化と低コスト化を図ることができるとともに、良好な電気的特性を有するTFTを製造することができる。
【0055】
また、上記実施例では、スパッタガス中の酸素流量を漸次減少させながらZnO膜を作製することにより、半導体層2の上にLDD層3を連続的に形成している。これにより、導電率が膜厚方向に漸次増加しているLDD層3をゲート絶縁層4の近傍に形成することができるので、ゲート電極6とソース電極5sおよびドレイン電極5dとの間の電界集中を防止することができ、さらに良好な電気的特性を有するTFTを製造することができる。
【0056】
(実施例2)
この実施例2では、上記実施例1と異なり、ボトムゲート型のTFTを作製した。
【0057】
図6、図7は、本発明の実施例2に係る、ボトムゲート型でスタガ構造を有するTFTの製造プロセスを説明するための断面図である。また、各構成層の作製条件は、実施例1の表3に示した条件と同じであって、一般的なRFマグネトロンスパッタ装置により各構成層を作製した。図6、図7および表3を参照して、本発明の実施例2による薄膜トランジスタの製造プロセスについて説明する。
【0058】
まず、図6に示すように、ガラスからなる絶縁性かつ透光性を有する基板11の上に、RFマグネトロンスパッタ法によって、約300nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜からなるゲート電極16を作製した。スパッタガスとしては約15sccmの流量のArのみ(酸素流量比:0%)を用いた。このとき形成されるZnO膜の導電率は、101Ω-1・cm-1程度である。また、ゲート電極16の上の取り出し電極部を除く領域に、RFマグネトロンスパッタ法によって、約300nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜からなるゲート絶縁層14を作製した。スパッタガスとしては15sccmの流量の酸素のみ(酸素流量比:100%)を用いた。このとき形成されるZnO膜の導電率は、10-10Ω-1・cm-1程度である。
【0059】
次に、ゲート絶縁層14の上に、RFマグネトロンスパッタ法によって、約200nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜からなる半導体層12、および約10nmの膜厚を有する、電気的特性制御用の不純物を含まないZnO膜からなるLDD層13を連続して作製した。ここで、スパッタガスとしてはArと酸素の混合ガスを用いたが、半導体層12の作製においてはAr流量は約11.2sccm、酸素流量は約3.8sccm(酸素流量比:約25%)と一定にし、LDD層13の作製においては、Arの流量は約11.2sccmから約15sccmまで漸次増加させるとともに、酸素流量を約3.8sccmから0sccmまで(酸素流量比:約25%から0%まで)漸次減少させた。このとき形成されるZnO膜の導電率は、半導体層12では10-9Ω-1・cm-1程度、LDD層13では10-9Ω-1・cm-1〜10-2Ω-1・cm-1程度の範囲で膜厚方向に漸次増加している。
【0060】
また、LDD層13の上に、RFマグネトロンスパッタ法によって、約300nmの膜厚を有する電気的特性制御用の不純物を含まないZnO膜からなる電極層15を作製した。スパッタガスとしては約15sccmの流量のArのみ(酸素流量比:0%)を用いた。このとき形成されるZnO膜の導電率は、101Ω-1・cm-1程度である。
【0061】
最後に、図7に示すように、半導体層12におけるチャネル領域12c上の電極層15およびLDD層13をエッチング除去することによって、電極層15およびLDD層13を分離し、ソース電極15sおよびドレイン電極15dを作製した。このようにして、本発明の実施例2に係るTFTを作製した。
【0062】
上記実施例2による効果を確認するために、作製したTFTの特性評価を行った。図8は、本発明の実施例2に係るTFTのゲート電圧(Vg)とドレイン電流(Id)との関係を示す特性図である。また、比較例として、ゲート絶縁層をSiO2で作製する以外は実施例2と同じ構造のTFTを作製し、同様の評価を行った。
【0063】
図8に示すように、いずれのTFTも4桁〜5桁程度のON/OFF比を有していることが確認できたが、本実施例のTFTは比較例のTFTと比べると、Idの立ち上がりが急峻で、その立ち上がるVgも低く、また、ヒステリシスも小さいことから、より良好な特性を有していることがわかる。
【0064】
上記実施例では、ゲート絶縁層14と半導体層12とは、電気的特性制御用の不純物を含まない、実質的にZnとOとのみからZnOから構成されているとともに、その形成も連続して行われている。これにより、ゲート絶縁層14と半導体層12との界面の界面は良好な格子整合を得ることができていると考えられる。その結果、ゲート絶縁層14と半導体層12との間の界面準位を低減させることができたため、上記のようにIdの立ち上がりが急峻で、立ち上がるVgも低く、また、ヒステリシスも小さい、良好なTFT特性が得られていると考えられる。
【0065】
なお、今回開示された実施例は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0066】
たとえば、上記各実施例では、半導体装置はTFTであるが、本発明はこれに限らず、ダイオードなどの他の半導体素子であってもよく、また、TFTやダイオードなどと液晶やEL素子との組み合わせによる表示装置などであってもよい。
【0067】
また、上記第1実施例では、トップゲート型でコプレーナー構造を有するTFTを、上記第2実施例では、ボトムゲート型でスタガ構造を有するTFTをそれぞれ作製したが、本発明はこれに限らず、トップゲート型でスタガ構造を有するTFTやボトムゲート型でコプレーナー構造を有するTFTであってもよい。さらには、トップゲート型あるいはボトムゲート型のいずれの構造においても、チャネル領域を含む半導体層に対して、ソース電極およびドレイン電極のいずれか一方だけがゲート電極と同一面上に形成され、他方が反対の面に形成されている構造のTFTであってもよい。
【0068】
また、上記各実施例では、スパッタガスとして、Arと酸素の混合ガスを用いたが、本発明はこれに限らず、Arの代わりにHe、NeおよびKrなどの他の希ガスを用いてもよい。つまり、ZnO膜の電気的特性に対して、実質的に影響を及ぼさない元素であることが好ましい。
【0069】
また、上記各実施例では、基板として、ガラス基板を用いたが、本発明はこれに限らず、石英、サファイアおよびプラスチックなどの透光性を有する材料から構成される基板を用いてもよい。また、少なくとも表面が絶縁性を有している基板である方が好ましい。
【0070】
また、上記各実施例において、各構成層はRFマグネトロンスパッタ法により形成されたが、本発明はこれに限らず、DCスパッタ法、イオンビームスパッタ法や、真空蒸着法、CVD法などの他の真空プロセスによりZnO膜を形成してもよい。
【0071】
【発明の効果】
以上のように、本発明によれば、良好な電気的特性を有するとともに製造プロセスの簡略化と低コスト化が可能な半導体装置の製造方法を提供することができる。
【0072】
また、本発明によれば、良好な電気的特性と透光性を有するとともに製造プロセスの簡略化と低コスト化が可能な薄膜トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る、RFマグネトロンスパッタ法により作製したZnO膜の導電率と、スパッタガス中における酸素流量比との関係を示す特性図である。
【図2】本発明の実施例1に係る、トップゲート型のTFTの製造プロセスの第1工程を説明するための断面図である。
【図3】本発明の実施例1に係る、トップゲート型のTFTの製造プロセスの第2工程を説明するための断面図である。
【図4】本発明の実施例1に係る、トップゲート型のTFTの製造プロセスの第3工程を説明するための断面図である。
【図5】本発明の実施例1に係る、トップゲート型のTFTの製造プロセスの第4工程を説明するための断面図である。
【図6】本発明の実施例2に係る、ボトムゲート型のTFTの製造プロセスの第1工程を説明するための断面図である。
【図7】本発明の実施例2に係る、ボトムゲート型のTFTの製造プロセスの第2工程を説明するための断面図である。
【図8】本発明の実施例2に係るTFTのゲート電圧(Vg)とドレイン電流(Id)との関係を示す特性図である。
【図9】従来のTFTの製造プロセスの第1工程を説明するための断面図である。
【図10】従来のTFTの製造プロセスの第2工程を説明するための断面図である。
【図11】従来のTFTの製造プロセスの第3工程を説明するための断面図である。
【符号の説明】
1 基板
2 半導体層(半導体層)
3 LDD層(半導体層)
4 ゲート絶縁層(絶縁層)
5s ソース電極
5d ドレイン電極
6 ゲート電極

Claims (17)

  1. 実質的に不純物を含まないZnOからなる半導体層を形成する工程と、
    実質的に不純物を含まないZnOからなる絶縁層を形成する工程とを備える、半導体装置の製造方法。
  2. 前記半導体層と前記絶縁層とは、接するように形成される、請求項1に記載の半導体装置の製造方法。
  3. 前記半導体層を形成する工程および前記絶縁層を形成する工程は、実質的に不純物を含んでいないZnとOとからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含む、請求項1または2に記載の半導体装置の製造方法。
  4. 前記半導体層を形成する工程および前記絶縁層を形成する工程は、前記半導体層および前記絶縁層が所定の導電率をそれぞれ有するように、前記不活性ガスおよび前記酸素の流量を制御する工程を含む、請求項3に記載の半導体装置の製造方法。
  5. 前記絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、前記半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きい、請求項4に記載の半導体装置の製造方法。
  6. 前記半導体層を形成する工程および前記絶縁層を形成する工程は、前記半導体層および前記絶縁層が所定の導電率をそれぞれ有するように、前記半導体層および前記絶縁層の膜厚を制御する工程を含む、請求項3〜5のいずれか1項に記載の半導体装置の製造方法。
  7. 前記半導体層を形成する工程および前記絶縁層を形成する工程は、同一の形成室内で行われる、請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
  8. 前記絶縁層の導電率は、1×10-10Ω-1・cm-1以下である、請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
  9. 基板上に、前記半導体層を形成する工程と、
    当該半導体層上に、前記絶縁層を形成する工程とを備えた、請求項1〜8のいずれか1項に記載の半導体装置の製造方法。
  10. 基板上に、前記絶縁層を形成する工程と、
    当該絶縁層上に、前記半導体層を形成する工程とを備えた、請求項1〜8のいずれか1項に記載の半導体装置の製造方法。
  11. 前記半導体層は、薄膜トランジスタのチャネル領域を含み、
    前記絶縁層は、前記薄膜トランジスタのゲート絶縁層を含む、請求項1〜10のいずれか1項に記載の半導体装置の製造方法。
  12. 基板上に、実質的に不純物を含まないZnOからなる半導体層を形成する工程と、
    前記半導体層上に、実質的に不純物を含まないZnOからなる絶縁層を形成する工程と、
    実質的に不純物を含まないZnOからなるソース電極を形成する工程と、
    実質的に不純物を含まないZnOからなるドレイン電極を形成する工程と、
    前記絶縁層上に、実質的に不純物を含まないZnOからなるゲート電極を形成する工程とを備え、
    前記半導体層と前記絶縁層とは、接するように形成されるとともに、
    前記ソース電極および前記ドレイン電極は、前記半導体層と接するように形成される、薄膜トランジスタの製造方法。
  13. 基板上に、実質的に不純物を含まないZnOからなるゲート電極を形成する工程と、
    前記ゲート電極上に、実質的に不純物を含まないZnOからなる絶縁層を形成する工程と、
    前記絶縁層上に、実質的に不純物を含まないZnOからなる半導体層を形成する工程と、
    実質的に不純物を含まないZnOからなるソース電極を形成する工程と、
    実質的に不純物を含まないZnOからなるドレイン電極を形成する工程とを備え、
    前記半導体層と前記絶縁層とは、接するように形成されるとともに、
    前記ソース電極および前記ドレイン電極は、前記半導体層と接するように形成される、薄膜トランジスタの製造方法。
  14. 前記ソース電極および前記ドレイン電極は、前記半導体層上に形成される、請求項12または13のいずれかに記載の薄膜トランジスタの製造方法。
  15. 前記半導体層を形成する工程、前記絶縁層を形成する工程、前記ソース電極を形成する工程、前記ドレイン電極を形成する工程、および前記ゲート電極を形成する工程は、
    実質的に不純物を含んでいないZnOからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含む、請求項12〜14のいずれか1項に記載の薄膜トランジスタの製造方法。
  16. 前記半導体層を形成する工程、前記絶縁層を形成する工程、前記ソース電極を形成する工程、前記ドレイン電極を形成する工程、および前記ゲート電極を形成する工程は、同一の形成室内で行われる、請求項12〜15のいずれか1項に記載の薄膜トランジスタの製造方法。
  17. 前記絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、前記半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きく、
    前記ソース電極を形成する工程、前記ドレイン電極を形成する工程、および前記ゲート電極を形成する工程で用いるスパッタガス中の酸素流量比は、前記半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも小さい、請求項12〜16のいずれか1項に記載の薄膜トランジスタの製造方法。
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