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KR102231372B1 - 산화물 반도체 박막 트랜지스터 및 이의 제조방법 - Google Patents

산화물 반도체 박막 트랜지스터 및 이의 제조방법 Download PDF

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KR102231372B1
KR102231372B1 KR1020190102100A KR20190102100A KR102231372B1 KR 102231372 B1 KR102231372 B1 KR 102231372B1 KR 1020190102100 A KR1020190102100 A KR 1020190102100A KR 20190102100 A KR20190102100 A KR 20190102100A KR 102231372 B1 KR102231372 B1 KR 102231372B1
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KR
South Korea
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oxide semiconductor
layer
thin film
film transistor
insulating buffer
Prior art date
Application number
KR1020190102100A
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Inventor
박우진
김태현
조병진
Original Assignee
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 상세하게는 게이트 전극층; 상기 게이트 전극층 상에 배치된 유전체층; 상기 유전체층 상의 적어도 일부에 배치되며, 아연(Zn)을 포함하는 산화물 반도체 채널층; 상기 유전제층 및 산화물 반도체 채널층 중 적어도 하나의 층 상에 배치된 절연 버퍼층; 및 상기 절연 버퍼층 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극;을 포함하는 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 관한 것이다.

Description

산화물 반도체 박막 트랜지스터 및 이의 제조방법{Metal oxide thin film transistor and preparation method thereof}
본 발명은 산화물 반도체 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
차세대 디스플레이는 가볍고 얇은 두께와 고해상도, 높은 화면 전환 속도, 대면적을 갖는 평면 기술의 방향에 추가하여 공간적/시간적으로 제약을 받지 않는 방향으로 연구 개발되고 있다.
박막 트랜지스터(Thin film transistor, TFT)는 디스플레이에서 백플레인(backplane)에 탑재되어 전력 등을 공급하는 주회로 기판으로 디스플레이 구동의 핵심 역할을 담당한다. 따라서 차세대 디스플레이의 핵심 기술인 초고해상도, 높은 화면 전환속도, 대화면 특성 등을 구현하기 위해서는 박막 트랜지스터의 기술이 발전되어야한다.
종래의 액정 디스플레이에서는 채널층으로 비정질 실리콘을 이용한 박막 트랜지스터가 사용되었는데, 이는 전자 이동도가 약 1 ㎠/Vs로 고해상도의 액정 디스 플레이에 사용되기 위해서는 전자 이동도가 약 10 ㎠/Vs가 되어야 한다. 이에 비정질 실리콘 기반의 박막 트랜지스터를 대체할 새로운 박막 트랜지스터들이 개발되었다.
그 중, 저온 폴리 실리콘 LTPS(Low Temperature Poly Si) 박막 트랜지스터는 구동을 위해 높은 전류가 요구되고, 전자 이동도가 100 ㎠/Vs로 현존하는 박막 트랜지스터 중 가장 향상된 특성을 나타낸다. 이에 아몰레드(AMOLED) 디스플레이에서는 LTPS 박막 트랜지스터가 실질적으로 작동 가능한 유일한 기술이다. 전자 이동도가 높아지면 디스플레이의 작동에 필요한 충분한 전력을 공급하면서도 트랜지스터의 크기를 줄일 수 있으며, 축소된 크기는 에너지 효율성과 전력 소모량을 줄이거나 병렬로 더 많은 트랜지스터를 압축 연결하여 더 큰 해상도의 디스플레이를 가능하게 한다.
그러나 LTPS 박막 트랜지스터는 비정질의 Si을 증착 한 후 ELA(Excimer Laser Annealing)에 의해 결정화 하는 과정이 필수적이며, 이온 도핑 공정 등과 같은 추가 공정이 필요하여 제작과정이 복잡할 뿐 아니라, 생산 비용이 높은 문제가 있다.
이에, 전자 이동도가 5~20 ㎠/Vs 정도로 LTPS에 비해서는 낮기는 하지만, 고해상도의 대면적 디스플레이에 사용하기에 충분한 수준을 갖는 IGZO(In-Ga-Zn-O)을 채널층으로 적용한 박막 트랜지스터(이하, "IGZO 박막 트랜지스터"라 함)가 주목을 받고 있다.
이와 관련된 종래의 기술로 대한민국 공개특허 제10-2014-0134530호에서는 비정질 아연 산화물계 반도체를 액티브층으로 사용하여 균일도가 우수하여 대면적 디스플레이에 적용 가능한 산화물 박막 트랜지스터 및 그 제조방법이 개시된 바 있다.
그러나 IGZO(In-Ga-Zn-O)를 채널층 물질로 적용하는 경우, 채널층의 안정성 및 신뢰성을 확보하기 어려운 문제가 있다.
대한민국 공개특허 제10-2014-0134530호
본 발명의 목적은
산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해
본 발명의 일 실시예는
게이트 전극층;
상기 게이트 전극층 상에 배치된 유전체층;
상기 유전체층 상의 적어도 일부에 배치되며, 아연(Zn)을 포함하는 산화물 반도체 채널층;
상기 산화물 반도체 채널층 상에 배치된 절연 버퍼층; 및
상기 절연 버퍼층 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극;
을 포함하는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
또한, 본 발명의 다른 실시예는
상기 산화물 반도체 박막 트랜지스터;를 포함하는 디스플레이를 제공할 수 있다.
또한, 본 발명의 다른 실시예는
게이트 전극층 상에 유전체층을 형성하는 단계;
상기 유전체층 상의 적어도 일부에 아연(Zn)을 포함하는 산화물 반도체 채널층을 형성하는 단계;
상기 산화물 반도체 채널층 상에 절연버퍼층을 형성하는 단계; 및
상기 절연버퍼층 상에 서로 이격 되도록 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는
산화물 반도체 박막 트랜지스터의 제조방법을 제공할 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터는 소스 전극 또는 드레인 전극과 채널층 사이의 컨택 저항을 낮고 동시에 소자 안정성이 우수하여 빠르고 안정된 성능을 가질 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터를 디스플레이의 백플레인(backplane)에 탑재할 경우 빠른 응답 속도와 동작 수명을 증가시켜 성능의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터를 나타낸 모식도이고,
도 2 내지 도 8은 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 절연 버퍼층의 유무 또는 절연 버퍼층의 두께에 따른 전기적 특성을 나타내 그래프이고,
도 9 내지 도 12는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법에서, 열처리 유무 또는 열처리 온도에 따른 전기적 특성을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.　또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.　따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터를 나타낸 모식도이다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는
게이트 전극층;
상기 게이트 전극층 상에 배치된 유전체층;
상기 유전체층 상의 적어도 일부에 배치되며, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체 채널층;
상기 산화물 반도체 채널층 상에 배치된 절연 버퍼층; 및
상기 절연 버퍼층 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극;
을 포함할 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 상기 게이트 전극층(10)상에 유전체층(20), 채널층(30) 및 절연 버퍼층(40)이 순차적으로 적층 되어 있고, 상기 소스(source) 전극(51) 및 드레인(drain) 전극(52)은 절연 버퍼층 상에 서로 이격하여 배치될 수 있다.
상기 게이트 전극층(10)은 산화물 반도체 채널층(30)에서 전류가 흐르거나 또는 흐르지 않도록 조절하는 기능을 수행하는 것으로, 상기 게이트 전극층(10)에 전압을 인가함에 따라, 상기 소스 전극(51)을 통해 전하가 유입되고, 상기 산화물 반도체 채널층(30)을 통해 상기 드레인 전극(52)으로 전하가 빠져나가면서 트랜지스터 채널 전류가 흐르게 된다.
이때, 상기 게이트 전극층(10)은 실리콘 기판상에 게이트 산화 막이 형성되고, 상기 게이트 산화막 상부에 폴리실리콘(poly-Si)이 형성된 기판일 수 있다.
또한, 상기 폴리실리콘은 P 타입 불순물이 도핑 된 P형 폴리 실리콘으로, p+ Si 또는 p++ Si가 사용될 수 있고 100 내지 300 nm의 두께로 형성될 수 있으나 이에 제한된 것 아니다.
상기 유전체층(20)은 상기 게이트 전극층(10)상에 배치될 수 있다.
상기 유전체층(20)은 상기 게이트 전극층(10) 및 상기 산화물 반도체 채널층(30)을 전기적으로 절연하는 기능을 수행하는 것으로, 졸-겔(sol-gel)법, 원자층증차법(ALD: Atomic Layer Deposition), 화학적기상증착 법(CVD: Chemical Vapor Deposition) 또는 스퍼터링(sputtering)의 방법을 사용하여 형성될 수 있다.
상기 유전체층(20)은 20 nm 내지 300 nm의 두께로 형성될 수 있고 바람직하게는 30 내지 100nm일 수 있다. 이는 상기 유전체층(20)을 통해 소자의 전력 소모를 줄이는 동시에 동작속도를 향상시키기 위한 것으로, 만약, 상기 유전체층(20)이 20 nm미만인 경우, 누설전류가 증가하게 되어 소자구동에 문제가 발생될 수 있고, 상기 유전체층(20)이 300 nm를 초과하는 경우, 소자의 구동전압이 커지고, 동작속도가 느려지는 문제가 발생될 수 있다.
이때, 상기 유전체층은 Si3N4, SiO2 및 Al2O3 중 하나일 수 있으나, 소형화 시 누설 전류 감소 효과가 보다 큰 Al2O3를 사용하는 것이 보다 바람직할 수 있다.
상기 산화물 반도체 채널층(30)은 상기 유전체층(20) 상의 적어도 일부에 배치될 수 있 수 있다.
상기 산화물 반도체 채널층(30)은 상기 게이트 전극층(10)에 의해 유도된 전하가 소스 전극(51) 및 드레인 전극(52)의 전압에 의해 흘러갈 수 있는 전하 수송층의 역할을 수행할 수 있다.
상기 산화물 반도체 채널층(30)은 박막형태일 수 있고, 상기 박막의 두께는 5 내지 100 nm일 수 있고, 바람직하게는 5 내지 20nm일 수 있고 더욱 바람직하게는 10 nm일 수 있다.
이는 소자의 특성 최적화하기 위한 것으로, 만약 상기 박막의 두께가 5 nm 미만일 경우, 전하가 흐르는 채널 단면이 너무 작아 저항이 커져 소자구동이 어려운 문제가 발생될 수 있고, 상기 박막의 두께가 20 nm를 초과하는 경우, 전도도가 너무 높아져 소자의 스위칭 제어가 어려워지는 문제가 발생될 수 있다.
상기 산화물 반도체 채널층(30)은 아연(Zn)을 포함하는 산화물 반도체를 포함할 수 있다.
상기 아연(Zn)을 포함하는 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), ZnO(Zinc Oxide), IZTO(Induim Zinc Tin Oxide), ZGTO(Zinc Gallium Tin Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Induim Oxide) 및 ZGO(Zinc Galluim Oxide)으로 이루어지는 군으로부터 선택되는 1종일 수 있으나, 트랜지스터의 성능 및 신뢰성을 높이기 위해, 전자 이동도, 문턱전압 이하 스윙(subthreshold swing, SS) 및 온 오프 비(on/off ratio)가 높아 전기적 특성이 우수하며 안정성이 높은 IGZO(Indium Gallium Zinc Oxide)인 것이 보다 바람직하다.
상기 절연 버퍼층(40)은 상기 산화물 반도체 채널층(30) 상에 배치될 수 있으고, 바람직하게는 상기 유전제층(20) 및 산화물 반도체 채널층(30) 상에 배치될 수 있으며, 더욱 바람직하게는 상기 산화물 반도체 채널층이 배치되지 않은 유전체층(20) 및 상기 산화물 반도체 채널층 상에 배치될 수 있다.
상기 절연 버퍼층(40)은 아연(Zn)을 포함하는 산화물 반도체를 포함하는 트랜지스터에서 채널 길이가 감소하면서 증가하는 컨택 저항을 줄이기 위한 층일 수 있다.
또한, 상기 절연 버퍼층(40)을 통해 전압 스트레스(bias stess)에 대해서도 문턱 전압(threshold voltage)를 안정적으로 유지시킬 수 있어 소자 성능의 안정성을 향상시킬 수 있다.
또한, 상기 절연 버퍼층(40)은 절연체층으로 상기 산화물 반도체 채널층보다 캐리어 농도가 낮을 수 있다. 또한, 상기 절연 버퍼층(40)은 채널층 및 전극 사이의 계면 문제를 완화시켜줄 수 있다.
상기 절연 버퍼층(40)은 5 내지 10eV의 밴드갭을 갖는 금속산화물을 포함할 수 있고, 바람직하게는 Al2O3, SiO2, ZrO, HfO 및 이들의 혼합물 중 적어도 하나를 포함할 수 있으며 더욱 바람직하게는 컨택 저항을 줄이는 동시에 Zn을 포함하는 산화물 반도체 채널층에 도핑 효과를 주어 소자 동작 속도를 향상시킬 수 있는 Al2O3을 포함할 수 있다.
특히 상기 Al2O3을 포함하는 절연 버퍼층은 상기 산화물 반도체 채널층에 n-dopping 효과를 줄 수 있어, 컨택 저항을 줄이는 동시에 소자 동작 속도를 향상시킬 수 있다.
또한, 상기 Al2O3을 포함하는 절연 버퍼층은 상기 소스 전극 또는 드레인 전극으로부터 상기 산화물 반도체 채널층으로 원자들이 확산되는 것을 방지할 수 있다.
상기 절연 버퍼층(40)은 150 내지 250℃의 온도에서 열처리된 절연성의 금속산화물일 수 있고 상기 금속 산화물은 Al2O3, SiO2, ZrO, HfO 및 이들의 혼합물 중 적어도 하나를 포함할 수 있으며, 바람직하게는 Al2O3일 수 있다.
상기 절연 버퍼층(40)는 박막형태일 수 있고, 상기 박막의 두께는 0.5 내지 2.5 nm일 수 있고, 바람직하게는 1 내지 2.5nm일 수 있고, 더욱 바람직하게는 1.5 nm 내지 2.5 nm일 수 있다.
만약, 상기 박막의 두께가 1nm 미만인 경우 상기 박막의 두께가 너무 얇아 컨택 저항이 저하되는 효과가 미비한 문제가 발생될 수 있고, 상기 박막의 두께가 2.5nm를 초과하는 경우, on/off 스위칭 특성이 나타나지 않아 트랜지스터 소자로서 사용이 불가한 문제가 발생될 수 있다.
상기 소스 전극(51) 및 드레인 전극(52)은 상기 절연 버퍼층(40)상에 서로 이격하여 배치될 수 있고 바람직하게는 상기 절연 버퍼층(30)상에 서로 이격하여 배치하되, 상기 산화물 반도체 채널층(30)이 배치되지 않은 위치 및 상기 산화물 반도체 채널층이 배치된 위치를 포함하는 위치에 배치될 수 있다.
상기 소스 전극(51) 및 드레인 전극(52)은 ITO(induim Tin Oxide), IZO(Induim Zinc Oxide), 몰리브덴, 구리, 알루미늄, 크롬, 텅스텐, 탄탈륨 및 이들의 합금으로 이루어진 군으로부터 선택되는 1종으로 형성될 수 있으나 이에 제한된 것은 아니다. 다만, 상기 소스 전극 및 드레인 전극은 금속 박막으로 형성되는 것이 보다 바람직할 수 있다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 아연(Zn)을 포함하는 산화물 반도체를 채널층에 포함하여, 비정질 실리콘(a-Si)기반의 박막 트랜지스터(TFT)보다 전자 이동도가 높으며 특히, IGZO(Indium Gallium Zinc Oxide)을 포함할 경우, 비정질 실리콘(a-Si)기반의 박막 트랜지스터(TFT)보다 전자이동도가 20 내지 50배 높으며, 초고속 스위칭 특성을 나타낼 수 있다.
또한, 절연 버퍼층을 포함하여, 컨택 저항이 낮아 성능이 높은 동시에 소자 안정성이 높은 있다.
본 발명의 다른 실시예는 상기 산화물 반도체 박막 트랜지스터를 포함하는 디스플레이를 제공할 수 잇다.
상기 디스플레이는 전자이동도가 높은 아연(Zn)을 포함하는 산화물 반도체를 채널층으로 사용하는 박막 트랜지스터(Thin film transistor, TFT)를 백플레인(back plan)으로 사용함으로써 상기 백플레인(back plan)의 회로가 소형화될 수 있다.
또한, 상기 산화물 반도체 박막 트랜지스터가 절연 버퍼층을 포함하여, 상기 디스플레이의 성능 및 안정성이 높은 장점이 있다.
또한, 상기 디스플레이는 유연성 디스플레이일 수 있다.
즉, 본 발명의 실시예에 따른 디스플레이는 산화물 반도체 박막 트랜지스터를 백플레인(back plan)으로 포함할 수 있고 상기 산화물 반도체 박막 트랜지스터는 150 내지 250℃의 온도에서 제조될 수 있어, 내열 온도가 250℃이상 또는 200℃이상 또는 150℃이상의 가요성을 갖는 수지 기판을 포함하는 유연성 디스플레이일 수 있다.
본 발명의 다른 실시예는
게이트 전극층 상에 유전체층을 형성하는 단계;
상기 유전체층 상의 적어도 일부에 아연(Zn)을 포함하는 산화물 반도체 채널층을 형성하는 단계;
상기 산화물 반도체 채널층 상에 절연버퍼층을 형성하는 단계; 및
상기 절연버퍼층 상에 서로 이격 되도록 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는
산화물 반도체 박막 트랜지스터의 제조방법을 제공할 수 있다.
이하, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법을 각 단계별로 상세히 설명한다.
상기 게이트 전극층 상에 유전체층을 형성하는 단계는 게이트 전극층을 준비하는 단계를 포함할 수 있다.
상기 게이트 전극층을 준비하는 단계에서 상기 게이트 전극층은 폴리 실리콘(poly-Si)이 형성된 기판을 사용할 수 있다. 이때, 상기 폴리 실리콘은 P 타입 불순물이 도핑된 P형 폴리 실리콘으로, p+ Si 또는 p++ Si가 사용될 수 있고 예를 들어, 붕소(boron)로 고밀도 도핑된 실리콘(Si)일 수 있다.
상기 실리콘 기판의 두께는 500 내지 1000 μm의 두께를 가질 수 있으나 이에 제한된 것은 아니다.
상기 게이트 전극층 상에 유전체층을 형성하는 단계에서 상기 유전체층은 졸-겔(sol-gel)법, 원자층증차법(ALD: Atomic Layer Deposition), 화학적기상증착 법(CVD: Chemical Vapor Deposition) 또는 스퍼터링(sputtering)의 방법으로 증착될 수 있다.
이때, 상기 유전체층은 50 nm 내지 300 nm의 두께의 박막형태로 형성할 수 있다. 이는 상기 유전체층을 통해 소자의 전력 소모를 줄이는 동시에 동작속도를 향상시키기 위한 것으로, 만약, 상기 유전체층이 50 nm미만인 경우, 누설전류가 증가하게 되어 트랜지스터 스위칭 특성이 발현되지 않는 문제가 발생될 수 있고, 상기 유전체층이 300 nm를 초과하는 경우, 구동전압이 커지고, 동작속도가 느려지는 문제가 발생될 수 있다.
상기 유전체층은 누설 전류가 발생하지 않는 범위 내에서 소자를 구동시키기 위한 전력량을 최소화하기 위해 최대한 얇게 증착하는 것이 바람직할 수 있다.
이때, 상기 유전체층은 Si3N4, SiO2 및 Al2O3 중 어느 하나일 수 있으나, 유전 상수가 상대적으로 커 소형화에 유리한 Al2O3인 것이 보다 바람직하다.
상기 유전체층 상의 적어도 일부에 아연(Zn)을 포함하는 산화물 반도체 채널층을 형성하는 단계는 상기 유전체층 상에 아연(Zn)을 포함하는 산화물반도체 박막을 형성한 후, 포토리소그라피 공정을 통해 유전체층 상의 적어도 일부에 채널층을 형성하는 단계일 수 있다.
이때, 상기 아연(Zn)을 포함하는 산화물 반도체 박막을 형성하는 단계는 박막을 제조하는 통상의 증착법이 사용될 수 있으나 바람직하게는 sol-gel법등의 용액 공정으로 제조할 수 있다.
상기 용액 공정은 스핀코팅법으로 수행할 수 있다.
예를 들어, 상기 유전체층이 형성된 기판을 스핀 코팅기에 넣고 불활성 분위기에서 3000 내지 5000 rpm의 속도로 아연(Zn)을 포함하는 산화물을 증착할 수 있다. 이후, 상기 증착물을 200 내지 400℃에서 열처리하여 아연(Zn)을 포함하는 산화물 반도체 박막을 형성할 수 있다.
상기 산화물 반도체 박막은 5 내지 100 nm의 두께로 형성할 수 있고, 바람직하게는 20 내지 50 nm의 두께로 형성할 수 있고 더욱 바람직하게는 10 nm의 두께로 형성할 수 있다.
이는 소자의 특성 및 신뢰성을 향상시키기 위한 것으로, 만약 상기 산화물 반도체 박막의 두께가 20 nm 미만일 경우, 누설전류가 발생해 소자구동이 어려운 문제가 발생될 수 있고, 상기 산화물 반도체 박막의 두께가 50 nm를 초과하는 경우, 작동전압이 매우 높아지는 문제가 발생될 수 있다.
이때, 상기 아연(Zn)을 포함하는 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), ZnO(Zinc Oxide), IZTO(Induim Zinc Tin Oxide), ZGTO(Zinc Gallium Tin Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Induim Oxide) 및 ZGO(Zinc Galluim Oxide)으로 이루어지는 군으로부터 선택되는 1종일 수 있으나, 트랜지스터의 성능 및 신뢰성을 높이기 위해, 전자 이동도, 문턱전압이하 스윙(subthreshold swing, SS), 및 온 오프 비(on/off ratio)가 높아 전기적 특성이 우수하며 안정성이 높은 IGZO(Indium Gallium Zinc Oxide)인 것이 보다 바람직하다.
상기 산화물 반도체 채널층은 산화물 반도체 박막 중 일부를 에칭하여 형성할 수 있으며, 상기 에칭은 포토리소그라피 공정을 통해 수행될 수 있다.
상기 포토리소그라피 공정은 상기 산화물 반도체 박막상에 감광제를 증착하는 단계; 채널층을 형성할 위치에 마스크를 배치하는 단계; UV를 조사하여 마스크가 배치되지 않은 위치의 감광제를 에칭하는 단계; 및 에칭용액을 이용하여 감광제가 에칭된 부분의 산화물 반도체 박막을 에칭하여 채널층을 형성하는 단계;를 포함할 수 있다.
이때, 상기 산화물 반도체 박막상에 감광제를 증착하는 단계는 스핀코터상에 산화물 반도체 박막을 넣고 불활성 분위기에서 감광제(photoresist) 용액을 3000 내지 5000 rpm의 속도로 증착하는 방법으로 수행할 수 있다. 또한, 에칭용액을 이용하여 감광제가 에칭된 부분의 산화물 반도체 박막을 에칭한 후, 채널층을 형성한 기판을 아세톤에 담궈 잔여 감광제를 제거하는 단계를 더 포함할 수 있다.
상기 산화물 반도체 채널층 상에 절연버퍼층을 형성하는 단계는 산화물 반도체 채널층이 배치되지 않은 유전체층 및 산화물 반도체 채널층 상에 절연 버퍼층을 형성하는 단계일 수 있다.
즉, 상기 절연 버퍼층은 상기 산화물 반도체 채널층 상에 배치될 수 있으고, 바람직하게는 상기 유전제층 및 산화물 반도체 채널층 상에 배치될 수 있으며, 더욱 바람직하게는 상기 산화물 반도체 채널층이 배치되지 않은 유전체층 및 상기 산화물 반도체 채널층 상에 배치될 수 있다.
상기 절연 버퍼층은 진공 증착법으로 형성할 수 있고, 바람직하게는 보다 얇은 층을 균일하게 형성할 수 있는 원자층 증착기(ALD, Atomic Layer Deposition)를 이용하여 형성할 수 있다.
상기 절연 버퍼층의 두께는 0.5 내지 2.5 nm일 수 있고, 바람직하게는 1 내지 2.5nm일 수 있고, 더욱 바람직하게는 1.5 nm 내지 2.5 nm일 수 있다.
만약, 상기 절연 버퍼층의 두께가 1nm 미만인 경우 상기 절연 버퍼층의 두께가 너무 얇아 컨택 저항이 저하되는 효과가 미비한 문제가 발생될 수 있고, 상기 절연 버퍼층의 두께가 2.5nm를 초과하는 경우, on/off 스위칭 특성이 나타나지 않아 트랜지스터 소자로서 사용이 불가한 문제가 발생될 수 있다.
상기 절연 버퍼층은 절연성을 갖는 층으로, Al2O3, SiO2, ZrO, HfO 및 이들의 혼합물 중 적어도 하나를 포함할 수 있으나 Al2O3층 인 것이 바람직할 수 있다.
특히 상기 Al2O3은 IGZO(Indium Gallium Zinc Oxide) 채널층에 n-dopping 효과를 줄 수 있어, 컨택 저항을 줄이는 동시에 소자 동작 속도를 향상시킬 수 있다.
상기 절연 버퍼층 상에 서로 이격 되도록 소스 전극 및 드레인 전극을 형성하는 단계는 포토리소그래피 공정 또는 리프트 오프 공정을 통해 수행할 수 있다.
상기 소스 전극 및 드레인 전극은 상기 절연 버퍼층(40)상에 서로 이격하여 형성할 수 있고 바람직하게는 상기 절연 버퍼층 상에 서로 이격하여 형성하되, 상기 산화물 반도체 채널층(30)이 형성되지 않은 위치 및 상기 산화물 반도체 채널층이 형성된 위치를 포함하는 위치에 형성할 수 있다.
상기 소스 전극 및 드레인 전극은 상기 절연 버퍼층 상에 쉐도우 마스크(shadow mask)를 형성한 후 스퍼터링(sputtering), 펄스레이저증착법(PLD, Pulsed Laser Deposition), 열 증착법 (Thermal Evaporation), 전자빔증착법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition) 또는 분자선 에피탁시 증착 법(MBE, Molecular Beam Epitaxy) 또는 화학적 증착법(CVD, Chemical Vapor Deposition)을 이용하여 50 nm 내지 300nm의 두께로 서로 이격하도록 형성될 수 있다.
상기 소스 전극 및 드레인 전극은 ITO(induim Tin Oxide), IZO(Induim Zinc Oxide), 몰리브덴, 구리, 알루미늄, 크롬, 텅스텐, 탄탈륨 및 이들의 합금으로 이루어진 군으로부터 선택되는 1종으로 형성될 수 있으나 금속 박막으로 형성하는 것이 보다 바람직할 수 있다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은 상기 소스 전극 및 드레인 전극을 형성하는 단계 이후 열처리하는 단계를 더 포함할 수 있다.
상기 열처리 단계는 제조되는 트랜지스터의 계면 특성을 향상시키기 위한 단계로, 보다 높은 전자 이동도 및 스위칭 특성을 갖도록 하기 위해 150 내지 250 ℃에서 열처리하는 것이 바람직할 수 있다.
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은 예를 들어, p타입 불순물이 도핑된 폴리 실리콘(P+ Si)상에 SiO2 유전체층 및 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체 박막을 순차적으로 적층 한 후, 포토레지스트를 도포하고 노광 및 현상으로 상기 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체 박막의 양 끝을 제거하여 상기 유전체층 상의 적어도 일부에 형성된 채널층을 형성할 수 있다. 이후, 열 증착기를 이용하여 Al2O3 절연 버퍼층을 증착한 후, 마스크를 이용하여 상기 절연 버퍼층 상에 소스 전극 및 드레인 전극을 형성하고 이후 열처리하는 방법일 수 있다.
이하, 실시 예 및 실험 예를 통해 본 발명을 상세하게 설명한다.
단, 하기 실시 예 및 실험 예는 본 발명을 예시하는 것일 뿐, 본 발명의 내용이 하기의 실시 예에 의해 한정되는 것은 아니다.
<실시예 1>
단계 1: 붕소(boron)로 heavily 도핑된 525μm 두께의 Si기판상에 화학적기상증착법(Chemical Vapor Deposition, CVD)의 방법으로 50nm 두께의 SiO2 유전체층을 형성하였다.
단계 2: 상기 SiO2 유전체층 상에 스핀코터를 이용하여 질소분위기에서 IGZO 용액을 3000 rpm속도로 40초 동안 증착하여 10 nm 두께의 증착물을 형성 후 300℃에서 열처리하여 IGZO 산화물 반도체 박막을 형성하였다. 이후, 포토리소그라피 공정을 통해 반도체 채널 영역을 형성하기 위해, 우선 스핀코터를 이용하여 질소분위기에서 상기 IGZO 산화물 반도체 박막상에 감광제(photoresist) 용액을 3000 rpm의 속도로 40초 동안 증착한하여 감광제층을 형성하고 상기 감광제층을 안정화시키기 위해 110℃에서 약 2분간 열처리 하였다. 이후 상기 감광제층의 중앙에 마스크를 배치한 후 UV를 조사하고 기판을 현상액에 담궈 마스크가 배치되지 않은 감광제층을 제거하였다. 이후 HCl 에칭용액을 이용하여 상기 감광제층이 제거된 부분의 IGZO 산화물 반도체 박막을 제거하요 상기 SiO2 유전체층 상의 중앙에 IGZO채널층을 형성하였다. 이후, 상기 기판을 아세톤에 담가 잔여 감광제를 제거하였다.
단계 3: 상기 IGZO 채널이 형성된 기판을 원자층 증착장치(ALD, Atomic Layer Deposition)에 넣고, TMA 전구체(Trimethylaluminum precursor) 및 초순수(Deionized water)를 이용하여 약 10-3Torr의 진공 분위기 및 180℃의 온도분위기에서 Al2O3절연 버퍼층을 형성하였다. 이때, 원활한 증착 공정을 위해 TMA 전구체(Trimethylaluminum precursor) 및 초순수(Deionized water)의 carrier gas 역할로 Ar gas를 50sccm 흘려주었으며, TMA와 DI가 주입되는 싸이클 횟수를 13로 수행하여 2nm 두께의 Al2O3절연 버퍼층을 형성하였다.
단계 4: 상기 절연 버퍼층 상에 쉐도우 마스크(shadow mask)를 형성한 후 열 증착기(Thermal evaporator)를 이용하여 알루미늄(Al)을 약 10-6Torr의 진공 분위기에서 열 증착 하여 상기 채널층 양측에 각각 50nm 두께의 알루미늄(Al) 소스 전극 및 드레인 전극을 형성하였으며, 이후 200 ℃로 열처리하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 2>
상기 실시예 1의 단계 3에서 TMA와 DI가 주입되는 싸이클 횟수를 7회로 변경하여 1nm 두께의 Al2O3절연 버퍼층을 형성한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 3>
상기 실시예 1의 단계 3에서 TMA와 DI가 주입되는 싸이클 횟수를 15회로 변경하여 3nm 두께의 Al2O3절연 버퍼층을 형성한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 4>
상기 실시예 1의 단계 4에서 소스 전극 및 드레인 전극을 형성한 후 열처리를 수행하지 않는 것으로 변경한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 5>
상기 실시예 1의 단계 4에서 소스 전극 및 드레인 전극을 형성한 후 열처리 온도를 50 ℃로 변경한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 6>
상기 실시예 1의 단계 4에서 소스 전극 및 드레인 전극을 형성한 후 열처리 온도를 100 ℃로 변경한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 7>
상기 실시예 1의 단계 4에서 소스 전극 및 드레인 전극을 형성한 후 열처리 온도를 150 ℃로 변경한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 8>
상기 실시예 1의 단계 4에서 소스 전극 및 드레인 전극을 형성한 후 열처리 온도를 250 ℃로 변경한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<실시예 9>
상기 실시예 1의 단계 4에서 소스 전극 및 드레인 전극을 형성한 후 열처리 온도를 300 ℃로 변경한 것을 제외하고 실시예 1와 동일한 방법을 수행하여 산화물 반도체 박막 트랜지스터를 제조하였다.
<비교예 1>
상기 실시예 1에서, 단계 3을 수행하지 않는 것을 제외하고 상기 실시예1과 동일한 방법을 수행하여 절연 버퍼층을 포함하지 않는 산화물 반도체 박막 트랜지스터를 제조하였다.
<실험예 1>
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 절연 버퍼층 유무 및 두께에 따른 특성을 비교하기 위해 비교예 1, 실시예 1 내지 3의 산화물 반도체 박막 트랜지스터에 대해, MS Tech probestation, KEITHLEY 2636B를 이용하여 전류-전압 특성을 측정하였으며 그 결과를 도 2 내지 8에 나타내었다.
도 2는 비교예 1, 실시예 1 및 2의 산화물 반도체 박막 트랜지스터의 로그 스케일의 전류-전압 그래프이고 도 3은 온(on) 상태의 평균 전류값을 나타낸 그래프로, 도 2 및 도 3에 나타난 바와 같이, 절연 버퍼층을 포함하지 않은 비교예 1의 보다 절연 버퍼층을 포함한 실시예 1 및 2의 산화물 반도체 박막 트랜지스터에서 보다 높은 전류값이 나타나는 것을 알 수 있으며, 절연 버퍼층의 두께가 1nm일때보다 2nm일때 보다 우수한 전류값이 나타나는 것을 알 수 있다.
도 4 내지 6은 비교예 1, 실시예 1 및 2의 산화물 반도체 박막 트랜지스터 각각 에 대해 0, 10s, 100s, 1000s, 3000s동안 바이어스 스트레스를 가했을 때의 전류-전압 특성을 나타낸 그래프로, 비교예 1 보다 실시예 1 및 2의 산화물 반도체 박막 트랜지스터가 바이어스 스트레스에 대해 보다 안정적인 것을 알 수 있으며, 실시예 2 보다 실시예1의 산화물 반도체 박막 트랜지스터가 바이어스 스트레스에 대해 보다 안정적인 것을 알 수 있다.
도 7은 비교예 1, 실시예 1 및 2의 산화물 반도체 박막 트랜지스터의 선형 스케일의 전압-전류 그래프로 도 7에 나타난 바와 같이, 절연 버퍼층을 포함하지 않은 비교예 1 보다 절연 버퍼층을 포함한 실시예 1 및 2의 산화물 반도체 박막 트랜지스터에서 보다 높은 전류값이 나타나는 것을 알 수 있으며, 절연 버퍼층의 두께가 1nm일 때 보다 2nm일 때 우수한 전류값이 나타나는 것을 알 수 있다.
도 8은 3nm 두께의 절연 버퍼층을 포함하는 실시예 3의 경우의 전압-전류 그래프로, 도 8에 나타난 바와 같이, 3nm 두께의 절연 버퍼층을 포함하는 실시예 3의 경우 on/off 스위칭 특성이 나타나지 않음을 알 수 있다.
이를 통해, 1 내지 2nm 두께의 절연 버퍼층을 포함하는 경우, 소자의 성능을 향상시킬 수 있음을 알 수 있으며, 3nm 두께를 포함하는 경우, 스위칭 특성이 나타나지 않아 트랜지스터로서 사용이 불가함을 알 수 있다.
<실험예 2>
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조단계에서, 열처리 유무 및 열처리 온도에 따른 특성을 비교하기 위해 실시예 1, 실시예 4 내지 9의 산화물 반도체 박막 트랜지스터에 대해, MS Tech probestation, KEITHLEY 2636B를 이용하여 전류-전압 특성을 측정하여 그 결과를 도 9에 나타내고 온도에 따른 전자이동도를 측정하여 그 결과를 10에 나타내었다.
도 9 및 10에 나타난 바와 같이, 200℃에서 열처리를 수행한 수행한 경우, 열처리를 수행하지 않은 경우 또는 그 외 다른 온도에서 열처리를 수행한 경우 대비 현저히 높은 전류값을 갖는 것을 알 수 있다.
<실험예 3>
본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조단계에서, 열처리 유무에 따른 특성을 비교하기 위해 실시예 1 및 실시예 4의 산화물 반도체 박막 트랜지스터에 대해 게이트 전압에 따른 스위칭 특성을 분석하였으며, 결과 각각을 도 11 및 도 12에 나타내었다.
도 11은 실시예 4의 산화물 반도체 박막 트랜지스터 즉, 소자 제조 후 열처리를 수행하지 않은 경우의 게이트 전압에 따른 스위칭 특성을 분석한 그래프로, 도 11에 나타난 바와 같이, 게이트 전압을 달리하더라도 스위칭 특성이 나타나지 않고, 전류가 일정하게 흐르는 도체 특성을 나타나는 것을 알 수 있다.
도 12는 실시예 1의 산화물 반도체 박막 트랜지스터 즉, 소자 제조 후 200℃에서 열처리를 수행한 경우의 게이트 전압에 따른 스위칭 특성을 분석한 그래프로, 도 12에 나타난 바와 같이, 게이트 전압에 따라 스위칭 특성이 잘 나타남을 알 수 있다.
10: 게이트 전극층
20: 유전체층
30: 채널층
40: 절연 버퍼층
51: 소스 전극
52: 드레인 전극

Claims (13)

  1. 게이트 전극층 상에 유전체층을 형성하는 단계;
    용액 공정을 이용하여 상기 유전체층 상의 적어도 일부에 아연(Zn)을 포함하는 산화물 반도체 채널층을 형성하는 단계;
    진공 증착법을 이용하여 상기 산화물 반도체 채널층 상에 절연버퍼층을 형성하는 단계;
    상기 절연버퍼층 상에 서로 이격 되도록 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 드레인 전극을 형성한 후 200 ℃에서 열처리하는 단계
    를 포함하고,
    상기 절연 버퍼층의 두께는 1 nm 내지 2 nm인 것을 특징으로 하는 것인,
    산화물 반도체 박막 트랜지스터의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 산화물 반도체 채널층은 IGZO(Indium Gallium Zinc Oxide)을 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연 버퍼층은 Al2O3, SiO2, ZrO, HfO 및 이들의 혼합물 중 적어도 하나를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법

  5. 삭제
  6. 삭제
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