JP2009075957A - 電源回路および半導体装置 - Google Patents

Abstract

【課題】高電圧時にも高精度な検出かつ電力の低損失を実現可能な電源回路、および、その電源回路を搭載した半導体装置などを提供する。
【解決手段】電源回路において、負荷電流を供給する主電源３と、負荷電流を調整するメイントランジスタ４と、メイントランジスタ４と特性が相似なセンストランジスタ５と、センストランジスタ５に接続される電流検出抵抗９を有し、主回路１に含まれる主電源３の基準電位に接続される、電流検出回路２に含まれる補助電源１０を用いてセンストランジスタ５に必要な電流を供給するように構成する。
【選択図】図１

Description

本発明は、直流電流を制御する電源装置に関し、例えば直流高電圧電源から負荷へ大電流が流れる際の電流を検出する電流検出回路を含む電源回路、および、その電源回路を搭載した半導体装置、さらには、その電源回路を利用した制御回路や、その制御回路を利用した制御装置などに適用して有効な技術に関する。

例えば、電流検出回路の技術は数多く存在し、その中で最も多く用いられている方法にシャント抵抗検出方式がある。しかし、シャント抵抗検出方式は大電流時に損失が大きいという欠点がある。この損失を抑え高精度に電流を検出する方式には、例えば特許文献１に記載されているものがある。
特開平６−１８０３３２号公報

ところで、上記特許文献１は主電源から電流を供給しており、共通接続された端子間に電位差が発生するため、高精度な検出ができない。さらに、主電源が高電圧の場合、大きな電力損失が発生するという課題が残る。

そこで、本発明の目的は、高電圧時にも高精度な検出かつ電力の低損失を実現可能な電源回路、および、その電源回路を搭載した半導体装置などを提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的なものの概要は、負荷電流を供給する主電源と、負荷電流を調整するメイントランジスタと、メイントランジスタと特性が相似なセンストランジスタと、センストランジスタに接続される電流検出抵抗を有する電源回路において、主回路に含まれる主電源の基準電位に接続される、電流検出回路に含まれる補助電源を用いてセンストランジスタに必要な電流を供給するように構成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、代表的なものによって得られる効果は、主回路と電流検出回路間に電流が流れず寄生インピーダンスによる電圧降下は発生しないので、検出精度の向上が見込まれる。さらに、高電位と接地電位間で検出回路を構成する場合よりも、はるかに電力損失を抑えられる。この結果、上記２つの効果から、高精度な検出で電力の低損失な電源回路、および、その電源回路を搭載した半導体装置などを実現することができる。

（本発明の実施の形態の概要）
本発明の実施の形態は、電源回路において、主電源とは別に設けた補助電源を用いてセンストランジスタに必要な電流を供給するように構成する。例えば、高電位にある経路の電流を測定するために、チャージポンプ回路などを用いて、その高電位から数ボルト低い電位を形成し、その電位間で電流検出を行うことにより実施する。

特に、高電圧がかかるトランジスタに流れる電流を検出する際に、電力損失が少なく、高い検出精度を維持すると共に、低コスト化を実現できる電源回路、および、その電源回路を搭載した半導体装置、さらには、その電源回路を利用した制御回路や、その制御回路を利用した制御装置などを提供する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１における電源回路の構成の一例を示す。

本実施の形態１の電源回路は、主回路１と電流検出回路２から構成される。

主回路１は、主電源３とメイントランジスタ４と負荷６から構成される。主電源３は負荷電流を供給する第１の電源として機能し、メイントランジスタ４は負荷電流を調整する第１のトランジスタとして機能する。

電流検出回路２は、補助電源１０とセンストランジスタ５と電流検出用オペアンプ７とトランジスタ８と電流検出抵抗９から構成される。補助電源１０は主電源３の基準電位側に一端が接続され、センストランジスタ５に流れる電流を供給する第２の電源として機能し、センストランジスタ５はメイントランジスタ４と特性が相似な第２のトランジスタとして機能する。

この主回路１と電流検出回路２の構成においては、メイントランジスタ４とセンストランジスタ５のソース端子同士が接続され、メイントランジスタ４のドレイン端子とセンストランジスタ５のドレイン端子に印加する電圧を同一に制御するフィードバックループが形成されている。この電圧を同一に制御するフィードバックループは、電流検出用オペアンプ７を用いて構成されている。

主回路１において、主電源３とメイントランジスタ４と負荷６を直列に接続し、メイントランジスタ４のゲート端子に入力端子１１から電流調整信号を入力する。すなわち、主電源３のプラス端子（基準電位）はメイントランジスタ４のソース端子に接続する。メイントランジスタ４のドレイン端子は負荷６の一方の端子に接続する。負荷６の他方の端子と主電源３のマイナス端子はＧＮＤ電位に接続する。

電流検出回路２において、メイントランジスタ４とセンストランジスタ５は、ゲート端子とソース端子を共通接続する。メイントランジスタ４のドレイン端子は負荷６の一方の端子と電流検出用オペアンプ７の非反転入力端子（＋）に接続する。センストランジスタ５のドレイン端子は電流検出用オペアンプ７の反転入力端子（−）とトランジスタ８のドレイン端子に接続する。電流検出用オペアンプ７の出力はトランジスタ８のゲート端子に接続する。トランジスタ８のソース端子は電流検出抵抗９の一方の端子に接続する。電流検出抵抗９の他方の端子は補助電源１０のマイナス端子に接続する。主電源３と補助電源１０のプラス端子（基準電位）と、メイントランジスタ４とセンストランジスタ５のソース端子を共通に接続する。電流検出用オペアンプ７のプラス／マイナス電源端子は補助電源１０のプラス／マイナス端子に接続され、この電流検出用オペアンプ７の駆動電流を補助電源１０から供給する。

メイントランジスタ４とセンストランジスタ５は相似な特性を持ち、同一半導体基板上に形成し、センストランジスタ５の大きさ（または単位トランジスタの個数など）はメイントランジスタ４の１／Ｎとする。前記両トランジスタ４，５の全てのノード電位が等しいとき、センストランジスタ５のオン抵抗はメイントランジスタ４のオン抵抗のＮ倍となり、センストランジスタ５にはメイントランジスタ４の１／Ｎの電流が流れる。

図１の電源回路は、主電源３が出力する電圧が、メイントランジスタ４と負荷６の両端にかかり、メイントランジスタ４のゲート電圧状態と負荷６の状態に従い、負荷６へ電流を供給する。メイントランジスタ４とセンストランジスタ５のソース端子とゲート端子は共通接続されており、さらに、電流検出用オペアンプ７がフィードバックループを構成しているため、メイントランジスタ４とセンストランジスタ５のドレイン電圧は等しくなる。メイントランジスタ４とセンストランジスタ５の全ての端子電位が等しくなるため、メイントランジスタ４とセンストランジスタ５のオン抵抗比に従い、メイントランジスタ４に流れる電流に比例した電流が、センストランジスタ５に流れる。センストランジスタ５に流れる電流はトランジスタ８および電流検出抵抗９に流れ、電流検出抵抗９の両端電圧が検出電圧となる。補助電源１０は、主電源３よりも小さな電圧からなり、センストランジスタ５とトランジスタ８と電流検出抵抗９に流れる電流と、電流検出用オペアンプ７を駆動する電流を供給する。

このように、負荷６およびメイントランジスタ４に流れる電流を、電流検出用オペアンプ７を用いてセンストランジスタ５および電流検出抵抗９に精確に分流する電流検出回路２において、主電源３よりも小さな電圧の補助電源１０を用いて主電源３から少し低い電位を設けて、高電圧がかかるメイントランジスタ４に流れる電流を検出する。

本実施の形態１のように構成すれば、主回路１と電流検出回路２は個別に電流ルートが設定されており、メイントランジスタ４とセンストランジスタ５のソース端子間に存在する寄生インピーダンスの影響を受けずに電流検出が可能である。これにより、寄生インピーダンスによる電圧降下は発生しないので、検出精度の向上効果がある。さらに、補助電源１０を使用せずに回路を構成する場合に比べて、電力損失が主電源３の電圧分の補助電源１０の電圧倍になるため、大幅な損失低減効果が得られる。

なお、本実施の形態１では、トランジスタ８のローサイドに電流検出抵抗９を配置したが、トランジスタ８のハイサイドに電流検出抵抗９を配置しても良いし、センストランジスタ５に流れる電流のルート上であれば構わない。

また、本実施の形態１では、メイントランジスタ４とセンストランジスタ５のゲート端子を共通接続したが、電流を検出したいタイミングでメイントランジスタ４とセンストランジスタ５のゲート端子に等しい電圧が加われば良い。

また、本実施の形態１では、メイントランジスタ４とセンストランジスタ５はＰ型のＭＯＳＦＥＴを例に挙げたが、この両トランジスタ４，５はＮ型のＭＯＳＦＥＴでもよく、あるいはバイポーラトランジスタで構成しても同じである。トランジスタ８においても同様に、Ｐ型のＭＯＳＦＥＴ、バイポーラトランジスタや、可変抵抗、電圧−電流変換器などで構成することも可能である。例えば、各トランジスタをＮ型のＭＯＳＦＥＴで構成した場合には、ソース端子とドレイン端子の接続が逆になり、また、各トランジスタをバイポーラトランジスタで構成した場合には、ソース端子はエミッタ端子、ドレイン端子はコレクタ端子、ゲート端子はベース端子にそれぞれ置き換わる。

さらに、本実施の形態１の電流検出用オペアンプ７には、精確な電圧フィードバック回路を構成する必要があるため、電流検出用オペアンプ７のオフセット電圧を低減する回路として、コンデンサとスイッチなどから構成されるオフセットキャンセル回路を電流検出用オペアンプ７に組み込んでも良い。

（実施の形態２）
図２は、本発明の実施の形態２における電源回路の構成の一例を示す。

本実施の形態２の電源回路は、前記実施の形態１（図１）で説明した主回路１と電流検出回路２に加え、制御部２０を追加している。

制御部２０は、電流検出抵抗９における検出電圧の基準値を接地電位に変換する減算回路２１と、主電源３の電源電圧を制御する制御回路２２で構成される。

減算回路２１は、オペアンプ２３と抵抗２４、抵抗２５、抵抗２６、抵抗２７で構成される。電流検出抵抗９の各端子を抵抗２４，２５を介してオペアンプ２３の非反転入力端子／反転入力端子に接続する。オペアンプ２３の非反転入力端子には一方の端子をＧＮＤ電位に接続した抵抗２６を接続する。オペアンプ２３の反転入力端子と出力端子間には抵抗２７を接続する。オペアンプ２３の駆動電流は主電源３から供給する。このとき、電流ルートはメイントランジスタ４のソース端子とセンストランジスタ５のソース端子間を通らないように設計する。減算回路２１は、電流検出抵抗９の両端に発生する電圧を入力し、差分電圧を電流情報として出力する。これにより、検出電圧の基準値を接地電位に変換できる。

制御回路２２は、オペアンプ２８とコンパレータ２９と参照電圧３０と抵抗３１と抵抗３２とコンデンサ３３と電源３４と電源３５と三角波発生器３６とで構成される。減算回路２１の出力を抵抗３１を介してオペアンプ２８の反転入力端子に接続する。オペアンプ２８の非反転入力端子には参照電圧３０を接続する。オペアンプ２８の出力端子はコンパレータ２９の非反転入力端子に接続する。コンパレータ２９の非反転入力端子には三角波発生器３６を接続する。オペアンプ２８の反転入力端子と出力端子間には抵抗３２とコンデンサ３３を接続する。オペアンプ２８の駆動電流は電源３４から供給する。コンパレータ２９の駆動電流は電源３５から供給する。減算回路２１から出力された電流情報は制御回路２２に入力され、電流情報に従い主回路１を制御する。ここでは、主回路１を制御する際に、電流情報は主電源３を駆動するＰＷＭ信号に変換する。

本実施の形態２の構成にすることで、前記実施の形態１の効果に加えて、電流検出抵抗９の両端に発生する検出電圧の基準値を接地電位に変換できるので、これを主電源３の制御に利用することが可能となる。

なお、本実施の形態２では、検出した電流情報を、主電源３を駆動するＰＷＭ信号に変換したが、制御回路２２や主回路１の構成によって、検出した電流情報はメイントランジスタ４のゲート電圧に変換するなど、どのように使用しても構わない。

（実施の形態３）
図３は、本発明の実施の形態３における電源回路の構成の一例を示す。

本実施の形態３の電源回路は、前記実施の形態２（図２）とは減算回路２１の構成が異なり、分圧抵抗４０と分圧抵抗４１と電源４２を追加している。

減算回路２１において、分圧抵抗４０と分圧抵抗４１は直列に接続され、分圧抵抗４０の一方の端子を電流検出抵抗９の一方の端子に、分圧抵抗４０と分圧抵抗４１との接続ノードを抵抗２４に、分圧抵抗４１の一方の端子（ＧＮＤ電位）を抵抗２５にそれぞれ接続する。この減算回路２１において、電流検出抵抗９の一端に発生する検出電圧は、分圧抵抗４０および分圧抵抗４１で分圧され、分圧抵抗４１の一端に発生する。また、オペアンプ２３の駆動電流は低電圧の電源４２から供給する。

本実施の形態３の構成にすることで、前記実施の形態１の効果に加えて、オペアンプ２３の駆動電圧を下げることが可能となり、制御回路２２やＩＣを駆動するための低電圧の電源４２でオペアンプ２３を駆動できる。これにより、オペアンプ２３に発生する損失を大幅に削減することが可能となる。

（実施の形態４）
図４は、本発明の実施の形態４における電源回路の構成の一例を示す。

本実施の形態４の電源回路は、補助電源１０の負の端子をＧＮＤ電位よりも高いＧＮＤ２電位とし、減算回路２１および制御回路２２をＧＮＤ２電位で動作させる。さらに、制御部２０には、分圧抵抗５０と分圧抵抗５１と参照電圧５２とコンパレータ５３と電源５４を追加している。

分圧抵抗５０と分圧抵抗５１は直列に接続され、分圧抵抗５０の一方の端子がコンパレータ２９の出力に接続され、分圧抵抗４０と分圧抵抗４１との接続ノードをコンパレータ５３の反転入力端子に、分圧抵抗５１の一方の端子をＧＮＤ電位にそれぞれ接続する。コンパレータ５３の非反転入力端子には参照電圧５２を接続する。コンパレータ５３の駆動電流は電源５４から供給する。制御回路２２から出力されるＰＷＭ波形を分圧抵抗５０と分圧抵抗５１で電圧レベルを落とし、分圧抵抗５０と分圧抵抗５１が接続しているノードの電圧と参照電圧５２をコンパレータ５３で比較し、必要な電圧レベルのＰＷＭ波形を生成する。

本実施の形態４の構成をとれば、制御回路２２の一部が補助電源１０の一端の電圧を基準に動作しており、ＧＮＤ２電位はＧＮＤ電位よりも高い電位のため、全てのオペアンプ７，２３，２８およびコンパレータ２９の駆動電圧を低電圧で実現でき、極めて低損失な制御部２０を構成することが可能となる。

（実施の形態５）
図５は、本発明の実施の形態５における電源回路の構成の一例を示す。

本実施の形態５の電源回路は、前記実施の形態２（図２）の主回路１と制御回路２２は同じであるが、電流検出回路２と減算回路２１が異なる。電流検出回路２には、トランジスタ６０とトランジスタ６１とトランジスタ６２とトランジスタ６３と電流検出抵抗６４を構成している。トランジスタ６０とトランジスタ６１、トランジスタ６２とトランジスタ６３はそれぞれカレントミラー回路を構成し、センストランジスタ５とトランジスタ８に流れる検出電流が電流検出抵抗６４に流れるように構成している。また、減算回路２１において、オペアンプ２３の駆動電流は低電圧の電源４２から供給する。

電流検出回路２は、トランジスタ６０とトランジスタ６１で構成される第１のカレントミラー回路およびトランジスタ６２とトランジスタ６３で構成される第２のカレントミラー回路により、負荷６に流れる電流に比例しているセンストランジスタ５とトランジスタ８に流れる検出電流を電流検出抵抗６４に流し、この電流検出抵抗６４の両端に検出電圧が得られる。

本実施の形態５では、この構成としているため、電流検出抵抗６４に発生する電圧はＧＮＤ電位から比例した検出電圧が得られるため、制御部２０は全て低電圧で駆動することが可能となる。よって、減算回路２１の駆動電圧は低電圧で駆動することができるため、低損失な減算回路２１を構成できる。また、電流検出回路２もトランジスタ６３だけ高電圧がかかるため、第１のカレントミラー回路および第２のカレントミラー回路の電流値を調整することで損失を抑制し、電流検出回路２のその他の回路は低電圧で動作ができるため、損失を抑えることが可能となる。

なお、本実施の形態５の両カレントミラー回路には、左右に加わる電圧が異なるため、精確な電流を検出するためにはウィルソン型カレントミラー回路を用いても良い。

（実施の形態６）
図６は、本発明の実施の形態６における電源回路の構成の一例を示す。

本実施の形態６の電源回路は、前記実施の形態１（図１）に、メイントランジスタ４およびセンストランジスタ５のオフ時の保護のため、電流検出抵抗９に流れる電流を遮断するためのスイッチ７１、スイッチ７２、スイッチ７３、スイッチ７４を追加している。スイッチ７１とスイッチ７２は、メイントランジスタ４およびセンストランジスタ５と同期し、各トランジスタ４，５がオンの時は対応する各スイッチ７２，７１はオンとなり、逆にオフの時はオフとなる。スイッチ７３とスイッチ７４は、メイントランジスタ４およびセンストランジスタ５と逆相の信号で同期し、各トランジスタ４，５がオンの時は対応する各スイッチ７４，７３はオフとなり、逆にオフの時はオンとなる。

本実施の形態６では、スイッチ７１、スイッチ７２、スイッチ７３、スイッチ７４により、メイントランジスタ４およびセンストランジスタ５がオフの状態のときは電流検出抵抗９に流れる電流を遮断し、電流検出抵抗９には電流が流れない構成となっている。さらに、不確定なノードの電位を確定させる効果があり、電流検出用オペアンプ７の高速応答性にも寄与することが可能となる。

（実施の形態７）
図７は、本発明の実施の形態７における電源回路の構成の一例を示す。

本実施の形態７の電源回路において、主回路１は、主電源３から負荷６へ電流を供給し、メイントランジスタ４で電流のオン／オフおよび電流値の調整を行う回路である。前記実施の形態１（図１）とは、メイントランジスタ４が負荷６のローサイドに接続されている点が異なる。すなわち、主電源３のプラス端子は負荷６の一方の端子に接続する。負荷６の他方の端子はメイントランジスタ４のドレイン端子に接続する。メイントランジスタ４のソース端子と主電源３のマイナス端子はＧＮＤ電位に接続する。

電流検出回路２は、メイントランジスタ４とドレイン端子が共通接続され、ソース端子が電流検出用オペアンプ７を用いてメイントランジスタ４と同じ電位となるようにフィードバックループが形成されているセンストランジスタ５を有し、メイントランジスタ４に流れる電流に比例した検出電流が電流検出抵抗９に流れるように構成されている。すなわち、メイントランジスタ４とセンストランジスタ５は、ゲート端子とドレイン端子を共通接続する。メイントランジスタ４のソース端子は補助電源１０のプラス端子と電流検出用オペアンプ７の非反転入力端子（＋）に接続する。センストランジスタ５のソース端子は電流検出用オペアンプ７の反転入力端子（−）とトランジスタ８のドレイン端子に接続する。電流検出用オペアンプ７の出力はトランジスタ８のゲート端子に接続する。トランジスタ８のソース端子は電流検出抵抗９の一方の端子に接続する。電流検出抵抗９の他方の端子は補助電源１０のマイナス端子に接続する。電流検出用オペアンプ７のプラス／マイナス電源端子は補助電源８１のプラス端子／補助電源１０のマイナス端子に接続される。この電流検出回路２において、電流検出抵抗９に十分な検出電圧を発生させるためには補助電源１０が必要であり、主電源３のマイナス端子のＧＮＤ電位を基準電圧とし、この基準電圧よりも低い電位で電流検出回路２が動作している。

また、制御部２０には減算回路２１に代えて加減算回路８２を構成し、この加減算回路８２には、電流検出抵抗９の両端電圧が入力されるが、補助電源１０が出力する電圧の分だけ低い電圧となるため、補助電源１０と同じ電圧を出力する補助電源８１を設け、補助電源８１の電圧を抵抗８３を介して電流検出抵抗９の両端電圧に加算する。この加減算回路８２の出力は、ＧＮＤ電位から負荷電流に比例した電圧が検出でき、制御回路２２に負荷電流情報を伝達する。

本実施の形態７では、主電源３のマイナス端子のＧＮＤ電位を基準電圧とし、加減算回路８２はＧＮＤ電位から負荷電流に比例した電圧を検出して制御回路２２に伝達することで、前記実施の形態１や２などと同様の効果を得ることが可能となる。

（実施の形態８）
図８は、本発明の実施の形態８における電源回路を搭載した半導体装置の構成の一例を示す。

本実施の形態８の半導体装置は、前記実施の形態２の電源回路（図２）をもとに、半導体素子のパッケージの例として電流検出機能を有するトランジスタパッケージ９０を記述したものである。なお、半導体装置の構成は、前記実施の形態２の電源回路に限らず、前記実施の形態１や実施の形態３〜７の電源回路を搭載した場合にも適用可能であることは言うまでもない。

トランジスタパッケージ９０は、パワートランジスタチップ９１と電流検出用ＩＣチップ９２で構成される。

パワートランジスタチップ９１には、メイントランジスタ４とセンストランジスタ５を同一基板上に生成する。同一基板上で生成することによりメイントランジスタ４とセンストランジスタ５の特性は相似となる。

電流検出用ＩＣチップ９２は、電流検出用オペアンプ７、トランジスタ８，９３、補助電源１０、抵抗９４、減算回路２１、補助電源生成回路９５などで構成される。この電流検出用ＩＣチップ９２には、メイントランジスタ４と負荷６と電流調整信号の入力端子１１との間にトランジスタ９３と抵抗９４を追加し、また補助電源１０の電圧生成のための補助電源生成回路９５も追加している。

電流検出抵抗９は、抵抗の精度を確保するために電流検出用ＩＣチップ９２の外部に接続する。その他に、主電源３、負荷６、制御回路２２および基準電源９６も外部に接続する。

このような構成において、トランジスタパッケージ９０に補助電源の電圧を生成するための基準電源９６が入力され、この基準電源９６の電圧に基づいて、電流検出用ＩＣチップ９２内の補助電源生成回路９５において補助電源１０の電圧が生成される。また、電流検出抵抗９の両端に発生する電圧を減算回路２１に入力し、この減算回路２１の出力は制御回路２２に入力され、主電源３を駆動する構成となっている。

本実施の形態８では、前記実施の形態２の電源回路の他、前記実施の形態１や実施の形態３〜７の電源回路を搭載した半導体装置に適用した場合にも、前記実施の形態１〜７などと同様に、検出精度の向上効果と大幅な損失低減効果が得られるので、高精度で低損失な電源回路を搭載した半導体装置を構成することが可能となる。

さらに、本実施の形態のような電源回路を搭載した半導体装置（トランジスタパッケージ９０）においては、その電源回路を利用した制御回路２２や、その制御回路２２を利用した制御装置（主電源３、負荷６、電流検出抵抗９、制御回路２２および基準電源９６を含む装置）などにも適用することができる。

以上、本発明者によってなされた発明を８つの実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態を組み合わせて用いることも可能である。

また、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態においては、メイントランジスタ４、センストランジスタ５としてＭＯＳＦＥＴを使用したものを示したが、これらのトランジスタはバイポーラトランジスタやＩＧＢＴ等で構成することもできる。

以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるＬＥＤ電源の調光スイッチをイメージして説明したが、本発明はトランジスタに流れる電流を検出したい場合、つまり、昇圧形スイッチング・レギュレータのハイサイドスイッチおよびローサイドスイッチや、降圧形スイッチング・レギュレータのハイサイドスイッチおよびローサイドスイッチ、または、各種電子機器のロードスイッチなどにも広く利用することができる。

本発明の実施の形態１における電源回路の構成の一例を示す図である。 本発明の実施の形態２における電源回路の構成の一例を示す図である。 本発明の実施の形態３における電源回路の構成の一例を示す図である。 本発明の実施の形態４における電源回路の構成の一例を示す図である。 本発明の実施の形態５における電源回路の構成の一例を示す図である。 本発明の実施の形態６における電源回路の構成の一例を示す図である。 本発明の実施の形態７における電源回路の構成の一例を示す図である。 本発明の実施の形態８における電源回路を搭載した半導体装置の構成の一例を示す図である。

符号の説明

１…主回路、２…電流検出回路、３…主電源、４…メイントランジスタ、５…センストランジスタ、６…負荷、７…電流検出用オペアンプ、８…トランジスタ、９…電流検出抵抗、１０…補助電源、１１…入力端子、
２０…制御部、２１…減算回路、２２…制御回路、２３…オペアンプ、２４，２５，２６，２７…抵抗、２８…オペアンプ、２９…コンパレータ、３０…参照電圧、３１，３２…抵抗、３３…コンデンサ、３４，３５…電源、３６…三角波発生器、
４０，４１…分圧抵抗、４２…電源、
５０，５１…分圧抵抗、５２…参照電圧、５３…コンパレータ、５４…電源、
６０，６１，６２，６３…トランジスタ、６４…電流検出抵抗、
７１，７２，７３，７４…スイッチ、
８１…補助電源、８２…加減算回路、８３…抵抗、
９０…トランジスタパッケージ、９１…パワートランジスタチップ、９２…電流検出用ＩＣチップ、９３…トランジスタ、９４…抵抗、９５…補助電源生成回路、９６…基準電源。

Claims (13)

1. 負荷電流を供給する第１の電源と、前記負荷電流を調整する第１のトランジスタと、前記第１のトランジスタと特性が相似な第２のトランジスタと、前記第２のトランジスタに接続される電流検出抵抗を有し、前記第１のトランジスタの一方の端子と前記第２のトランジスタの一方の端子のソース端子同士またはエミッタ端子同士か、ドレイン端子同士またはコレクタ端子同士が接続され、前記第１のトランジスタの他方の端子と前記第２のトランジスタの他方の端子に印加する電圧を同一に制御するフィードバックループが形成される電源回路であって、
   前記第１の電源の一端を基準電位とし、前記基準電位に一端が接続される第２の電源を有し、前記第２の電源が前記第２のトランジスタに流れる電流を供給することを特徴とする電源回路。
2. 請求項１に記載の電源回路において、
   さらに、前記第１のトランジスタの他方の端子と前記第２のトランジスタの他方の端子に接続されるオペアンプを有し、前記電圧を同一に制御するフィードバックループを前記オペアンプを用いて構成することを特徴とする電源回路。
3. 請求項２に記載の電源回路において、
   前記オペアンプの駆動電源を前記第２の電源が供給することを特徴とする電源回路。
4. 請求項２に記載の電源回路において、
   さらに、前記オペアンプのオフセット電圧を低減する回路を有することを特徴とする電源回路。
5. 請求項２に記載の電源回路において、
   さらに、前記第１のトランジスタがオフ時に前記電流検出抵抗に流れる電流を遮断するためのスイッチを有することを特徴とする電源回路。
6. 請求項２に記載の電源回路において、
   さらに、前記電流検出抵抗における検出電圧の基準値を接地電位に変換する回路を有することを特徴とする電源回路。
7. 請求項２に記載の電源回路において、
   さらに、前記第１の電源の電源電圧を制御する制御部を有し、前記制御部の一部が前記第２の電源の一端の電圧を基準に動作することを特徴とする電源回路。
8. 請求項１〜７のいずれか１項に記載の電源回路を有することを特徴とする半導体装置。
9. 負荷電流を調整する第１のトランジスタと、前記第１のトランジスタと特性が相似な第２のトランジスタを有し、前記第１のトランジスタの一方の端子と前記第２のトランジスタの一方の端子のソース端子同士またはエミッタ端子同士か、ドレイン端子同士またはコレクタ端子同士が接続され、前記第１のトランジスタと前記第２のトランジスタは同一の第１の基板上に構成される半導体装置であって、
   前記半導体装置内に、前記第１の基板とは異なる第２の基板を有し、前記第２の基板上に電流を検出するための回路を構成し、負荷電流に依存する検出電流または検出電圧を出力することを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１のトランジスタの他方の端子と前記第２のトランジスタの他方の端子に印加する電圧を同一に制御するフィードバックループが形成されることを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第２の基板上に、さらに前記第１のトランジスタの他方の端子と前記第２のトランジスタの他方の端子に接続されるオペアンプを構成し、前記電圧を同一に制御するフィードバックループを前記オペアンプを用いて構成することを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記半導体装置の外部に電流検出抵抗を接続し、前記電流検出抵抗の両端に発生する電圧の基準電位は、第１の電源の電圧から前記第１の電源の電圧よりも小さな電圧の第２の電源の電圧を減算した電位であることを特徴とする半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第２の基板上に、さらに前記電流検出抵抗における検出電圧の基準値を接地電位に変換する減算回路と、前記第２の電源の電圧を生成するための補助電源生成回路を構成していることを特徴とする半導体装置。

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