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JP2007324980A - フィルタ処理装置、乗算器及び動き補償処理装置 - Google Patents

フィルタ処理装置、乗算器及び動き補償処理装置 Download PDF

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JP2007324980A JP2006153363A JP2006153363A JP2007324980A JP 2007324980 A JP2007324980 A JP 2007324980A JP 2006153363 A JP2006153363 A JP 2006153363A JP 2006153363 A JP2006153363 A JP 2006153363A JP 2007324980 A JP2007324980 A JP 2007324980A
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Abstract

【課題】処理速度を低下させることなくハードウェア量を削減すること。
【解決手段】フィルタ演算器1は、フィルタ#1、#2について、入力データf0〜f2とフィルタ#1、#2を構成する複数のフィルタ係数のそれぞれとをブースアルゴリズムを用いて積和演算する。このフィルタ演算器1は、入力データと当該入力データに対応付けられたフィルタ係数とからなる1以上の組データが入力され、1以上の部分積を生成する複数の部分積生成ユニット3、4と、部分積の総和を生成する加算部10と、組データを、部分積生成ユニット3、4のいずれか1以上に入力するセレクタ7、8とを有する。例えば、セレクタ7、8は、部分積生成ユニット3により、一の組データから生成すべき部分積の一部が生成不能な場合、部分積生成ユニット3共に、他の部分積生成ユニット4の部分積生成部に当該組データを入力して部分積を生成させる。
【選択図】図1

Description

本発明は、動画の圧縮符号化復号に使用される動き補償処理におけるフィルタ演算を実行するために好適なフィルタ処理装置及び乗算器、並びにこれらを具備する動き補償処理装置に関する。
次世代DVD(Digital Versatile Disk)やDTV(デジタルテレビ)に採用が決定しているH.264/AVCやVC−1といった新しいコーデックがある。これらの復号装置においては、動き補償部での動き補償予測フィルタのフィルタ演算をブースのアルゴリズムを適用した乗算器で構成される場合がある。
乗算器の演算時間は、部分積加算をするために必要とする時間と桁上げ信号吸収をするために必要な時間の総和であり、演算速度を高速にする上でこれらの処理時間の短縮が問題となる。その対策として加算回路を減らすために部分積の数そのものを削減する必要がある。そのためには乗数の連続する複数ビットを一まとめのグループにして、このグループに対応した部分積を生成すれば部分積を削減することができる。そこで部分積数削減のために用いられるのが2次のブースである。2次のブースとは、乗数を2ビットごとに区切り、各組と下位組の最上位ビットの計3ビットをひとまとめにするというアルゴリズムを適用した部分積削減の手法である。
しかしながら、上記のようなコーデックのフィルタ演算を行なう際、これをブースのアルゴリズムを適用した乗算器で構成すると、多数の乗算器が必要となり回路規模が増大する。また、同様にH.264の画面内予測における予測画像の生成に使用されるフィルタ演算をブースのアルゴリズムを適用した乗算器で適用すると回路規模は増大する。
これは、H.264やVC−1といった規格では、従来のMPEG(Moving Picture Experts Group)2などに比べて極めて複雑な演算を要求されるからである。下記表1に、MPEG2、H.264、VC−1の機能比較を示す。
Figure 2007324980
ところで、従来、動き補償のフィルタ演算回路の規模を縮小させる技術が特許文献1に開示されている。図12は、特許文献1に記載の画像処理装置における累積加算フィルタ(ディジタルフィルタ)を示すブロック図である。図12に示すように、従来のディジタルフィルタは、入力画像信号の画素ライン数を計測し、そのカウンタモジューロが拡大縮小率に応じて選択的に切り替えられるカウンタ503と、カウンタ503の係数値に応じたフィルタ係数を出力する係数データメモリ502と、入力画像信号に対しフィルタ係数を乗算する乗算器501と、乗算器501の出力又は累積加算値を保持する累積加算メモリ506と、乗算器501の出力に累積加算メモリ506内の保持内容を加算する加算器504と、カウンタ503の係数値に従って乗算器501又は加算器504の出力を選択的に累積加算メモリ506に伝達するセレクタ505とを有する。乗算器501、加算器504を1つとし、累積演算によりフィルタ出力を得ることで所要ハードウェア量を削減している。
特開2001−160140号公報
しかしながら、上記特許文献1のように、累積演算することでハードウェア量を削減しようとしても、ステップ数が増大し、処理速度が遅くなり現実的ではない。特に、H.264やVC−1といったフィルタのタップ数が多い場合には、演算が複雑になるため、更に処理速度が遅くなるという問題点がある。
本発明にかかるフィルタ処理装置は、複数のフィルタについて、複数の入力データとフィルタを構成する複数のフィルタ係数のそれぞれとをブースアルゴリズムを用いて積和演算するフィルタ処理装置であって、前記入力データと当該入力データに対応付けられたフィルタ係数とからなる1以上の組データが入力され、1以上の部分積を生成する複数の部分積生成ユニットと、前記複数の部分積生成ユニットにより生成される部分積の総和を生成する加算部と、前記組データに応じ、前記複数の部分積生成ユニットを1以上選択して当該組データを入力する部分積生成部選択部とを有するものである。
本発明においては、一の組データから生成すべき部分積の一部が一の部分積生成ユニットでは生成不能な場合、2以上の部分積生成ユニットを使用して部分積を生成することで、個々の部分積生成ユニットの演算能力又は回路規模を低く抑えることができる。
本発明によれば、処理速度を低下させることなくハードウェア量を削減することができるブースアルゴリズムを利用したフィルタ処理装置、乗算器、及びこれを利用した動き補償処理装置を提供することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、異なる種類のフィルタ演算を実効させるフィルタ処理器(乗算器)に適用したものである。本実施の形態は、ブースアルゴリズムを利用したフィルタ演算器において、部分積生成ユニットの機能と、乗数となるフィルタ係数とに着目し、冗長な回路を省略することでハードウェア量を削減する。なお、本実施の形態においては、フィルタ演算器として説明するが、複数種類の予め定められた乗数群と任意の被乗数群とを乗算させる乗算器とすることも可能である。
(1)ブースのアルゴリズムを適用した乗算器
本実施の形態にかかるフィルタ演算器は、ブースのアルゴリズムを使用して乗算を行うフィルタ演算器である。ここでは先ず、本発明の理解を容易とするため、2次のブースアルゴリズムを利用した乗算器について説明しておく。
乗数Yを符号付き8ビット整数
Y=−y[7]・2+y[6]・2+y[5]・2+y[4]・2+y[3]・2+y[2]・2+y[1]・2+y[0]・2
とすると、任意整数である被乗数Xとの積P=X×Yは以下のようになる。
Figure 2007324980
この(−2・y[2i+1]+y[2i]+y[2i-1])を算出するものをブースデコーダ、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22iを部分積という。ここで、本明細書においては、ブースデコーダにより求められるデコード値(−2・y[2i+1]+y[2i]+y[2i-1])を符号データということとする。また、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22i(部分積)を生成する回路を部分積生成ユニット、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22iのうち、各iに対応した部分積を生成する回路を部分積生成部、符号データ(−2・y[2i+1]+y[2i]+y[2i-1])を求める回路をブースデコーダ、符号データ×被乗数からなる演算を行ない部分積を求める回路を乗算部、部分積のうち、×22iの演算を実行する部分をビットシフト部ということとする。
ここで、下記表2に示すように、符号データ(−2・y[2i+1]+y[2i]+y[2i-1])の値の組み合わせは8通りしかなく、0、±1、±2の値のみしかとらない。よって、乗算器は、0、±X、±2Xに22iを乗算した値(部分積)を算出して加算する値の組み合わせの対応(真理値表)として書ける。ここで、符号データの値は8通りしかないため、ブースデコーダは、単なる組み合わせ論理回路により得ることができる。
Figure 2007324980
0、±X、±2Xのうち、2Xの生成は1ビットのシフトで行なうことができる。一方、負数の生成は被乗数Xが2の補数表現であるのでXの各ビットを反転させ最下位ビットに1を加えればよい。これを実現するために、例えば、符号データ(−2・y[2i+1]+y[2i]+y[2i-1])を生成する回路(ブースデコーダ)は、乗数Yの入力に対して部分積の絶対値(0、X、2X)を選択するための2つの信号と反転を選択するための1つの信号とからなる3つの信号を生成する。また、乗算部は、この3つの信号を受けて、絶対値が0の場合は0を、Xの場合は被乗数X を、2Xの場合は被乗数Xを1ビットシフトしたものを選択し、さらに、反転が必要な場合はその値を反転させて部分積を生成することができる。さらに、×22iを実行するビットシフト部は、単純にビット線を2iだけシフトさせればよい。
図1は、このような2次のブースのアルゴリズムに従って乗算を実行する乗算器を示すブロック図である。乗算器400は、被乗数Xを出力するレジスタF0と、乗数Yを出力するレジスタF7を有する。更に、乗数Y及び被乗数Xが入力され部分積を生成する部分積生成ユニット401と、部分積生成ユニット401にて生成された部分積を加算する加算器450とを有する。部分積生成ユニット401は、4つの部分積生成部410、420、430、440を有する
各部分積生成部は、上述したように、乗数Yのうち所定ビットが入力され、ブースのアルゴリズムに従って符号データ(0、±1、±2)を生成するブースデコーダと、得られた符号データと被乗数Xとの乗算結果を出力する乗算部と、乗算部の演算結果のビットシフトを行なうビットシフト部とから構成されるものとする。
各部分積生成部は、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22iの"i"に対応したものとなっており、例えば乗数Yが8ビット(y〜yとする)であれば、i=0〜3であり、それぞれX×(−2・y+y+0)×2、X×(−2・y+y+y)×2、X×(−2・y+y+y)×2、X×(−2・y+y+y)×2を求める。図1においては、これらの部分積を求める部分積生成部を、それぞれ410、420、430、440としている。なお、本実施の形態においては、ブースデコーダでデコードする乗数Xが8ビットを例にとって説明するが、これ未満、又は以上であってもよいことは勿論である。その場合は、部分積生成部の個数を適宜調整すればよい。
次に、実際の演算を例にとって、この乗算器400の動作について説明する。8ビットの乗数Yは、図2(a)のように表すことができる。乗数を2ビットごとに区切り、各組と下位組の最上位ビットの計3ビット(ただしy−1=0)のデータから符号データが得られる。これらに被乗数を乗算し、対応するビットシフト(×2)を演算することで部分積を生成することができる。このため、図2(b)に示すように、レジスタF7は8ビットを出力するシフトレジスタからなり、乗数Y{y〜y}を出力する。このとき部分積生成部410には、乗数Yのうち下位2ビット{y、y}、部分積生成部420、430、440にはそれぞれ、{y、y、y}、{y、y、y}、{y、y、y}を入力する。部分積生成部410は、入力されたこれらの所定ビットから符号データを生成するブースデコーダ411と、得られた符号データと被乗数Xとの乗算を行なう乗算部412と、乗算結果を所定ビットシフトするビットシフト部413とを有する。他の部分積生成部420、430、440も同様に構成される。ここでは、被乗数X=358(166H)、乗数Y=123(7BH)の乗算について説明する。下記表2は、演算工程における各出力値を示す。
Figure 2007324980
×Y=358×123=44034(AC02H)
Y=123(7BH)
=(−2・0+1+1)・2
+(−2・1+1+1)・2
+(−2・1+0+1)・2
+(−2・1+1+0)・2
=2・2+0・2+(−1)・2+(−1)・2
よって、下記となる。
X×Y={(2×356)×2} ・・・部分積生成部410にて演算
+{(0×356)×2} ・・・部分積生成部420にて演算
+{(−1×356)×2} ・・・部分積生成部430にて演算
+{(−1×356)×2} ・・・部分積生成部440にて演算
先ず、被乗数入力部F0からは"358"が各部分積生成部410、420、430、440に入力される。乗数入力部F7からは、各部分積生成部410、420、430、440に、それぞれ{y、y}={1、1}、{y、y、y}={1、0、1}、{y、y、y}={1、1、1}、{y、y、y}={1、1、0}が入力される。ブースデコーダ411、421、431、441は入力された所定ビットから、それぞれ(−2・y[2i+1}+y[2i]+y[2i-1])=(−2・y+y+0)、(−2・y+y+y)、(−2・y+y+y)、(−2・y+y+y)の演算に対応する符号データを出力する。上記の式より本例では、各ブースデコーダ411、421、431、441は、それぞれ、"−1"、"−1"、"0"、"2"を出力する。
各乗算部412、422、432、442は、上記符号データ×被乗数Xを演算して、それぞれビットシフト部413、423、433、443へ入力する。ビットシフト部413はそのまま加算器450へ出力する。なお、本例においては説明の明確のためビットシフト部413を設けているが設ける必要はない。ビットシフト部423、433、443は、受け取った結果をそれぞれ2ビット、4ビット、6ビットシフトさせた後、加算器450へ入力する。
本例の加算器450は、全加算器(フルアダー)451、452と、半加算器(ハーフアダー)453と、結果を受け取るレジスタ454とを有する。各ビットシフト部413、423、433、443から入力された値は、加算器450にて加算され、乗算結果Pとして出力される。
このように、2次のブースのアルゴリズムを使用すると、乗数を、0、±1、±2の符号データ×22iとし、被乗数と演算を行なわせるので、部分積の個数が略半分となる。よって加算器にて加算する部分積の個数を略半減させることができるので、乗算器を小型化することができる。
ここで、部分積生成ユニットの機能について説明する。フィルタ演算器を構成する部分積生成ユニットは、複数の部分積生成部を備えるが、その演算能力に応じて当該部分積生成部の構成を異なるもとすることができる。すなわち、図1、2に示す部分積生成ユニットは、4つの部分積生成部を設け、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22iのi=3まで、×64までの演算能力を有する。一方、乗数Xを6ビットで表すことができれば部分積生成部は3つ、すなわち×16までの演算能力を有すればよく、乗数Xを4ビットで表すことができればこれらの組は2つ、すなわち×4の演算能力を有すればよい。
このように部分積生成ユニットは、乗数Xに応じて部分積生成部が演算可能な最大の桁数が異なる。よって、生成可能な部分積の数が異なる。また、入力されるフィルタ係数によっては、例えば×1、×4、×16、×64のうち、×16の部分積生成部430のみを除いたような構成とすることも可能である。すなわち、部分積生成部を3つのみでも×64までの演算を可能な構成とすることもできる。更にまた、×1に対応する部分積生成部のビットシフト部は省略することが可能である。また、後述するように、符号データによっても部分積生成部の構成を異ならせることも可能である。つまり、生成される符号データが常に"0、1"であるような部分積生成部には、符号データ"0、1"にのみ対応できればよい。よって少なくとも符号データと入力データを乗算する乗算部は不要である。更に、生成される符号データが常に"0"であるような部分積生成部は、符号データ"0"にのみ対応できればよい。この場合は、出力が常に"0"となるため、乗算部及びビットシフト部は不要である。このように、フィルタ演算器に入力されるフィルタ係数が予め定められており、生成される符号データが予め定まる場合には、その符号データに応じた部分積生成部の構成とすることができる。
このように、部分積生成ユニットは、それを構成する部分積生成部の個数、演算可能な最大桁数、生成可能な部分積の数、対応可能な符号データの種類などが異なり、演算能力を異ならせることができる。よって、後述するように、入力されるフィルタ係数や、当該フィルタ係数から得られる符号データ等に応じて最小限の演算能力の部分積生成ユニットとすれば、回路規模の削減につながる。
(2)ハードウェア低減の原理
上述したように、本実施の形態にかかるフィルタ演算器は、部分積生成ユニットを構成する部分積生成部の演算能力とフィルタ係数(乗数)とに着目してハードウェア量を削減する。本実施の形態にかかるフィルタ演算器は、例えば、後述するH.264やVC−1の動き補償処理や、H.264の画面内予測処理等に使用されるフィルタ演算を実行させる演算器に適用することで得にそのハードウェア削減効果が大きくなる。これらはタップ数の多いフィルタの演算であって、極めて複雑であり、非常に大きな演算回路を必要とするからである。なお、上記フィルタ演算に限らず、複数のフィルタ演算を実行させるフィルタ演算器に適用することができる。またフィルタ演算に限らず、予め定められた乗数と任意の被乗数とを乗算する乗算器に適用することも可能である。
先ず、簡単なフィルタ演算の例をとって、上記ブースのアルゴリズムを適用したフィルタ演算器のハードウェア削減の原理について説明する。図3は、フィルタ係数及びその符号データを示す図である。図3に示すように、フィルタ演算#1は、
G1=20×f0−8×f1+1×f2
を実行するものとする。ここで、f0、f1、f2は入力される入力データ(被乗数)、これに対応するフィルタ係数(乗数)が20、−8、1である。また、フィルタ演算#2は、
G2=9×f0−1×f1+16×f2
を実行するものとする。つまり、フィルタ演算#2における各フィルタ係数は9、−1、16である。
図4は、このフィルタ演算を行なうため、上述の乗算器を組み合せた通常のフィルタ演算器を示す図である。フィルタ演算器500は、係数データメモリ502と、被乗数f0、f1、f2である入力データを入力するレジスタF0、F1、F2と、入力データと当該入力データに対応付けられたフィルタ係数とからなる組データがそれぞれ入力される3つの部分積生成ユニット510、520、530と、加算器540とを有する。
部分積生成ユニット510は、上記組データとして、フィルタ演算#1では入力データf0及びフィルタ係数"20"が入力され、フィルタ演算#2では入力データf0及びフィルタ係数"9"が入力される。そして、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22i(Xは乗数)のi=0、1、2、すなわち×1、×4、×16に対応する部分積を求めるそれぞれ513、512、511を有する。
部分積生成ユニット520、530も同様に、フィルタ演算#1で、入力データf1及びフィルタ係数"−8"、入力データf2及びフィルタ係数"1"が入力され、フィルタ演算#2で、入力データf1及びフィルタ係数"−1"、入力データf2及びフィルタ係数"16"が入力される。また、それぞれ部分積生成部523、522、521とそれぞれ部分積生成部523、522、521を有する。加算器540は、8つの全加算器541、レジスタ542、543及び半加算器544を有する。
係数データメモリ502は、図2のレジスタF7に相当するものであり、3つのレジスタとして構成することも可能である。この係数データメモリ502より、フィルタ演算#1の場合には、部分積生成ユニット510、520、530にそれぞれ20、−8、1が入力される。またフィルタ演算#2の場合には、それぞれ9、−1、16が入力される。
次に、このフィルタ演算器500の動作について説明する。例えばフィルタ演算#1において、部分積生成ユニット510には、フィルタ係数"20"該当する2又は3ビットが各部分積生成部513、512、511に入力される。レジスタF0からは乗算すべき入力データ(被乗数)が入力される。なお、本実施の形態においては、乗数は、レジスタF0、F1、F2にシリアルに入力されるものとして説明するが、各レジスタF0〜F2にパラレルに入力するようにしてもよい。
部分積生成部511、512、513は、図3に示すように、入力された所定ビットをブースのアルゴリズムにしたがってデコードした符号データを生成する。そして、符号データとレジスタF0からの入力データとを乗算し、部分積生成部511は演算結果を4ビットシフトして加算器540に出力する。部分積生成部512は演算結果を2ビットシフトして加算器540に出力する。部分積生成部513は演算結果をそのまま加算器540に出力する。他の部分積生成ユニット520、530も同様に演算する。
ところで、フィルタ演算#1、#2における各符号データは、図5のようになっている。ここで、部分積生成部511〜513、521〜523、531〜533は、それぞれブースデコーダ(Booth Decoder:BTD)B00〜B02、B10〜B12、B20〜B22を有するものとする。
各ブースデコーダで演算される符号データ(−2・y[2i+1]+y[2i]+y[2i-1])は、図5に示すようになるが、ここで、部分積生成部532のブースデコーダB21は、いずれのフィルタ演算においても符号データが"0"であり、部分積を生成する必要がない。また、フィルタ演算#1において、部分積生成部533のブースデコーダB22の符号データが"1"であるとき、部分積生成部513のブースデコーダB02の符号データは"0"であって部分積を生成する必要がない。逆に、フィルタ演算#2において、部分積生成部533のブースデコーダB22の符号データが"0"であり、部分積を生成する必要がないのに対し、部分積生成部513のブースデコーダB02の符号データは"1"となり部分積を生成する必要がある。同様に、フィルタ演算#2において、部分積生成部531のブースデコーダB20の符号データが"1"であって、部分積生成部511のブースデコーダB00の符号データは"0"となり部分積を生成する必要がない。
ここで、部分積生成部513、533は、同様の機能を有する。そして、フィルタ演算#1において部分積生成部513は使用する必要がなく、フィルタ演算#2では部分積生成部533は使用する必要がない。また、部分積生成部521、531は、同様の機能を有し、フィルタ演算#1において部分積生成部521は使用する必要がなく、フィルタ演算#2では部分積生成部531は使用する必要がない。そこで、本実施の形態においては、これら二つの部分積生成部511、531、及び521、531を共有することで、部分積生成部の個数を減らし、後段の加算器への入力数を減らすことで加算器の回路規模を削減する。
図6は、本発明の実施の形態にかかるフィルタ演算器を示す図である。図6に示すように、フィルタ演算器1は、係数データメモリ2と、入力データf0、f1、f2を入力するレジスタF0〜F2と、部分積生成ユニット3、4と、加算器10とを有する。更に、セレクタ5〜8を有する。
部分積生成ユニット3、4は、入力データf0〜f2と当該入力データf0〜f2に対応付けられたフィルタ係数とからなる1以上の組データが入力され、1以上の部分積を生成する。部分積生成ユニット3及び4は、それぞれ、X×(−2・y[2i+1}+y[2i]+y[2i-1])×22i(Xは乗数、フィルタ係数)のi=0、1、2、すなわち×1、×4、×16に対応する部分積を求めるそれぞれ部分積生成部33、32、31、及び部分積生成部43、42、41を有する。
部分積生成部31は、ブースデコーダB00、乗算部M00、4ビットシフト部S00を有する。部分積生成部32は、ブースデコーダB01、乗算部M01、及び2ビットシフト部S01を有する。部分積生成部33は、ブースデコーダB02及び乗算部M02を有する。部分積生成ユニット4の構成も同様に、部分積生成部41、42、43が、ブースデコーダB10、B11、B12、乗算部M10、M11、M12、及びビットシフト部S10、S11を有している。なお、部分積生成部43は、ビットシフト部は必要ない。
また、セレクタ7、8は、入力データf0〜f2を入力すべき部分積生成部を選択する部分積生成部選択部として機能する。また、セレクタ5、6は、フィルタ係数を入力すべき部分積生成部を選択する部分積生成部選択部として機能する。すなわち、これらのセレクタ5〜8は、上記組データを、部分積生成ユニット3、4のいずれか1以上に入力するものであって、例えば部分積生成ユニット3により、一の組データから生成すべき部分積の一部が生成不能な場合、部分積生成ユニット3共に部分積生成ユニット4の部分積生成部に当該組データを入力して部分積を生成させる。つまり、一の組データの演算を一の部分積生成ユニットではなく、複数の部分積生成ユニットで行なわせる。このことにより、本フィルタ演算器1は、上述のフィルタ演算器500と同様の演算を可能としつつ、部分積生成ユニットを1つ減らして2つとすることができる。
このように、本実施の形態にかかるフィルタ演算器1は、図5に示すレジスタF2(入力データf0)に対応する部分積生成ユニットを有していない。図5に示す入力データf2の演算のうち、ブースデコーダB22を使用して行なうべきフィルタ演算#1は、代用部分積生成部としての部分積生成部33にて行なわせる。すなわち、部分積生成部33の入力データf0に対応するフィルタ係数の所定ビットから生成される符号データは"0"であるため、部分積を生成する必要がないため、これを代用するのである。このため、部分積生成部33の入力には、レジスタF0からのデータf0とレジスタF2からのデータf2を選択出力するセレクタ7が設けられている。また、このときの部分積生成部33のブースデコーダB02へのフィルタ係数の入力を切り替えるためのセレクタ5が設けられている。フィルタ演算#1における入力データf2の他の演算は、いずれも符号データが"0"になるため、部分積を計算する必要はない。よって、セレクタ5、7を設けることで、レジスタF0〜F2に入力される入力データf0〜f2と、フィルタ係数20、−8、1との乗算が実行可能となる。
また、同様に、図5に示す入力データf2の演算のうち、ブースデコーダB20を使用して行なうべきフィルタ演算#2は、代用部分積生成部としての部分積生成部41にて行なわせる。すなわち、部分積生成部41の入力データf1に対応するフィルタ係数の所定ビットから生成される符号データは"0"であるため、部分積を生成する必要がないため、これを代用するのである。このため、部分積生成部41の入力には、レジスタF1からのデータf1とレジスタF2からのデータf2を選択出力するセレクタ8が設けられている。また、このときの部分積生成部41のブースデコーダB10へのフィルタ係数の入力を切り替えるためのセレクタ6が設けられている。フィルタ演算#2におけるF2の他の演算は、いずれも符号データが"0"になるため、部分積を計算する必要はない。よって、セレクタ6、8を設けることで、レジスタF0〜F2に入力される被乗数と、フィルタ係数9、−1、16との乗算が実行可能となる。
本実施の形態においては、部分積生成ユニット3、4においてフィルタ演算に使用されない非活性な部分積生成部を利用し、部分積を生成する。この際、必要に応じて部分積生成ユニット3、4には、セレクタ5〜8により、2種以上の入力データと当該入力データに対応付けられたフィルタ係数とからなる組データが入力され、各部分積生成ユニット3、4はこの組データに応じた部分積を生成する。このように、フィルタ演算時に非活性な部分積生成部を利用して他のフィルタ係数演算を行なわせることで、本例においては部分積生成ユニットを図4に比して1つ分減らすことができる。
特に、フィルタ演算を実行する際、複数の部分積生成ユニットにおける同一機能の部分積生成部にて生成される部分積が常に1以上、0となる場合、同一機能の部分積生成部を一つにまとめ、複数の部分積生成ユニット間で部分積生成部を共有することができ、部分積生成部の個数、加算器への入力数を減らすことができ、よって加算器の回路規模を削減することができる。
すなわち、本実施の形態においては、3つの組データの演算を、2つの部分積生成ユニットで実行する。通常、一の組データの演算は、一の部分積生成ユニットで実行されるが、本実施の形態においては、部分積生成部選択部としてのセレクタ5〜8を設けることで、一の組データの演算を2以上の部分積生成ユニットで演算可能な構成とすると共に、2つの組データを一の部分積生成ユニット内で演算可能な構成とする。このことにより、同じ部分積生成ユニット内において、ある組データの演算中に非活性(未使用)又は符号データが"0"になる部分積生成部を含む場合、他の組データの演算の代用部分積生成部として使用することができる。こうして、部分積生成ユニット間で部分積生成部を共有させることができ、全体として部分積生成部を有効利用することで、部分積生成部の個数を減少させることができる。
(3)具体例
次に、本発明を適用した具体例について説明する。ここでは、H.264及びVC−1の両規格における動き補償処理におけるフィルタ演算を実行するフィルタ演算器に適用した場合について説明する。なお、本発明は、H.264及びVC−1の両規格におけるフィルタ演算が可能な動き補償回路について説明するが、H.264のみのフィルタ演算を行なう動き補償回路、VC−1のみのフィルタ演算を行なう動き補償回路にも適用可能であることは勿論である。
(3−1)画像復号装置
ここでは先ず、H.264、VC−1の画像復号装置について説明する。図7及び図8は、それぞれH.264及びVC−1に準拠して符号化された圧縮画像を復号する復号装置を示すブロック図である。H.264は、MPEG4 AVC(Advanced Video Coding)とも呼ばれ、データ圧縮率は、MPEG−2の2倍以上、MPEG−4の1.5倍以上とすることができる圧縮符号化方式である。また、VC−1(Windows Media Video(WMV)9)(登録商標)はマイクロソフト社が開発した動画圧縮技術であり、H.264と同程度のデータ圧縮率を有する。これらのアドバンスドコーデック(高圧縮コーデック)は、HD DVD(High Definition DVD)、又はブルーレイディスク等の次世代DVD規格に適用される。
図7に示すように、H.264の画像復号装置170は、可変長復号部172、逆量子化部173、逆アダマール変換部174、加算器175、デブロッキングフィルタ176、動き補償部182、重み付け予測部181、画面内予測部180及び復号画像178を表示するモニタ179を有する。
可変長復号部172は、圧縮データ171が入力され可変長符号化された圧縮データを、変換テーブルに基づき可変長復号する。そして、可変長復号された復号データは、逆量子化部173にて逆量子化され、逆アダマール変換部174にて逆アダマール変換され加算器175へ送られる。加算器175の出力は、デブロッキングフィルタ176によりブロック歪を除去され、復号画像178とされ、モニタ179を介して表示される。
ここで、加算器175の出力が画面内予測部180にも入力され、予測画像183が生成される。また、復号画像が動き補償部182にて動き補償処理が行なわれ、重み付け予測部181にて重み付けされて予測画像183が生成される。加算器175は、Iフレーム処理の際には画面内予測部180からの予測画像183に予測誤差を加算し出力する。一方、P、Bフレーム処理の際には、切替部177にて切り替え、重み付け予測部181から送られる予測画像183に予測誤差を加算して出力する。
また、図8に示すように、VC−1の画像復号装置190も、画像復号装置170とほぼ同様に構成され、可変長復号部192、逆量子化部193、逆DCT変換部194、加算器195、ループフィルタ196、重み付け予測部199、動き補償部200、及び復号画像197を表示するモニタ198を有する。VC−1の画像復号装置190は、画面内予測を行なわない点、重み付け予測を行なってから動き補償処理を行う点、デブロッキングフィルタ176の代わりにループフィルタ196が使用される点が異なる。
(3−2)動き補償部
図9は、H.264及びVC−1の規格に準拠したフィルタ演算を含む動き補償処理を実行する動き補償(MC)部を示すブロック図である。この動き補償部150は、H.264及びVC−1のいずれの動き補償部でも使用可能な構成とされている。すなわち、両規格にて共有できる。この動き補償部150は、フィルタ演算部1c、1dと、セレクタ151、154、157、160、161と、乗算器152、159、加算器153、155、158と、ラインメモリ156とを有する。
H.264では、フィルタ演算部1c、1dにてフィルタ演算施した後、上述した重み付け係数を使用してオフセット付き重み補間信号を求め、予測画像183を得る。ここで、入力INから入力された参照ピクチャR0の画素値が、フィルタ演算部1cにて垂直方向フィルタによるフィルタ演算が実行され、フィルタ演算部1dにて水平方向フィルタによるフィルタ演算が施される。そして、生成されたフィルタ演算済みのデータがラインメモリ156に格納される。次に、参照ピクチャR1の画素値が入力INから入力されると、同様に、フィルタ演算部1c、1dにてフィルタ演算が施され、フィルタ演算済みのデータに乗算器152にて重み係数を乗算し、加算器153にてオフセット値を加算する。一方、ラインメモリに格納されているデータがセレクタ160を介して乗算器159にて重み付き係数と乗算され、これらが加算器155にて加算され、オフセット付き重み補間信号W+W+Dを生成する。生成されたデータは、ラインメモリ156を経て出力OUTから出力される。
VC−1の場合は、入力INからのデータがセレクタ160、セレクタ157を介し、更にセレクタ151から乗算器152、加算器153をとおり、そしてセレクタ161を介してフィルタ演算器1c、1dに入力される。フィルタ演算部1dの結果は、セレクタ151、セレクタ154を介してそのままラインメモリ156へ格納され、出力OUTから出力される。乗算器159、加算器158、乗算器152、加算器153では、以下の重み付けが実行される。
H=(iScale×F+iShift+32)>>6
ここで、Fは入力値、iScale、iShiftは重み係数を示す。
このように構成された動き補償部150は、セレクタ161、151、154、160にてフィルタ演算部1c、1dへの入力、出力を適宜選択するため、重み付けをフィルタ演算後に実行するH.264であっても、重み付けをフィルタ演算前に実行するVC−1であっても、いずれの演算にも適用可能である。
(3−3)フィルタ演算器
次に、H.264及びVC−1の両規格のフィルタ演算が可能なフィルタ演算部1c、1eについて更に詳細に説明する。図10は、フィルタ演算部1c、1eの詳細を示す図であって、本実施の形態にかかるフィルタ演算器を示すブロック図である。また、下記表4は、H.264及びVC−1における輝度信号Gy、色差信号Gcに対するフィルタ係数を示す。更に、図11は、上述のH.264及びVC−1のフィルタ演算をフィルタ演算器100で実行させる際の各部分積生成部で生成される符号データを示す図である。
Figure 2007324980
この表4に示すように、H.264は、輝度信号Gyが6タップフィルタ、色差信号Gcは2タップフィルタのフィルタ演算となる。また、VC−1の輝度信号Gyが4タップフィルタ、色差信号Gcは2タップフィルタのフィルタ演算となる。フィルタ演算器1は、これら全てのフィルタ演算を可能としつつ、上述の方法により、ハードウェア資源を削減したものである。
図10に示すように、フィルタ演算器1は、入力される画素値(入力データf0〜f5)を格納するレジスタF0〜F5と、部分積生成部選択部102と、係数データメモリ103と、部分積生成ユニット110、120、130、140、140、160と、加算器104とを有する。部分積生成部選択部102は、入力データf0〜f5及びこれに乗算すべきフィルタ係数の演算が可能な1以上の部分積生成ユニットを選択して入力データf0〜f5を入力する。係数データメモリ103は、上記入力データf0〜f5に対応するフィルタ係数を各部分積生成ユニットに入力する。この場合、上述と同様、必要に応じて、2以上の、入力データ及びそれに対応したフィルタ係数からなる組データが1つの部分積生成ユニットに入力される。
部分積生成ユニット110は、フィルタ係数から符号データを生成し、F0〜F5のいずれかを介して入力される入力データとの乗算結果を求めるブースデコーダ及び乗算部の機能を有する回路部(BTD・乗算部)114を有する。部分積生成ユニット120は、×4、×1に対応するBTD・乗算部123、124を有する。なお、本図においては、×4、16、64のビットシフト部は図示を省略している。
部分積生成ユニット130は、×4、×1にそれぞれ対応するBTD・乗算部132、133を有する。部分積生成ユニット140は、×64、×16、×4にそれぞれ対応するBTD・乗算部141、142、143を有する。部分積生成ユニット150は、×4、×1にそれぞれ対応するBTD・乗算部153、154を有する。部分積生成ユニット60は、×1に対応するBTD・乗算部164を有する。
これらの部分積生成ユニットにおいて、各フィルタ演算にて入力されるフィルタ係数は図11のようになる。ここで、例えば、H.264の色差信号Gcの演算においては、部分積生成ユニット120、140、150、160は使用しない。
ところで、VC−1の輝度信号Gyの演算の場合、フィルタ係数は−4、53、18、−3であり、いずれの部分積生成ユニットを使用してもフィルタ係数"53"の部分積を生成することができない。そこで、部分積生成部選択部102は、このフィルタ係数"53"の演算の場合には、部分積生成ユニット140及び110を使用させる。フィルタ係数"53"の演算には、×64、×16、×4、×1に対応する部分積生成部が必要であるが、部分積生成ユニット140には、×1に対応する部分積生成部が存在しない。そこで、部分積生成部選択部102は、部分積生成ユニット110の×1を演算可能なBTD・乗算部114を、部分積生成ユニット140と共に使用してフィルタ係数"53"の演算をさせる(図11のA1参照)。
また、フィルタ係数"18"の演算には、×1と×16に対応する部分積生成部が必要であるが、いずれの部分積生成ユニットも両演算機能を備えたものが存在しない。そこで、部分積生成部選択部102は、×1に対応する部分積生成部として部分積生成ユニット160のBTD・乗算部164を使用し、×16に対応する部分積生成部として部分積生成ユニット130のBTD・乗算部132(図11のA2参照)を使用させる。
このようにフィルタ係数を、入力データとフィルタ係数の乗算をするに適切な1又は2以上の部分積生成ユニットを選択して入力させ、また、当該フィルタ係数に対応する入力データを部分積生成部選択部102により部分積生成ユニットに入力させることで、部分積生成ユニットの演算機能を超えた演算を行なわせることができると共に、部分積生成部の個数を最小限に抑えることができる。
なお、本実施の形態においては、使用されない部分積生成部を利用することで、演算を可能とする場合について説明したが、上述したように、生成される符号データが"0"となる部分積生成部を利用して演算させることも可能である。また、本実施の形態においては、入力データを適宜選択して部分積生成ユニットに入力する部分積生成部選択部102を設けた場合について説明したが、フィルタ係数についても、同様に部分積生成部選択部を設け、選択した部分積生成ユニットに入力すればよい。
いずれにせよ、フィルタ演算において、一の部分積生成ユニットにより、一の組データから生成すべき部分積の一部が生成不能な場合、2以上の部分積生成ユニットを使用して一の組データを演算させる。この場合、生成される部分積が"0"となる部分積生成部、又は当該フィルタ演算には使用されない非活性(未使用)部分積生成部を含む部分積生成ユニットを選択し、当該生成不能な部分積を生成させる。このことにより、部分積が"0"となる部分積生成部又は非活性な部分積生成部を有効利用することができ、部分積生成部の個数を最小限に抑えることができる。
例えば図11の例では、部分積生成ユニット140は、フィルタ係数"53"を演算するためには、×1、×4、×16、×64の4つの部分積生成部を具備する必要があるが、この×1に対応する部分積生成部を省略した構成とし、"53"の演算を行なう場合には、部分積生成ユニット140及びこのとき未使用の部分積生成ユニット110の2つの部分積生成ユニットにより演算を行なわせる。すなわち、部分積生成ユニット110は、部分積生成ユニット140の不足する部分積生成部の代用となる。図11の例では、フィルタ演算"53"とこれに対応する入力データからなる組データから生成すべき部分積の一部は、いずれの部分積生成ユニットでも生成不能であるが、2以上の部分積生成ユニットを使用すれば演算が可能となる。このように、フィルタ演算器100は、組データに応じて、当該組データを演算させるための1又は2以上の部分積生成ユニットを選択する部分積生成部選択部102を備えることで、全ての組みデータについて、それらを演算可能な対応する部分積生成ユニットを備えていなくても、部分積生成ユニット又は部分積生成ユニットを構成する部分積生成部の組み合せにより演算させることができ、結果部分積生成部の個数を減少させることができる。
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態は、画像復号装置として説明したが、画像符号化の際の動き補償部としても使用可能である。また、上記に例示したフィルタ演算のみならず、予め定められた乗数が入力される乗算器に本発明を適用することで、冗長な回路を削減しハードウェア低減することができる。
また、本実施の形態においては、2次のブースのアルゴリズムを適用した乗算器(フィルタ演算器)について説明したが、これに限るものではない。すなわち、3次以上の高次のブースのアルゴリズムであっても同様に適用することができる。
2次のブースのアルゴリズムに従って乗算を実行する乗算器を示すブロック図である。 (a)は、ブースのアルゴリズムにより符号データ生成に使用されるビットを説明する図、(b)は、図1に示す乗算器の部分積生成ユニットの詳細を示す図である。 フィルタ係数及びその符号データを示す図である。 上記フィルタ演算を行なうため、図2に示す乗算器を組み合せた通常のフィルタ演算器を示す図である。 フィルタ演算#1、#2における各符号データを示す図である。 本実施の形態にかかるフィルタ演算器を示す図である。 H.264に準拠して符号化された圧縮画像を復号する復号装置を示すブロック図である。 VC−1に準拠して符号化された圧縮画像を復号する復号装置を示すブロック図である。 本発明の実施の形態にかかる動き補償処理を実行する動き補償部を示すブロック図である。 本発明の実施の形態にかかるフィルタ演算器の具体例を示すブロック図である。 同フィルタ演算装置に入力されるフィルタ係数及び符号データの値を示す図である。 特許文献1に記載の画像処理装置における累積加算フィルタ(ディジタルフィルタ)を示すブロック図である。
符号の説明
1、1c、1d、100 フィルタ演算器
2、103、502 係数データメモリ
3、4、110、120、130、140、150、160、401、510、520、530 部分積生成ユニット
5〜8、154、157、160、161、505 セレクタ
10、104、153、155、158、175、450、540 加算器
31〜33、41〜43、410、420、430、511〜513、521〜523、531〜533 部分積生成部
102 部分積生成部選択部
114、123、124、132、133、141、142、143、153、154、164 BTD・乗算部
150 動き補償部
151 セレクタ
152、159 乗算器
156 ラインメモリ
160 部分積生成ユニット
170 画像復号装置
171 圧縮データ
172 可変長復号部
173 逆量子化部
174 逆アダマール変換部
176 デブロッキングフィルタ
177 切替部
178 復号画像
179 モニタ
180 画面内予測部
181 重み付け予測部
182 補償部
183 予測画像
190 画像復号装置
192 可変長復号部
193 逆量子化部
194 変換部
195 加算器
196 ループフィルタ
197 復号画像
198 モニタ
199 予測部
200 補償部
400、501 乗算器
411、421、431、441 ブースデコーダ
412、422、432、442 乗算部
413、423、433、443 ビットシフト部
454、542 レジスタ
500 フィルタ演算器
503 カウンタ
506 累積加算メモリ
541 全加算器
544 半加算器

Claims (17)

  1. 複数のフィルタについて、複数の入力データとフィルタを構成する複数のフィルタ係数のそれぞれとをブースアルゴリズムを用いて積和演算するフィルタ処理装置であって、
    前記入力データと当該入力データに対応付けられたフィルタ係数とからなる1以上の組データが入力され、1以上の部分積を生成する複数の部分積生成ユニットと、
    前記複数の部分積生成ユニットにより生成される部分積の総和を生成する加算部と、
    前記組データに応じ、前記複数の部分積生成ユニットを1以上選択して当該組データを入力する部分積生成部選択部とを有するフィルタ処理装置。
  2. 前記部分積生成部選択部は、一の前記組データから生成すべき部分積の一部が一の部分積生成ユニットでは生成不能な場合、当該一の部分積生成ユニット、及び他の部分積生成ユニットに当該組データを入力して部分積を生成させる
    ことを特徴とする請求項1記載のフィルタ処理装置。
  3. 前記部分積生成ユニットの数は、前記複数のフィルタを構成するフィルタ係数の最大個数より少ない
    ことを特徴とする請求項1又は2記載のフィルタ処理装置。
  4. 前記複数の部分積生成ユニットは、少なくとも一は他とは演算能力が異なる
    ことを特徴とする請求項1乃至3のいずれか1項記載のフィルタ処理装置。
  5. 前記複数の部分積生成ユニットは、生成可能な部分積のうち最も大きいものの桁数が異なるものを含む
    ことを特徴とする請求項4項記載のフィルタ処理装置。
  6. 前記複数の部分積生成ユニットは、生成可能な部分積の数が異なるものを含む
    ことを特徴とする請求項4又は5項記載のフィルタ処理装置。
  7. 前記部分積生成ユニットは、22i(i≧0)のiに対応する複数の部分積生成部からなる
    ことを特徴とする請求項1乃至6のいずれか1項記載のフィルタ処理装置。
  8. 前記部分積生成部選択部は、一の前記組データから生成すべき部分積の一部が一の部分積生成ユニットでは生成不能な場合、当該一の部分積生成ユニット、及び他の部分積生成ユニットに含まれる代用部分積生成部を選択し、当該組データを入力して部分積を生成させるものであって、
    前記代用部分積生成部は、前記他の部分積生成部に入力されるフィルタ係数の所定ビットからブースのアルゴリズムに従ってデコードした符号データが零になるものである
    ことを特徴とする請求項7記載のフィルタ処理装置。
  9. 前記部分積生成部選択部は、一の前記組データから生成すべき部分積の一部が一の部分積生成ユニットでは生成不能な場合、当該一の部分積生成ユニット、及び他の部分積生成ユニットに含まれる未使用の部分積生成部を選択し、当該組データを入力して部分積を生成させる
    ことを特徴とする請求項7記載のフィルタ処理装置。
  10. 2i(i≧0)のiに対応する複数の部分積生成部の少なくとも一部の部分積生成部は、前記フィルタ係数の所定ビットからブースのアルゴリズムに従ってデコードした符号データを求めるブースデコーダと、前記ブースデコーダと前記入力データとの積を求める乗算部と、前記乗算部の選択結果を前記iに応じて所定ビットシフトするビットシフト部とを有する
    ことを特徴とする請求項7乃至9のいずれか1項記載のフィルタ処理装置。
  11. 前記部分積生成部は、対応付けられるフィルタ係数の所定ビットについて、ブースのアルゴリズムに従ってデコードした符号データがいずれも1である場合、前記入力データをビットシフトするビットシフト部のみから構成される
    ことを特徴とする請求項7乃至10のいずれか1項記載のフィルタ処理装置。
  12. 前記部分積生成部は、対応付けられるフィルタ係数の所定ビットについて、ブースのアルゴリズムに従ってデコードした符号データがいずれも0である場合、前記フィルタ係数の所定ビットからブースのアルゴリズムに従ってデコードした符号データを求めるブースデコーダのみから構成される
    ことを特徴とする請求項7乃至10のいずれか1項記載のフィルタ処理装置。
  13. 前記一部の部分積生成部は、対応付けられるフィルタ係数の所定ビットについて、ブースのアルゴリズムに従ってデコードした符号データの1以上が−2、−1、2のいずれかである
    ことを特徴とする請求項7乃至10のいずれか1項記載のフィルタ処理装置。
  14. フィルタのうち1つは、6タップフィルタであって、
    H.264に準拠した動き補償処理及び/又は画面内予測処理におけるフィルタ演算を実行する
    ことを特徴とする請求項1乃至13のいずれか1項記載のフィルタ処理装置。
  15. フィルタのうち1つは、6タップフィルタであって、
    H.264、又はH.264及びVC−1に準拠した動き補償処理におけるフィルタ演算を実行するフィルタ演算器である
    ことを特徴とする請求項1乃至13のいずれか1項記載のフィルタ処理装置。
  16. 複数種類の乗数群と被乗数群との乗算を実行する、ブースアルゴリズムを適用した乗算器であって、
    前記被乗数と当該被乗数に対応付けられた乗数とからなる組データが入力され、1以上の部分積を生成する複数の部分積生成ユニットと、
    前記複数の部分積生成ユニットにより生成される部分積の総和を生成する加算部と、
    前記組データに応じ、前記複数の部分積生成ユニットを1以上選択して当該組データを入力する部分積生成部選択部とを有する乗算器。
  17. 予測画像を生成する動き補償処理装置であって、
    垂直方向の入力データに対してフィルタ演算を行なう第1フィルタ演算部と、
    水平方向の入力データに応じてフィルタ演算を行なう第2フィルタ演算部と、
    前記第1及び第2フィルタ演算部の演算結果又は第1及び第2のフィルタ演算に入力する入力データに対して重み付けを行なう重み付け演算部とを有し、
    前記第1及び第2フィルタ演算部は、複数のフィルタについて、複数の前記入力データとフィルタを構成する複数のフィルタ係数のそれぞれとをブースアルゴリズムを用いて積和演算するフィルタ演算部であって、
    前記入力データと当該入力データに対応付けられたフィルタ係数とからなる1以上の組データが入力され、1以上の部分積を生成する複数の部分積生成ユニットと、
    前記複数の部分積生成ユニットにより生成される部分積の総和を生成する加算部と、
    前記前記組データに応じ、前記複数の部分積生成ユニットを1以上選択して当該組データを入力する部分積生成部選択部とを有する動き補償処理装置。
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