JPH09179723A - 乗算装置及び積和演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 乗算装置の中の部分積の加算のための加算器
の入力数を低減する。 【解決手段】 ８ビット乗数を乗数エンコーダ１０１で
２次ブースアルゴリズムに従ってコード化する。これと
並行して、補数回路１０２で８ビット被乗数の下位５ビ
ットをビット反転して１を加算することにより２の補数
化し、補数データと桁上げとを求める。乗数エンコーダ
１０１の出力と被乗数とから第１〜第４の部分積発生器
１１０〜１１３で生成した４つの部分積を多入力加算器
１０４で加算して、積を求める。この際、乗数エンコー
ダ１０１の出力の最上位部分の中の部分積補数化ビット
の論理値が“１”ならば、第４の部分積発生器１１３で
生成される第４部分積データの下位５ビットを選択回路
１０３により補数回路１０２の補数データに差し替え、
かつ第４部分積データの上位３ビットへの補数回路１０
２の桁上げの影響を第１及び第２の部分積発生器１１
０，１１１の中で達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、乗算装置と、それ
を用いた積和演算装置とに関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高速化への要求
は高まっており、演算要素の１つである乗算装置につい
て、高速の乗算装置が必要になっている。高速の乗算装
置を実現するためのアルゴリズムの１つとして、乗数を
コード化して部分積を生成するブース（Ｂｏｏｔｈ）の
アルゴリズムがある。乗算装置では、一般に、乗数、被
乗数入力を用いて発生させた複数の部分積を加算するこ
とにより、積を算出する。ブースのアルゴリズムによれ
ば、乗数をコード化して部分積を生成することにより、
部分積の数を減らすことができる。例えば、２次のブー
スのアルゴリズムでは部分積の数を約半分にすることが
できる。部分積の加算を行う加算器の動作速度は、部分
積の数に依存し、部分積の数が多ければ動作速度は遅く
なる。部分積の数、すなわち加算器の入力数が約半分に
なれば、加算器の負担が軽減される結果、加算の高速化
が達成される。

【０００３】さて、乗数をコード化して生成された負の
部分積データは、１の補数形式のデータである。したが
って、負の部分積データに符号拡張を施す処理と、負の
部分積データを２の補数化するための論理値“１”のビ
ットを該部分積データの最下位ビットに加算する処理と
が必要である。正の部分積データでは、その最下位ビッ
トに論理値“０”のビットが加算される。以下の説明で
は、部分積データの最下位ビットに加算されるべき論理
値“１”又は“０”のビットを補数化ビットという。

【０００４】特開昭５８−５６０３３号には、２次のブ
ースのアルゴリズムを実現するための乗数エンコーダ
と、符号拡張省略機構とを備えた８ビット×８ビットの
乗算装置が開示されている。その部分積発生方法に係る
動作の概要を、図２５に示す。図２５において、Ｘ[0]
〜Ｘ[7] は被乗数の８ビットを、Ｙ[0] 〜Ｙ[7] は乗数
の８ビットを、Ｍ[0] 〜Ｍ[15]は積の１６ビットをそれ
ぞれ表している。加算器の第１入力は、乗数エンコーダ
のコード化出力の第１の部分（最下位部分）と、被乗数
とを用いて生成された第１部分積データＰ０[0] 〜Ｐ０
[7] （ビット位置Ｍ[0] 〜Ｍ[7] ）と、第１部分積の符
号の反転ビットＩＳ０（ビット位置Ｍ[8]）とで構成さ
れる。加算器の第２入力は、乗数エンコーダのコード化
出力の第２の部分と、被乗数とを用いて生成された第２
部分積データＰ１[0] 〜Ｐ１[7] （ビット位置Ｍ[2] 〜
Ｍ[9] ）と、第２部分積の符号の反転ビットＩＳ１（ビ
ット位置Ｍ[10]）と、第１部分積データの最下位ビット
に加算されるべき補数化ビットＢＣ０（ビット位置Ｍ
[0] ）とで構成される。加算器の第３入力は、乗数エン
コーダのコード化出力の第３の部分と、被乗数とを用い
て生成された第３部分積データＰ２[0] 〜Ｐ２[7] （ビ
ット位置Ｍ[4] 〜Ｍ[11]）と、第３部分積の符号の反転
ビットＩＳ２（ビット位置Ｍ[12]）と、第２部分積デー
タの最下位ビットに加算されるべき補数化ビットＢＣ１
（ビット位置Ｍ[2] ）とで構成される。加算器の第４入
力は、乗数エンコーダのコード化出力の第４の部分（最
上位部分）と、被乗数とを用いて生成された第４部分積
データＰ３[0] 〜Ｐ３[7] （ビット位置Ｍ[6] 〜Ｍ[1
3]）と、第４部分積の符号の反転ビットＩＳ３（ビット
位置Ｍ[14]）と、第３部分積データの最下位ビットに加
算されるべき補数化ビットＢＣ２（ビット位置Ｍ[4] ）
とで構成される。加算器の第５入力は、ビット位置Ｍ
[8] ，Ｍ[9] ，Ｍ[11]，Ｍ[13]，Ｍ[15]の５個の論理値
“１”のビットと、第４部分積データの最下位ビットに
加算されるべき補数化ビットＢＣ３（ビット位置Ｍ[6]
）とで構成される。第１〜第４部分積の各々の符号の
反転ビットＩＳ０〜ＩＳ３と、桁上げ伝播のための５個
の論理値“１”のビットとは、各部分積の符号拡張を省
略するためのビットである。補数化ビットＢＣ３は、乗
数エンコーダのコード化出力の最上位部分の中に含まれ
ていたビットであり、第４部分積データを２の補数化す
るためのビット、すなわち最上位部分積補数化ビットで
ある。そして、上記第１〜第５入力を加算することによ
り、２の補数形式の１６ビットの積Ｍ[0] 〜Ｍ[15]が求
められる。

【０００５】

【発明が解決しようとする課題】上記従来の８ビット×
８ビットの乗算装置は、５入力の加算器を必要とした。
つまり、一部のビット位置Ｍ[6] ，Ｍ[8] のみのため
に、加算器の負担が十分には軽減されない問題があっ
た。また、乗数のコード化処理のための時間は、被乗数
側では空き時間となっていた。

【０００６】本発明の目的は、乗数のコード化処理の際
に生じる被乗数側の空き時間を有効利用して、乗算装置
の中の部分積の加算のための加算器の入力数を低減する
ことにある。

【０００７】本発明の他の目的は、本発明の乗算装置を
用いることにより加算器の入力数を低減した積和演算装
置を提供することにある。

【０００８】

【課題を解決するための手段】上記従来の８ビット×８
ビットの乗算装置において加算器の第５入力を構成する
６ビットのうち、ビット位置Ｍ[8] ，Ｍ[9] ，Ｍ[11]，
Ｍ[13]，Ｍ[15]の５個の論理値“１”のビットは、加算
器の第１〜第４入力の中へ容易に移動させることができ
る。本発明は、ビット位置Ｍ[6] への最上位部分積補数
化ビットＢＣ３の加算と同等の効果を、被乗数の下位ビ
ットを補数回路で２の補数化することにより得られる補
数データと桁上げとを用いて、加算器の第１〜第４入力
の中で達成することとしたものである。すなわち、従来
は第４部分積データへの最上位部分積補数化ビットＢＣ
３の加算が加算器の中で行われていたのに対して、本発
明では補数回路の中で被乗数の下位ビットの反転データ
に１を加算して補数データを求めておき、最上位部分積
補数化ビットＢＣ３の論理値が“１”である場合には、
第４部分積データの下位ビットを補数データに差し替
え、かつ第４部分積データの上位ビットへの補数回路の
桁上げの影響を加算器の第１及び第２入力の中で達成す
ることとした。これにより、加算器の入力数が低減され
る。補数データと桁上げとを求める補数化処理は、乗数
のコード化処理の際に生じる被乗数側の空き時間を利用
して実行される。

【０００９】詳細に説明すると、本発明の乗算装置は、
上記目的を達成するために、乗数をコード化するための
乗数エンコーダと、被乗数の下位ビットをビット反転し
て１を加算することにより２の補数化して補数データと
桁上げとを出力するための補数回路と、乗数エンコーダ
のコード化出力と被乗数と補数回路の出力する補数デー
タ及び桁上げとを用いて複数の部分積を生成するための
部分積発生手段と、該部分積発生手段で生成された複数
の部分積を加算するための加算器とを備えた構成を採用
したものである。

【００１０】上記部分積発生手段は、少なくとも、次の
ような選択回路と、第１〜第３型の部分積発生器とで構
成される。すなわち、選択回路は、乗数エンコーダのコ
ード化出力の最上位部分の中の部分積補数化ビットに応
じて、被乗数の下位ビットと、補数回路の出力する補数
データとのいずれか一方を選択するための回路である。
第１型の部分積発生器は、乗数エンコーダのコード化出
力の一部と、被乗数とを用いて第１型の部分積データを
生成し、該第１型の部分積データを含んだ部分積を加算
器へ供給する。第２型の部分積発生器は、乗数エンコー
ダのコード化出力の他の一部と、被乗数とを用いて第２
型の部分積データを生成し、かつ補数回路の出力する桁
上げを第２型の部分積データの上位ビット位置に付加
し、該桁上げが付加された第２型の部分積データを含ん
だ部分積を加算器へ供給する。第３型の部分積発生器
は、乗数エンコーダのコード化出力の最上位部分と、被
乗数の上位ビットとを用いて第３型の部分積データのう
ちの上位ビットを、乗数エンコーダのコード化出力の最
上位部分と、選択回路の出力データとを用いて第３型の
部分積データのうちの下位ビットをそれぞれ生成し、該
第３型の部分積データを含んだ部分積を加算器へ供給す
るものである。

【００１１】上記本発明の乗算装置によれば、乗数のコ
ード化処理と並行して被乗数の補数化処理が行われるの
で、被乗数の補数化ビット数があまり大きくない限り、
乗数のコード化処理に要する時間と、被乗数の補数化処
理に要する時間とが釣り合って好都合である。なお、補
数回路の出力する補数データが選択回路によって選択さ
れる場合には第３型の部分積データの下位ビットの生成
に際して桁上げが生じるが、この桁上げは第２型の部分
積データの上位ビット位置に付加された桁上げとして反
映されている。

【００１２】さて、第１の被乗数をＸＡ、第１の乗数を
ＹＡとした複数の部分積を上記本発明の乗算装置で求
め、第２の被乗数をＸＢ、第２の乗数をＹＢとした複数
の部分積を同じ構成の乗算装置で求め、かつ全ての部分
積を多入力加算器で加算することとすれば、第１の積Ｘ
Ａ×ＹＡと第２の積ＸＢ×ＹＢとの和、すなわち積和Ｕ
を算出するための、加算器の入力数を低減した演算装置
を実現できる。ただし、乗数及び被乗数ＸＡ，ＹＡ，Ｘ
Ｂ，ＹＢがいずれも８ビットである場合には、第１の乗
数ＹＡのコード最上位部分と第１の被乗数ＸＡとを用い
て生成された部分積データを含んだ加算器入力と、第２
の乗数ＹＢのコード最上位部分と第２の被乗数ＸＢとを
用いて生成された部分積データを含んだ加算器入力との
各々のビット位置Ｕ[5] に空きが生じる。本発明の積和
演算装置は、このビット位置Ｕ[5]の２つの空きを利用
して、ビット位置Ｕ[6] への第２の積ＸＢ×ＹＢに係る
最上位部分積補数化ビットの付加と同等の効果を実現す
ることとしたものである。

【００１３】詳細に説明すると、本発明の積和演算装置
は、第１の乗数ＹＡをコード化するための第１の乗数エ
ンコーダと、第２の乗数ＹＢをコード化するための第２
の乗数エンコーダと、第１の被乗数ＸＡの下位ビットを
ビット反転して１を加算することにより２の補数化して
補数データと桁上げとを出力するための補数回路と、第
１の乗数エンコーダのコード化出力と第２の乗数エンコ
ーダのコード化出力と第１の被乗数ＸＡと補数回路の出
力する補数データ及び桁上げとを用いて複数の部分積を
生成するための第１の部分積発生手段と、第２の乗数エ
ンコーダのコード化出力と第２の被乗数ＸＢとを用いて
複数の部分積を生成するための第２の部分積発生手段
と、第１の部分積発生手段で生成された複数の部分積と
第２の部分積発生手段で生成された複数の部分積とを加
算するための加算器とを備えた構成を採用したものであ
る。

【００１４】上記第１の部分積発生手段は、少なくと
も、次のような選択回路と、第１〜第３型の部分積発生
器とで構成される。すなわち、選択回路は、第１の乗数
エンコーダのコード化出力の最上位部分の中の部分積補
数化ビットに応じて、第１の被乗数ＸＡの下位ビット
と、補数回路の出力する補数データとのいずれか一方を
選択するための回路である。第１型の部分積発生器は、
第１の乗数エンコーダのコード化出力の一部と、第１の
被乗数ＸＡとを用いて第１型の部分積データを生成し、
該第１型の部分積データを含んだ部分積を加算器へ供給
する。第２型の部分積発生器は、第１の乗数エンコーダ
のコード化出力の他の一部と、第１の被乗数ＸＡとを用
いて第２型の部分積データを生成し、かつ補数回路の出
力する桁上げを第２型の部分積データの上位ビット位置
に付加し、該桁上げが付加された第２型の部分積データ
を含んだ部分積を加算器へ供給する。第３型の部分積発
生器は、第１の乗数エンコーダのコード化出力の最上位
部分と、第１の被乗数ＸＡの上位ビットとを用いて第３
型の部分積データのうちの上位ビットを、第１の乗数エ
ンコーダのコード化出力の最上位部分と、選択回路の出
力データとを用いて第３型の部分積データのうちの下位
ビットをそれぞれ生成し、かつ第２の乗数エンコーダの
コード化出力の最上位部分の中の部分積補数化ビットを
第３型の部分積データの下位ビット位置に付加し、該部
分積補数化ビットが付加された第３型の部分積データを
含んだ部分積を加算器へ供給するものである。上記第２
の部分積発生手段は、少なくとも、次のような第４及び
第５型の部分積発生器で構成される。すなわち、第４型
の部分積発生器は、第２の乗数エンコーダのコード化出
力の一部と、第２の被乗数ＸＢとを用いて第４型の部分
積データを生成し、該第４型の部分積データを含んだ部
分積を加算器へ供給する。第５型の部分積発生器は、第
２の乗数エンコーダのコード化出力の最上位部分と、第
２の被乗数ＸＢとを用いて第５型の部分積データを生成
し、かつ第２の乗数エンコーダのコード化出力の最上位
部分の中の部分積補数化ビットを第５型の部分積データ
の下位ビット位置に付加し、該部分積補数化ビットが付
加された第５型の部分積データを含んだ部分積を加算器
へ供給するものである。

【００１５】上記本発明の積和演算装置によれば、第２
の乗数エンコーダのコード化出力の最上位部分の中の部
分積補数化ビットが、第３型の部分積データの下位ビッ
ト位置と、第５型の部分積データの下位ビット位置とに
二重に付加される。これにより、加算器の入力数が低減
される。

【００１６】

【発明の実施の形態】以下、本発明に係る乗算装置及び
積和演算装置の具体例について、図面を参照しながら説
明する。

【００１７】図１は、被乗数をＸ、乗数をＹとして積Ｍ
を算出するための本発明に係る８ビット×８ビットの乗
算装置の概略構成例を示している。図１の乗算装置は、
２次のブースのアルゴリズムと符号拡張の省略とを採用
した乗算装置であって、乗数エンコーダ１０１と、補数
回路１０２と、選択回路１０３と、第１〜第４の部分積
発生器１１０〜１１３と、多入力加算器１０４とで構成
される。

【００１８】乗数エンコーダ１０１は、２次のブースの
アルゴリズムに従って乗数Ｙをコード化し、第１（最下
位）、第２、第３及び第４（最上位）の部分を備えたコ
ード化出力を供給するものである。

【００１９】補数回路１０２は、被乗数Ｘの下位５ビッ
トデータをビット反転して１を加算することによって２
の補数化し、５ビットの補数データ（ＩＸ＋１）と、桁
上げとを出力するものである。ここに、“Ｉ”はビット
反転操作を意味するものとする。

【００２０】選択回路１０３は、乗数エンコーダ１０１
のコード化出力の第４の部分（最上位部分）の中の部分
積補数化ビット、すなわち最上位部分積補数化ビットに
応じて、被乗数Ｘの下位５ビットデータと、補数回路１
０２の出力する５ビットの補数データとのいずれか一方
を選択するものである。最上位部分積補数化ビットの論
理値が“０”ならば被乗数Ｘの下位５ビットデータが、
最上位部分積補数化ビットの論理値が“１”ならば補数
回路１０２の出力する５ビットの補数データがそれぞれ
選択される。

【００２１】第１〜第４の部分積発生器１１０〜１１３
は、それぞれ第１（最下位）部分積データＰ０と、第２
部分積データＰ１と、第３部分積データＰ２と、第４
（最上位）部分積データＰ３とを生成するものである。
このうち、第１の部分積発生器１１０は、乗数エンコー
ダ１０１のコード化出力の第１の部分（最下位部分）
と、被乗数Ｘとを用いて第１部分積データＰ０を生成
し、第１部分積データＰ０の最下位ビットに加算される
べき補数化ビットを第２部分積データＰ１の下位ビット
位置に付加し、かつ第１部分積の符号ビットと、その反
転ビットと、最上位部分積補数化ビットを反映した補数
化ビットとを第１部分積データＰ０の上位ビット位置に
付加する。第２の部分積発生器１１１は、乗数エンコー
ダ１０１のコード化出力の第２の部分と、被乗数Ｘとを
用いて第２部分積データＰ１を生成し、第２部分積デー
タＰ１の最下位ビットに加算されるべき補数化ビットを
第３部分積データＰ２の下位ビット位置に付加し、かつ
第２部分積の符号の反転ビットと、補数回路１０２の出
力する桁上げを反映した補数化ビットとを第２部分積デ
ータＰ１の上位ビット位置に付加する。第３の部分積発
生器１１２は、乗数エンコーダ１０１のコード化出力の
第３の部分と、被乗数Ｘとを用いて第３部分積データＰ
２を生成し、第３部分積データＰ２の最下位ビットに加
算されるべき補数化ビットを第４部分積データＰ３の下
位ビット位置に付加し、かつ第３部分積の符号の反転ビ
ットと、論理値“１”のビットとを第３部分積データＰ
２の上位ビット位置に付加する。第４の部分積発生器１
１３は、乗数エンコーダ１０１のコード化出力の第４の
部分（最上位部分）と、被乗数Ｘの上位３ビットとを用
いて第４部分積データＰ３のうちの上位３ビットを生成
し、乗数エンコーダ１０１のコード化出力の第４の部分
（最上位部分）と、選択回路１０３の出力データとを用
いて第４部分積データＰ３のうちの下位５ビットを生成
し、かつ第４部分積の符号の反転ビットと、論理値
“１”のビットとを第４部分積データＰ３の上位ビット
位置に付加する。

【００２２】多入力加算器１０４は、第１〜第４の部分
積発生器１１０〜１１３の出力の加算を行い、２の補数
形式の積Ｍを出力するための加算器であって、ワレス
（Ｗａｌｌａｃｅ）のトリー回路と、桁上げ伝搬加算器
（ＣＰＡ）とで構成される。

【００２３】図２は、乗数エンコーダ１０１の内部構成
を示している。図２の乗数エンコーダ１０１は、４つの
ブースエンコーダＢＥより構成される。各ブースエンコ
ーダＢＥには、乗数Ｙを構成する８ビットＹ[0] 〜Ｙ
[7] のうちの３ビット、すなわちＹ[i*2+1] ，Ｙ[i*2]
，Ｙ[i*2-1] が入力される。ここに、“＊”は乗算を
意味し、ｉは０、１、２又は３であり、Ｙ[-1]＝“０”
である。図２に示されたコード化出力のうちのＢＣＰ
[0] 〜ＢＣＰ[3] は、各部分積データの最下位ビットに
加算されるべき補数化ビットである。ＢＣＰ[3] は、前
述の最上位部分積補数化ビットである。

【００２４】図３は、補数回路１０２及び選択回路１０
３の詳細を示している。補数回路（ＣＯＭＰ）１０２
は、被乗数Ｘの下位５ビットデータＸ[0] 〜Ｘ[4] をビ
ット反転して１を加算することにより２の補数化し、５
ビットの補数データＸＣ[0] 〜ＸＣ[4] と桁上げＸＣ
[5] とを出力する。選択回路（ＳＥＬ）１０３は、最上
位部分積補数化ビットＢＣＰ[3] に応じて、被乗数の下
位５ビットデータＸ[0] 〜Ｘ[4] と、５ビットの補数デ
ータＸＣ[0] 〜ＸＣ[4] とのいずれか一方を、被選択デ
ータＸＳ[0] 〜ＸＳ[4] として出力する。

【００２５】図４（ａ）及び（ｂ）は第１の部分積発生
器１１０の内部構成を、図５（ａ）及び（ｂ）は第２の
部分積発生器１１１の内部構成を、図６（ａ）及び
（ｂ）は第３の部分積発生器１１２の内部構成を、図７
（ａ）及び（ｂ）は第４の部分積発生器１１３の内部構
成をそれぞれ示している。第１〜第４の部分積発生器１
１０〜１１３は、７種類の単位部分積発生器ＰＰＧ１〜
ＰＰＧ７の組み合わせで構成される。図４（ａ）に示さ
れたＳ３Ｃ及びＩＳ３Ｃは、最上位部分積補数化ビット
ＢＣＰ[3] から生成された補数化ビットと、その反転ビ
ットである。図５（ａ）に示されたＣ３[0] は、最上位
部分積補数化ビットＢＣＰ[3] と、補数回路１０２の桁
上げＸＣ[5] と、選択回路１０３の出力データの最上位
ビットＸＳ[4] とから生成された補数化ビットである。
また、図５（ａ）に示されたＣ３[1]は、最上位部分積
補数化ビットＢＣＰ[3] と、補数回路１０２の桁上げＸ
Ｃ[5]とから生成された補数化ビットである。

【００２６】図８は各ブースエンコーダＢＥの内部構成
を、図９は各ブースエンコーダＢＥの真理値表をそれぞ
れ示している。図９中のＸ[7:0] は、被乗数Ｘを構成す
る８ビットＸ[0] 〜Ｘ[7] を意味する簡略表記である。
「ＢＸ１＝“１”」は部分積として被乗数Ｘの１倍数を
発生すべきことを、「ＢＸ２＝“１”」は部分積として
被乗数Ｘの２倍数を発生すべきことを、「ＢＣ＝
“１”」は負の部分積を発生すべきことをそれぞれ表し
ている。

【００２７】図１０は補数回路ＣＯＭＰの内部構成を、
図１１は選択回路ＳＥＬの内部構成を、図１２〜図１８
は第１〜第７の単位部分積発生器ＰＰＧ１〜ＰＰＧ７の
内部構成をそれぞれ示している。各構成の詳細説明は省
略する。

【００２８】図１９は、図１の乗算装置における部分積
発生方法を示している。図１９において、加算器１０４
の第１入力は、第１部分積データＰ０[0] 〜Ｐ０[7]
（ビット位置Ｍ[0] 〜Ｍ[7] ）と、第１部分積の符号ビ
ットＳ０（ビット位置Ｍ[8] 及びＭ[9] ）と、その反転
ビットＩＳ０（ビット位置Ｍ[10]）と、最上位部分積補
数化ビットＢＣＰ[3] から生成された補数化ビットＳ３
Ｃ（ビット位置Ｍ[12]）と、その反転ビットＩＳ３Ｃ
（ビット位置Ｍ[11]）とで構成される。加算器１０４の
第２入力は、第２部分積データＰ１[0] 〜Ｐ１[7] （ビ
ット位置Ｍ[2] 〜Ｍ[9] ）と、第２部分積の符号の反転
ビットＩＳ１（ビット位置Ｍ[10]）と、補数回路（ＣＯ
ＭＰ）１０２の桁上げＸＣ[5] から生成された補数化ビ
ットＣ３[0]，Ｃ３[1] （それぞれビット位置Ｍ[11]，
Ｍ[12]）と、第１部分積データの最下位ビットに加算さ
れるべき補数化ビットＢＣ０（ビット位置Ｍ[0] ）とで
構成される。加算器１０４の第３入力は、第３部分積デ
ータＰ２[0] 〜Ｐ２[7] （ビット位置Ｍ[4] 〜Ｍ[11]）
と、第３部分積の符号の反転ビットＩＳ２（ビット位置
Ｍ[12]）と、論理値“１”のビット（ビット位置Ｍ[1
3]）と、第２部分積データの最下位ビットに加算される
べき補数化ビットＢＣ１（ビット位置Ｍ[2] ）とで構成
される。加算器１０４の第４入力は、第４部分積データ
Ｐ３[0] 〜Ｐ３[7]（ビット位置Ｍ[6] 〜Ｍ[13]）と、
第４部分積の符号の反転ビットＩＳ３（ビット位置Ｍ[1
4]）と、論理値“１”のビット（ビット位置Ｍ[15]）
と、第３部分積データの最下位ビットに加算されるべき
補数化ビットＢＣ２（ビット位置Ｍ[4]）とで構成され
る。４つのビットＳ３Ｃ，ＩＳ３Ｃ，Ｃ３[1] ，Ｃ３
[0] は、第４部分積データのうちの上位３ビットデータ
Ｐ３[5] 〜Ｐ３[7] を２の補数化するために付加された
ビットである。なお、必要に応じて（最上位部分積補数
化ビットＢＣＰ[3] の論理値が“１”ならば）、補数回
路（ＣＯＭＰ）１０２で２の補数化された５ビットの補
数データＸＣ[0] 〜ＸＣ[4] が、第４部分積データのう
ちの下位５ビットデータＰ３[0] 〜Ｐ３[4] として使わ
れる。そして、上記第１〜第４入力を加算器１０４で加
算することにより、２の補数形式の１６ビットの積Ｍ
[0] 〜Ｍ[15]が求められる。

【００２９】図２０は第ｉ＋１部分積（０≦ｉ≦２）、
すなわち第１（最下位）、第２及び第３部分積の発生に
係る真理値表を、図２１は第４（最上位）部分積の発生
に係る真理値表をそれぞれ示している。ここに、“＊”
は乗算を、“Ｉ”はビット反転操作を、“<<１”は１ビ
ット左シフト操作（２倍操作）をそれぞれ意味するもの
とする。Ｙ[-1]は常に論理値“０”である。Ｐｉ[7:0]
、Ｐ３[7:6] 、Ｐ３[4:0] などの表記は、図９中の被
乗数Ｘ[7:0] と同様の簡略表記である。

【００３０】図２０によれば、例えば、Ｙ[3] ＝
“０”、Ｙ[2] ＝“０”、かつＹ[1] ＝“１”ならば、
発生すべき部分積は被乗数Ｘ[7:0] の１倍数である。こ
のとき、第２の部分積発生器１１１により、第２部分積
の符号ビットＳ１に被乗数の最上位ビットＸ[7] が設定
され（実際には、第２部分積の符号の反転ビットＩＳ１
に被乗数の最上位反転ビットＩＸ[7] が設定される）、
第２部分積データＰ１[7:0]に被乗数Ｘ[7:0] が設定さ
れ、第２部分積データの最下位ビットに加算されるべき
補数化ビットＢＣ１に論理値“０”が設定される。ま
た、Ｙ[3] ＝“１”、Ｙ[2] ＝“０”、かつＹ[1] ＝
“０”ならば、発生すべき部分積は被乗数Ｘ[7:0]の−
２倍数である。このとき、第２の部分積発生器１１１に
より、第２部分積の符号ビットＳ１に被乗数の最上位反
転ビットＩＸ[7] が設定され（実際には、第２部分積の
符号の反転ビットＩＳ１に被乗数の最上位ビットＸ[7]
が設定される）、第２部分積データＰ１[7:0] に被乗数
の下位６ビットデータＸ[6:0] の２倍数の反転データが
設定され、第２部分積データの最下位ビットに加算され
るべき補数化ビットＢＣ１に論理値“１”が設定され
る。なお、図２０中の“ＦＦ（１６進数表示）”は、８
個の論理値“１”のビットを表している。

【００３１】図２１によれば、例えば、Ｙ[7] ＝
“０”、Ｙ[6] ＝“０”、かつＹ[5] ＝“１”ならば、
発生すべき部分積は被乗数Ｘ[7:0] の１倍数である。こ
のとき、選択回路１０３は、被選択データＸＳ[4:0] に
被乗数の下位５ビットデータＸ[4:0] を設定する。第４
の部分積発生器１１３は、第４部分積の符号ビットＳ３
に被乗数の最上位ビットＸ[7] を設定し（実際には、第
４部分積の符号の反転ビットＩＳ３に被乗数の最上位反
転ビットＩＸ[7] が設定される）、第４部分積データＰ
３[7:0] に被乗数Ｘ[7:0] を設定する。第１の部分積発
生器１１０は、補数化ビットＳ３Ｃに論理値“０”を、
その反転ビットＩＳ３Ｃに論理値“１”をそれぞれ設定
する。第２の部分積発生器１１１は、補数化ビットＣ３
[1] ，Ｃ３[0]にそれぞれ論理値“０”を設定する。ま
た、Ｙ[7] ＝“１”、Ｙ[6] ＝“１”、かつＹ[5] ＝
“０”ならば、発生すべき部分積は被乗数Ｘ[7:0] の−
１倍数である。このとき、選択回路１０３は、被選択デ
ータＸＳ[4:0] に被乗数の下位５ビットの補数データＸ
Ｃ[4:0] を設定する。第４の部分積発生器１１３は、第
４部分積の符号ビットＳ３に被乗数の最上位反転ビット
ＩＸ[7] を設定し（実際には、第４部分積の符号の反転
ビットＩＳ３に被乗数の最上位ビットＸ[7] が設定され
る）、第４部分積データの上位３ビットＰ３[7:5] に被
乗数の上位反転３ビットＩＸ[7:5] を、第４部分積デー
タの下位５ビットＰ３[4:0] に補数データＸＣ[4:0] を
それぞれ設定する。第１の部分積発生器１１０は、補数
化ビットＳ３Ｃに論理値“０”を、その反転ビットＩＳ
３Ｃに論理値“１”をそれぞれ設定する。第２の部分積
発生器１１１は、補数化ビットＣ３[1] に論理値“０”
を、補数化ビットＣ３[0] に補数回路１０２の桁上げＸ
Ｃ[5] をそれぞれ設定する。なお、図２１中の“３（１
６進数表示）”は、２個の論理値“１”のビットを表し
ている。

【００３２】以上説明してきたとおり、図１の乗算装置
によれば、従来の乗算装置におけるビット位置Ｍ[6] へ
の最上位部分積補数化ビットＢＣ３の付加と同等の効果
を、被乗数の下位５ビットデータＸ[4:0] を２の補数化
することにより得られる補数データＸＣ[4:0] と桁上げ
ＸＣ[5] とを用いて、加算器１０４の第１〜第４入力の
中で達成することとしたので、加算器１０４の入力数が
低減される結果、加算の高速化が達成される。

【００３３】なお、演算Ｘ×Ｙ＋Ａのための演算装置
は、図１中の加算器１０４を５入力加算器に置き換え、
該５入力加算器へ加数Ａに応じた１６ビットデータを第
５入力として供給することによって実現できる。

【００３４】また、第１の被乗数（８ビット）をＸＡ、
第１の乗数（８ビット）をＹＡとした第１の積ＸＡ×Ｙ
Ａと、第２の被乗数（８ビット）をＸＢ、第２の乗数
（８ビット）をＹＢとした第２の積ＸＢ×ＹＢとの和、
すなわち積和ＸＡ×ＹＡ＋ＸＢ×ＹＢを算出するための
積和演算装置は、図１中の加算器１０４を除く構成要素
を二重に設け、かつ８つの部分積を加算するための多入
力加算器を追加することによって実現できる。

【００３５】図２２は、本発明に係る８ビット・４入力
の積和演算装置の他の構成例を示している。図２２の積
和演算装置は、第１の乗数エンコーダ１０１ａと、第２
の乗数エンコーダ１０１ｂと、補数回路１０２ａと、選
択回路１０３ａと、第１〜第３の部分積発生器１１０ａ
〜１１２ａと、第４の部分積発生器２１３と、第５〜第
８の部分積発生器３１０〜３１３と、多入力加算器３０
４とで構成される。

【００３６】第１の乗数エンコーダ１０１ａは、２次の
ブースのアルゴリズムに従って第１の乗数ＹＡをコード
化するものである。第２の乗数エンコーダ１０１ｂは、
２次のブースのアルゴリズムに従って第２の乗数ＹＢを
コード化するものである。第１及び第２の乗数エンコー
ダ１０１ａ，１０１ｂの各々の内部構成は、図１の乗数
エンコーダ１０１と同様である。

【００３７】補数回路１０２ａは、第１の被乗数ＸＡの
下位５ビットデータをビット反転して１を加算すること
によって２の補数化し、５ビットの補数データ（ＩＸＡ
＋１）と、桁上げとを出力するものである。

【００３８】選択回路１０３ａは、第１の乗数エンコー
ダ１０１ａのコード化出力の最上位部分の中の部分積補
数化ビット、すなわち第１の最上位部分積補数化ビット
に応じて、第１の被乗数ＸＡの下位５ビットデータと、
補数回路１０２ａの出力する５ビットの補数データとの
いずれか一方を選択するものである。

【００３９】第１〜第４の部分積発生器１１０ａ〜１１
２ａ，２１３は、第１の積ＸＡ×ＹＡに係る部分積を生
成するものであって、それぞれ第１部分積データＰ０
と、第２部分積データＰ１と、第３部分積データＰ２
と、第４部分積データＰ３とを生成する。第５〜第８の
部分積発生器３１０〜３１３は、第２の積ＸＢ×ＹＢに
係る部分積を生成するものであって、それぞれ第５部分
積データＰ４と、第６部分積データＰ５と、第７部分積
データＰ６と、第８部分積データＰ７とを生成する。こ
のうち、第１〜第３の部分積発生器１１０ａ〜１１２ａ
の各々の内部構成は、図１の第１〜第３の部分積発生器
１１０〜１１２と同様である。第４の部分積発生器２１
３は、第１の乗数エンコーダ１０１ａのコード化出力の
最上位部分と、第１の被乗数ＸＡの上位３ビットとを用
いて第４部分積データＰ３のうちの上位３ビットを生成
し、第１の乗数エンコーダ１０１ａのコード化出力の最
上位部分と、選択回路１０３ａの出力データとを用いて
第４部分積データＰ３のうちの下位５ビットを生成し、
第２の乗数エンコーダ１０１ｂのコード化出力の最上位
部分の中の部分積補数化ビット、すなわち第２の最上位
部分積補数化ビットを第４部分積データＰ３の下位ビッ
ト位置に付加し、かつ第４部分積の符号の反転ビット
と、論理値“１”のビットとを第４部分積データＰ３の
上位ビット位置に付加するものである。第４の部分積発
生器２１３の内部構成は、図１の第４の部分積発生器１
１３とほぼ同様である。

【００４０】第５の部分積発生器３１０は、第２の乗数
エンコーダ１０１ｂのコード化出力の第１の部分（最下
位部分）と、第２の被乗数ＸＢとを用いて第５部分積デ
ータＰ４を生成し、第５部分積データＰ４の最下位ビッ
トに加算されるべき補数化ビットを第６部分積データＰ
５の下位ビット位置に付加し、かつ第５部分積の符号ビ
ットと、その反転ビットとを第５部分積データＰ４の上
位ビット位置に付加する。第６の部分積発生器３１１
は、第２の乗数エンコーダ１０１ｂのコード化出力の第
２の部分と、第２の被乗数ＸＢとを用いて第６部分積デ
ータＰ５を生成し、第６部分積データＰ５の最下位ビッ
トに加算されるべき補数化ビットを第７部分積データＰ
６の下位ビット位置に付加し、かつ第６部分積の符号の
反転ビットと、論理値“１”のビットとを第６部分積デ
ータＰ５の上位ビット位置に付加する。第７の部分積発
生器３１２は、第２の乗数エンコーダ１０１ｂのコード
化出力の第３の部分と、第２の被乗数ＸＢとを用いて第
７部分積データＰ６を生成し、第７部分積データＰ６の
最下位ビットに加算されるべき補数化ビットを第８部分
積データＰ７の下位ビット位置に付加し、かつ第７部分
積の符号の反転ビットと、論理値“１”のビットとを第
７部分積データＰ６の上位ビット位置に付加する。第８
の部分積発生器１１３は、第２の乗数エンコーダ１０１
ｂのコード化出力の第４の部分（最上位部分）と、第２
の被乗数ＸＢとを用いて第８部分積データＰ７を生成
し、第８部分積データＰ７の最下位ビットに加算される
べき補数化ビット、すなわち前記第２の最上位部分積補
数化ビットを第８部分積データＰ７の下位ビット位置に
付加し、かつ第８部分積の符号の反転ビットと、論理値
“１”のビットとを第８部分積データＰ７の上位ビット
位置に付加する。第５〜第８の部分積発生器３１０〜３
１３は、前記７種類の単位部分積発生器ＰＰＧ１〜ＰＰ
Ｇ７のうちの第１及び第２の単位部分積発生器ＰＰＧ
１，ＰＰＧ２の組み合わせで構成される。

【００４１】多入力加算器３０４は、第１〜第８の部分
積発生器１１０ａ〜１１２ａ，２１３，３１０〜３１３
の出力の加算を行い、２の補数形式の積和ＸＡ×ＹＡ＋
ＸＢ×ＹＢを出力するための加算器であって、ワレス
（Ｗａｌｌａｃｅ）のトリー回路と、桁上げ伝搬加算器
（ＣＰＡ）とで構成される。

【００４２】図２３は、図２２の積和演算装置における
第１の積ＸＡ×ＹＡに係る部分積の発生方法を示してい
る。図２３に示された加算器３０４の第１〜第４入力
は、図１９に示された加算器１０４の第１〜第４入力と
同様である。ただし、加算器３０４の第４入力では、第
４部分積データの最下位ビットＰ３[0] と、第３部分積
データの最下位ビットに加算されるべき補数化ビットＢ
Ｃ２との間に、第２の最上位部分積補数化ビットＢＣ７
が挿入される。

【００４３】図２４は、図２２の積和演算装置における
第２の積ＸＢ×ＹＢに係る部分積の発生方法を示してい
る。加算器３０４の第５入力は、第５部分積データＰ４
[0]〜Ｐ４[7] と、第５部分積の符号ビットＳ４と、そ
の反転ビットＩＳ４とで構成される。加算器３０４の第
６入力は、第６部分積データＰ５[0] 〜Ｐ５[7] と、第
６部分積の符号の反転ビットＩＳ５と、論理値“１”の
ビットと、第５部分積データの最下位ビットに加算され
るべき補数化ビットＢＣ４とで構成される。加算器３０
４の第７入力は、第７部分積データＰ６[0] 〜Ｐ６[7]
と、第７部分積の符号の反転ビットＩＳ６と、論理値
“１”のビットと、第６部分積データの最下位ビットに
加算されるべき補数化ビットＢＣ５とで構成される。加
算器３０４の第８入力は、第８部分積データＰ７[0] 〜
Ｐ７[7] と、第８部分積の符号の反転ビットＩＳ７と、
論理値“１”のビットと、第７部分積データの最下位ビ
ットに加算されるべき補数化ビットＢＣ６と、第２の最
上位部分積補数化ビットＢＣ７とで構成される。加算器
３０４の第８入力において、第２の最上位部分積補数化
ビットＢＣ７は、第８部分積データの最下位ビットＰ７
[0] と、第７部分積データの最下位ビットに加算される
べき補数化ビットＢＣ６との間に挿入される。そして、
上記第１〜第８入力を加算器３０４で加算することによ
り、２の補数形式の１６ビットの積和ＸＡ×ＹＡ＋ＸＢ
×ＹＢが求められる。

【００４４】図２２の積和演算装置は、図２０の真理値
表に従って第１〜第３部分積を、図２１の真理値表に従
って第４部分積を、図２０の真理値表に従って第５〜第
８部分積を生成するものである。しかも、第８部分積デ
ータの最下位ビットＰ７[0]に加算されるべき補数化ビ
ット、すなわち第２の最上位部分積補数化ビットＢＣ７
を第８部分積データの最下位ビットＰ７[0] の１ビット
下位の位置に二重に付加することによって、該第２の最
上位部分積補数化ビットＢＣ７を第８部分積データの最
下位ビットＰ７[0] の位置に付加したのと同等の効果を
あげている。これにより、８入力の加算器３０４で高速
加算が達成される。

【００４５】以上、本発明に係る図１の乗算装置と、図
２２の積和演算装置との詳細を説明した。

【００４６】なお、図１の乗算装置では第４の部分積発
生器１１３と選択回路１０３とを別の回路ブロックとし
たが、第４の部分積発生器１１３の中の５個の単位部分
積発生器ＰＰＧ３の中に選択回路１０３の機能を持たせ
てもよい。図２２の積和演算装置の第４の部分発生器２
１３と選択回路１０３ａとについても同様である。

【００４７】また、図１の乗算装置の乗数エンコーダ１
０１では２次のブースのアルゴリズムを採用したが、こ
れに代えて、３次以上のブースのアルゴリズムや、その
他の乗数コード化アルゴリズムを採用してもよい。図２
２の積和演算装置の第１及び第２の乗数エンコーダ１０
１ａ，１０１ｂについても同様である。

【００４８】図１の乗算装置では、第４部分積データの
最下位ビットＰ３[0] （ビット位置Ｍ[6] ）に加算され
るべき補数化ビットに代わる補数化ビットＩＳ３Ｃを加
算器１０４の第１入力のビット位置Ｍ[11]（これは、ビ
ット位置Ｍ[6] に最も近い空きビット位置である）に付
加するように、補数回路１０２で８ビット被乗数の下位
５ビットデータＸ[4:0] を２の補数化することとした。
ただし、補数化ビットＩＳ３Ｃの付加ビット位置を変更
すれば、これに応じて補数回路１０２における被乗数の
補数化ビット数が変更され、かつ該補数回路１０２の桁
上げに基づく補数化ビットＣ３[0] ，Ｃ３[1] の付加ビ
ット位置が変更される。８ビット被乗数Ｘ[7:0] の全体
を２の補数化するようにしてもよい。被乗数Ｘ及び乗数
Ｙのビット数は任意に変更可能である。図２２の積和演
算装置でも、同様の変更が可能である。

【００４９】

【発明の効果】以上説明してきたとおり、本発明の乗算
装置によれば、最上位部分積データの最下位ビットと同
じビット位置への最上位部分積補数化ビットの付加と同
等の効果を、被乗数の下位ビットを２の補数化すること
により得られる補数データと桁上げとを用いて、各部分
積データの中で達成することとしたので、乗数のコード
化処理の際に生じる被乗数側の空き時間を有効利用し
て、部分積の加算のための加算器の入力数を低減するこ
とができる。

【００５０】また、本発明の積和演算装置によれば、第
１の積ＸＡ×ＹＡの算出に上記本発明の乗算装置を用い
たので、加算器の入力数が低減される。しかも、第２の
積ＸＢ×ＹＢに係る最上位部分積補数化ビットの二重付
加を採用したので、第２の積に係る加算器の入力数が低
減され、かつ第２の積を算出するための乗算装置の構成
が簡略化される。

【図面の簡単な説明】

【図１】本発明に係る乗算装置の構成例を示す概略ブロ
ック図である。

【図２】図１中の乗数エンコーダの内部構成を示すブロ
ック図である。

【図３】図１中の補数回路及び選択回路の詳細を示すブ
ロック図である。

【図４】（ａ）及び（ｂ）は、図１中の第１の部分積発
生器の内部構成を示すブロック図である。

【図５】（ａ）及び（ｂ）は、図１中の第２の部分積発
生器の内部構成を示すブロック図である。

【図６】（ａ）及び（ｂ）は、図１中の第３の部分積発
生器の内部構成を示すブロック図である。

【図７】（ａ）及び（ｂ）は、図１中の第４の部分積発
生器の内部構成を示すブロック図である。

【図８】図２中の各ブースエンコーダの内部構成を示す
回路図である。

【図９】図８のブースエンコーダの真理値表を示す図で
ある。

【図１０】図３中の補数回路の内部構成を示す回路図で
ある。

【図１１】図３中の選択回路の内部構成を示す回路図で
ある。

【図１２】第１の単位部分積発生器の内部構成を示す回
路図である。

【図１３】第２の単位部分積発生器の内部構成を示す回
路図である。

【図１４】第３の単位部分積発生器の内部構成を示す回
路図である。

【図１５】第４の単位部分積発生器の内部構成を示す回
路図である。

【図１６】第５の単位部分積発生器の内部構成を示す回
路図である。

【図１７】第６の単位部分積発生器の内部構成を示す回
路図である。

【図１８】第７の単位部分積発生器の内部構成を示す回
路図である。

【図１９】図１の乗算装置における部分積発生方法を示
す図である。

【図２０】図１の乗算装置の第１、第２及び第３部分積
の発生に係る真理値表を示す図である。

【図２１】図１の乗算装置の第４部分積の発生に係る真
理値表を示す図である。

【図２２】本発明に係る積和演算装置の構成例を示す概
略ブロック図である。

【図２３】図２２の積和演算装置における第１の積に係
る部分積の発生方法を示す図である。

【図２４】図２２の積和演算装置における第２の積に係
る部分積の発生方法を示す図である。

【図２５】従来の乗算装置における部分積発生方法を示
す図である。

【符号の説明】

１０１，１０１ａ，１０１ｂ 乗数エンコーダ １０２，１０２ａ 補数回路（ＣＯＭＰ） １０３，１０３ａ 選択回路（ＳＥＬ） １０４，３０４ 多入力加算器 １１０〜１１３ 部分積発生器 １１０ａ〜１１２ａ，２１３ 部分積発生器 ３１０〜３１３ 部分積発生器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 乗数をコード化するための乗数エンコー
   ダと、 被乗数の下位ビットをビット反転して１を加算すること
   により２の補数化し、補数データと桁上げとを出力する
   ための補数回路と、 前記乗数エンコーダのコード化出力と、前記被乗数と、
   前記補数回路の出力する補数データ及び桁上げとを用い
   て複数の部分積を生成するための部分積発生手段と、 前記部分積発生手段で生成された複数の部分積を加算す
   るための加算器とを備えたことを特徴とする乗算装置。
2. 【請求項２】 請求項１記載の乗算装置において、 前記部分積発生手段は、 前記乗数エンコーダのコード化出力の最上位部分の中の
   部分積補数化ビットに応じて、前記被乗数の下位ビット
   と、前記補数回路の出力する補数データとのいずれか一
   方を選択するための選択回路と、 前記乗数エンコーダのコード化出力の一部と、前記被乗
   数とを用いて第１型の部分積データを生成し、該第１型
   の部分積データを含んだ部分積を前記加算器へ供給する
   ための第１型の部分積発生器と、 前記乗数エンコーダのコード化出力の他の一部と、前記
   被乗数とを用いて第２型の部分積データを生成し、かつ
   前記補数回路の出力する桁上げを前記第２型の部分積デ
   ータの上位ビット位置に付加し、該桁上げが付加された
   第２型の部分積データを含んだ部分積を前記加算器へ供
   給するための第２型の部分積発生器と、 前記乗数エンコーダのコード化出力の最上位部分と、前
   記被乗数の上位ビットとを用いて第３型の部分積データ
   のうちの上位ビットを、前記乗数エンコーダのコード化
   出力の最上位部分と、前記選択回路の出力データとを用
   いて前記第３型の部分積データのうちの下位ビットをそ
   れぞれ生成し、該第３型の部分積データを含んだ部分積
   を前記加算器へ供給するための第３型の部分積発生器と
   を備えたことを特徴とする乗算装置。
3. 【請求項３】 第１の被乗数をＸＡ、第１の乗数をＹＡ
   とした第１の積ＸＡ×ＹＡと、第２の被乗数をＸＢ、第
   ２の乗数をＹＢとした第２の積ＸＢ×ＹＢとの和を算出
   するための積和演算装置であって、 前記第１の乗数ＹＡをコード化するための第１の乗数エ
   ンコーダと、 前記第２の乗数ＹＢをコード化するための第２の乗数エ
   ンコーダと、 前記第１の被乗数ＸＡの下位ビットをビット反転して１
   を加算することにより２の補数化し、補数データと桁上
   げとを出力するための補数回路と、 前記第１の乗数エンコーダのコード化出力と、前記第２
   の乗数エンコーダのコード化出力と、前記第１の被乗数
   ＸＡと、前記補数回路の出力する補数データ及び桁上げ
   とを用いて複数の部分積を生成するための第１の部分積
   発生手段と、 前記第２の乗数エンコーダのコード化出力と、前記第２
   の被乗数ＸＢとを用いて複数の部分積を生成するための
   第２の部分積発生手段と、 前記第１の部分積発生手段で生成された複数の部分積
   と、前記第２の部分積発生手段で生成された複数の部分
   積とを加算するための加算器とを備えたことを特徴とす
   る積和演算装置。
4. 【請求項４】 請求項３記載の積和演算装置において、 前記第１の部分積発生手段は、 前記第１の乗数エンコーダのコード化出力の最上位部分
   の中の部分積補数化ビットに応じて、前記第１の被乗数
   ＸＡの下位ビットと、前記補数回路の出力する補数デー
   タとのいずれか一方を選択するための選択回路と、 前記第１の乗数エンコーダのコード化出力の一部と、前
   記第１の被乗数ＸＡとを用いて第１型の部分積データを
   生成し、該第１型の部分積データを含んだ部分積を前記
   加算器へ供給するための第１型の部分積発生器と、 前記第１の乗数エンコーダのコード化出力の他の一部
   と、前記第１の被乗数ＸＡとを用いて第２型の部分積デ
   ータを生成し、かつ前記補数回路の出力する桁上げを前
   記第２型の部分積データの上位ビット位置に付加し、該
   桁上げが付加された第２型の部分積データを含んだ部分
   積を前記加算器へ供給するための第２型の部分積発生器
   と、 前記第１の乗数エンコーダのコード化出力の最上位部分
   と、前記第１の被乗数ＸＡの上位ビットとを用いて第３
   型の部分積データの上位ビットを、前記第１の乗数エン
   コーダのコード化出力の最上位部分と、前記選択回路の
   出力データとを用いて前記第３型の部分積データの下位
   ビットをそれぞれ生成し、かつ前記第２の乗数エンコー
   ダのコード化出力の最上位部分の中の部分積補数化ビッ
   トを前記第３型の部分積データの下位ビット位置に付加
   し、該部分積補数化ビットが付加された第３型の部分積
   データを含んだ部分積を前記加算器へ供給するための第
   ３型の部分積発生器とを備え、 前記第２の部分積発生手段は、 前記第２の乗数エンコーダのコード化出力の一部と、前
   記第２の被乗数ＸＢとを用いて第４型の部分積データを
   生成し、該第４型の部分積データを含んだ部分積を前記
   加算器へ供給するための第４型の部分積発生器と、 前記第２の乗数エンコーダのコード化出力の最上位部分
   と、前記第２の被乗数ＸＢとを用いて第５型の部分積デ
   ータを生成し、かつ前記第２の乗数エンコーダのコード
   化出力の最上位部分の中の部分積補数化ビットを前記第
   ５型の部分積データの下位ビット位置に付加し、該部分
   積補数化ビットが付加された第５型の部分積データを含
   んだ部分積を前記加算器へ供給するための第５型の部分
   積発生器とを備えたことを特徴とする乗算装置。