JP2007234925A - ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents
ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 Download PDFInfo
- Publication number
- JP2007234925A JP2007234925A JP2006055868A JP2006055868A JP2007234925A JP 2007234925 A JP2007234925 A JP 2007234925A JP 2006055868 A JP2006055868 A JP 2006055868A JP 2006055868 A JP2006055868 A JP 2006055868A JP 2007234925 A JP2007234925 A JP 2007234925A
- Authority
- JP
- Japan
- Prior art keywords
- type
- silicon carbide
- layer
- conductivity type
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 86
- 230000005669 field effect Effects 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims abstract description 28
- 230000008021 deposition Effects 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 20
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 239000000470 constituent Substances 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 119
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 13
- 230000000903 blocking effect Effects 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- -1 aluminum ions Chemical class 0.000 description 2
- 239000002772 conduction electron Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/035—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon carbide [SiC] technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】低濃度ｐ型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧のＳｉＣ縦型ＭＯＳＦＥＴの内蔵ダイオードの発生損失を低減する構造を提供する。
【解決手段】本発明のＳｉＣ縦型ＭＯＳＦＥＴは、低濃度ｐ型堆積膜内にチャネル領域とイオン注入によってｎ型に打ち返したベース領域を備えたＳｉＣ縦型ＭＯＳＦＥＴを構成する要素セルの少なくとも一部に内蔵ショットキーダイオード領域を具備したセルを配する。この内蔵ショットキーダイオード領域は、高濃度ゲート層に設けられた第２の欠如部、その上に形成された低濃度ｐ型堆積層を貫通して前記第２の欠如部のｎ型ドリフト層に達する第２のｎ型ベース層が表面からのｎ型不純物のイオン注入によってｐ型堆積層をｎ型に反転（打ち返し）して形成され、該第２のｎ型ベース層の表面露出部分にショットキーバリアをなして接続されるソース電極から構成された低オン抵抗のショットキーダイオードを内蔵する。
【選択図】図１
【解決手段】本発明のＳｉＣ縦型ＭＯＳＦＥＴは、低濃度ｐ型堆積膜内にチャネル領域とイオン注入によってｎ型に打ち返したベース領域を備えたＳｉＣ縦型ＭＯＳＦＥＴを構成する要素セルの少なくとも一部に内蔵ショットキーダイオード領域を具備したセルを配する。この内蔵ショットキーダイオード領域は、高濃度ゲート層に設けられた第２の欠如部、その上に形成された低濃度ｐ型堆積層を貫通して前記第２の欠如部のｎ型ドリフト層に達する第２のｎ型ベース層が表面からのｎ型不純物のイオン注入によってｐ型堆積層をｎ型に反転（打ち返し）して形成され、該第２のｎ型ベース層の表面露出部分にショットキーバリアをなして接続されるソース電極から構成された低オン抵抗のショットキーダイオードを内蔵する。
【選択図】図１
Description
本発明は、炭化珪素を素材とする低オン抵抗、高電圧の縦型ＭＯＳＦＥＴのショットキーダイオードを内蔵した炭化ケイ素ＭＯＳ電界効果トランジスタおよびその製造方法に関する。
炭化硅素（ＳｉＣ）単結晶は、硅素（Ｓｉ）単結晶と比較して、バンドギャップが広い、絶縁破壊強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。従って、ＳｉＣを出発材料として用いることにより、Ｓｉの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またＳｉＣにはＳｉと同様に熱酸化によって絶縁層を形成できるという特徴がある。これらのことから、ＳｉＣ単結晶を素材料とした高耐圧で低オン抵抗の縦型ＭＯＳＦＥＴが実現できると考えられ、数多くの研究開発が行われている。
素材料としてＳｉＣを用いた場合、Ｓｉで一般に適用されている2重拡散法による縦型ＭＯＳＦＥＴの作製ができない。それは不純物元素の拡散係数がＳｉＣ結晶内では極めて小さいためｐおよびｎ型不純物の横方向拡散長の差によってチャネル領域を形成できないからである。そのため、ＳｉのＤ−ＭＯＳＦＥＴと類似の縦型ＭＯＳＦＥＴはｐおよびｎ型不純物のイオン注入によって作製される。しかし、この方法では、イオン注入によって誘起された多数の結晶欠陥がチャネル領域に残留し、チャネル内に誘起される伝導電子を散乱するので電子移動度が低下する。２重イオン注入法で作製されたSiC縦型ＭＯＳＦＥＴはチャネル移動度が５cm2/Vs以下とＳｉのＤ−ＭＯＳＦＥＴの約５００cm2/Vsに比して極めて小さくなる。その結果、オン抵抗が理論値よりも遥かに高いという問題を抱えている。
この問題を解決する手段として、チャネル領域をイオン注入ではなく堆積膜によって形成した構造が提案されている。その代表的な例が、特許文献１に開示されている。図８はその単位セルの断面図である。この構造では、高濃度n型ＳｉＣ基板１上に低濃度ｎ型ＳｉＣドリフト層２が堆積され、該ｎ型ドリフト層２の表面にイオン注入によって第１の欠如部２１を有する高濃度ｐ型ＳｉＣゲート層３が形成され、さらにその上に低濃度ｐ型ＳｉＣ層５が堆積されている。この低濃度ｐ型層５の表面部分にはイオン注入によって選択的にｎ型ソース層４が、ゲート酸化膜７を介してゲート電極１０が、さらに層間絶縁膜１１を介してソース電極９がそれぞれ形成され、チャネル領域５１がゲート酸化膜１０直下の低濃度ｐ型堆積層５内に形成される。そして，該低濃度ｐ型堆積層５を貫通して前記第１の欠如部２１のｎ型ドリフト層２に達するｎ型ベース層６１が表面からのｎ型不純物のイオン注入によってｐ型堆積層をｎ型に反転（打ち返し）した領域を選択的に形成されているのが特徴である（以下、このｎ型ベース層６１を「打ち返し層」と呼ぶ）。この構造では，チャネル領域５１がイオン注入されていない低濃度ｐ型堆積層内に形成されるので伝導電子の高い移動度を得ることができ、オン抵抗の小さな縦型ＭＯＳＦＥＴを作製することができる。また、電圧阻止状態では高濃度ｐ型ゲート層３から低濃度ｎ型ドリフト層２に横方向に広がる空乏層によって縦チャネル部分２１が低い電圧で完全にピンチオフされるので、チャネル領域５１付近のゲート酸化膜などへの電界の漏れを防ぎ、ソース・ドレイン耐電圧を高くできるという特徴がある。
この従来構造のＭＯＳＦＥＴおいて、ソース電極９、該ソース電極と低抵抗接続する低濃度ｐ型堆積層５の部分５２、その厚さ方向に投影される高濃度ｐ型ゲート層３，ｎ型ドリフト層２、高濃度ｎ型基板１，およびドレイン電極８で構成される領域は該ＭＯＳＦＥＴに内蔵されるダイオード領域となる。
かかるＭＯＳＦＥＴが電動機などの誘導性負荷のインバータ装置に使われるとき、負荷に蓄積されたエネルギーによって生じる還流電流が前記の内蔵ダイオード領域を通電する。動作モードによっては該ダイオードに通電される電流の大きさはＭＯＳＦＥＴと同等でかつ、通電責務も全体の５０％を超える場合もある。そのため、変換効率の高いインバータ装置に使われるＭＯＳＦＥＴは内蔵ダイオード領域での通電損失が可能な限り小さくなければならない。
しかしながら、図８で開示したＳｉＣを素材とした従来のＭＯＳＦＥＴでは、内蔵ダイオード領域の順電圧降下が増大するという問題がある。すなわち、バンドギャップの広いＳｉＣのｐｎ接合ダイオードが順方向に通電するためには、２．５Ｖ〜３．０Ｖ以上の堰層電圧を超える順バイアスを必要とし、その結果、順電圧降下がＳｉを素材とするＭＯＳＦＥＴに比べて著しく大きくなる。
国際公開２００４−０３６６５５
チャネル領域を低濃度のp型堆積膜により形成する構造のＳｉＣ縦型ＭＯＳＦＥＴは、チャネル移動度の改善によってオン抵抗の低い低損失なＭＯＳＦＥＴとして提案されている。しかし、従来提案されているかかる構造のＳｉＣ縦型ＭＯＳＦＥＴに内蔵されているダイオード領域はｐｎ接合ダイオード構造であるため、そこに電流が流れたときの順電圧降下が大きい。そのため、これを電力変換装置の還流ダイオードとして使用するとデバイス全体の電力損失が増大し、オン抵抗が小さく低損失であるＳｉＣ縦型ＭＯＳＦＥＴの特徴が損なわれるという問題があった。
これらの問題に鑑み本発明の目的は、低濃度ｐ型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧のＳｉＣ縦型ＭＯＳＦＥＴの内蔵ダイオードの発生損失を低減する構造を提供することである。
本発明の他の目的は、低濃度p型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧ＳｉＣ縦型ＭＯＳＦＥＴの内蔵ダイオードを低順電圧降下のショットキーダイオードとする構造を提供するものである。
本発明の他の目的は、低順電圧降下のショットキーダイオードを内蔵した低濃度p型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧ＳｉＣ縦型ＭＯＳＦＥＴの製作方法を提供することである。
上記課題解決のため本発明は、低濃度ｐ型堆積層内に形成した低濃度のチャネル領域を有するＳｉＣ縦型ＭＯＳＦＥＴを構成する要素セルの少なくとも一部に内蔵ショットキーダイオード領域を具備したセルを配したＭＯＳＦＥＴであって、該内蔵ショットキーダイオード領域は、高濃度ゲート層に設けられた第２の欠如部、その上に形成された低濃度ｐ型堆積層を貫通して前記第２の欠如部のｎ型ドリフト層に達する第２のｎ型ベース層が表面からのｎ型不純物のイオン注入によってｐ型堆積層をｎ型に反転（打ち返し）して形成され、該第２のｎ型ベース層の表面露出部分にショットキーバリアをなして接続されるソース電極から構成されることを特徴とする。
前記構造のＳｉＣ縦型ＭＯＳＦＥＴの，前記第２のｎ型ベース層と前記ソース電極の間にソース電極と材料を異にするショットキーバリア金属を介在したことを特徴とする。
前記構造のＳｉＣ縦型ＭＯＳＦＥＴの，前記第２のｎ型ベース層の表面部分に該ｎ型ベース層と同じ導電型の高濃度層を具備したことを特徴とする。
前記構造のＳｉＣ縦型ＭＯＳＦＥＴの，前記内蔵ショットキーダイオード領域の前記高濃度ゲート層の前記第２の欠如部の幅が、前記した高濃度ゲート層の第１の欠如部の幅と大略同じであることを特徴とする。
前記構造のＳｉＣ縦型ＭＯＳＦＥＴのセルを構成要素の一部としたことを特徴とする。
前記構造のＳｉＣ縦型ＭＯＳＦＥＴの，前記内蔵ショットキーダイオード領域からなるセルを構成要素の一部としたことを特徴とする。
このようなＳｉＣ縦型ＭＯＳＦＥＴを作製する方法として、ｎ型ドリフト層上に前記第１および第２の欠如部を有する高濃度ｐ型層を部分的に形成する工程と、該高濃度ｐ型層上ならびに前記第１及び第２の欠如部において露出しているn型ドリフト層上に低濃度ｐ型堆積膜を形成する工程と、さらに、該部分欠如部の厚さ方向に投影された付近とその周辺の領域において前記低濃度ｐ型堆積膜を貫通して前記ｎ型ドリフト層に達する選択的なやや高濃度のｎ型不純物イオン注入を行い、前記低濃度ｐ型堆積膜の部分をｎ型に反転（打ち返し）して第１及び第２のｎ型ベース領域を形成する工程を有することを特徴とした製造方法を特徴とする。
以上記述したように本発明によれば、以下のような効果を奏する。
請求項１ないし請求項４に記載の発明では、低濃度p型堆積層内に形成した低濃度のチャネル領域を有し、イオン注入によりｎ型に打ち返したＭＯＳＦＥＴ領域の第1のベース領域とともに同じくイオン注入によってｎ型に打ち返した第２のベース領域を形成し、そこに内蔵ショットキーダイオード領域を配すことによって、低オン抵抗のショットキーダイオードを内蔵したＳｉＣ縦型ＭＯＳＦＥＴの実現が可能となった。
請求項１ないし請求項４に記載の発明では、低濃度p型堆積層内に形成した低濃度のチャネル領域を有し、イオン注入によりｎ型に打ち返したＭＯＳＦＥＴ領域の第1のベース領域とともに同じくイオン注入によってｎ型に打ち返した第２のベース領域を形成し、そこに内蔵ショットキーダイオード領域を配すことによって、低オン抵抗のショットキーダイオードを内蔵したＳｉＣ縦型ＭＯＳＦＥＴの実現が可能となった。
請求項５に記載の発明では、高濃度ゲート層の欠如部におけるピンチオフ効果によって高電圧化することができた。
請求項６、７に記載の発明では、内蔵するショットキーダイオードのオン抵抗を一層低減できた。
請求項９，１０に記載の発明では、高耐圧且つ低オン抵抗のショットキーダイオード内蔵型のＳｉＣ縦型ＭＯＳＦＥＴを容易に製作することができる。
請求項６、７に記載の発明では、内蔵するショットキーダイオードのオン抵抗を一層低減できた。
請求項９，１０に記載の発明では、高耐圧且つ低オン抵抗のショットキーダイオード内蔵型のＳｉＣ縦型ＭＯＳＦＥＴを容易に製作することができる。
請求項８，１１に記載の発明では、半導体素子内の内蔵ダイオードの占有面積を自在に調整できるので、応用される回路用途に適した素子性能が実現できた。
請求項１２に記載の記載の発明では、オン時の抵抗が小さく、かつ高い耐電圧のSiC縦型ＭＯＳＦＥＴが実現できた。
請求項１２に記載の記載の発明では、オン時の抵抗が小さく、かつ高い耐電圧のSiC縦型ＭＯＳＦＥＴが実現できた。
以下の本発明について具体的実施形態を示しながら詳細に説明する。
[実施形態１]
図１は本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。この構造では、5x1018 cm-3の窒素がドーピングされた厚さ約300μmのｎ型ＳｉＣ基板１上に、5x1015 cm-3の窒素がドーピングされた厚さ15μmのｎ型ドリフト層２が堆積されている。その表面から深さ0.5μmに渡って２x1018 cm-3のアルミニウムがドーピングされたｐ型層３が形成され、該ｐ型層３には幅約2μmの第１の欠如部２１が該セルの中央部に、および１／２幅約1.0μmの第２の欠如部２２が該セルの両サイドに設けられる。該ｐ型層３の表面ならびに該第１、第２欠如部２１，２２のｎ型ドリフト層２の表面には5x1015cm-3のアルミニウムがドーピングされた厚さ0.5μmの低濃度ｐ型堆積層 ５が堆積されている。このｐ型堆積層５の表面部分には選択的に約1x1020cm-3のリンがドーピングされたｎ型ソース層４が形成されている。また、前記第１欠如部２１および前記第２欠如部２２の厚さ方向に投影された付近のｐ型堆積層５の部分には表面からの窒素のイオン注入によって1x1016cm-3以上にドーピングされｐ型堆積層５をｎ型に反転（打ち返し）して深さ約0.7μmの第１のｎ型ベース領域６１，および第２のｎ型ベース領域６２がそれぞれｐ型堆積層５を貫通してｎ型ドリフト層２に達する深さにまで形成されている。該第１のｎ型ベース領域６１と前記ｎ型ソース層４の中間部分のｐ型堆積層５の表面層にチャネル領域５１が形成される。チャネル領域５１上，第１のｎ型ベース領域６１およびｎ型ソース層４の表面上の部分にはゲート絶縁膜７を介して厚さ約０．５μmの多結晶シリコンのゲート電極１０が設けられ、ゲート電極１０上には層間絶縁膜９を介してn型ソース層４の表面部分およびｐ型堆積層５の部分に低抵抗接続された厚さ約１μmのアルミニウムのソース電極９が形成される。また、該ソース電極９は、前記第２のｎ型ベース層６２との間にショットキーバリア障壁を構成している。高濃度ｎ型基板１の裏面には厚さ約1μmのニッケル金属のドレイン電極８が低抵抗接続されている。
[実施形態１]
図１は本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。この構造では、5x1018 cm-3の窒素がドーピングされた厚さ約300μmのｎ型ＳｉＣ基板１上に、5x1015 cm-3の窒素がドーピングされた厚さ15μmのｎ型ドリフト層２が堆積されている。その表面から深さ0.5μmに渡って２x1018 cm-3のアルミニウムがドーピングされたｐ型層３が形成され、該ｐ型層３には幅約2μmの第１の欠如部２１が該セルの中央部に、および１／２幅約1.0μmの第２の欠如部２２が該セルの両サイドに設けられる。該ｐ型層３の表面ならびに該第１、第２欠如部２１，２２のｎ型ドリフト層２の表面には5x1015cm-3のアルミニウムがドーピングされた厚さ0.5μmの低濃度ｐ型堆積層 ５が堆積されている。このｐ型堆積層５の表面部分には選択的に約1x1020cm-3のリンがドーピングされたｎ型ソース層４が形成されている。また、前記第１欠如部２１および前記第２欠如部２２の厚さ方向に投影された付近のｐ型堆積層５の部分には表面からの窒素のイオン注入によって1x1016cm-3以上にドーピングされｐ型堆積層５をｎ型に反転（打ち返し）して深さ約0.7μmの第１のｎ型ベース領域６１，および第２のｎ型ベース領域６２がそれぞれｐ型堆積層５を貫通してｎ型ドリフト層２に達する深さにまで形成されている。該第１のｎ型ベース領域６１と前記ｎ型ソース層４の中間部分のｐ型堆積層５の表面層にチャネル領域５１が形成される。チャネル領域５１上，第１のｎ型ベース領域６１およびｎ型ソース層４の表面上の部分にはゲート絶縁膜７を介して厚さ約０．５μmの多結晶シリコンのゲート電極１０が設けられ、ゲート電極１０上には層間絶縁膜９を介してn型ソース層４の表面部分およびｐ型堆積層５の部分に低抵抗接続された厚さ約１μmのアルミニウムのソース電極９が形成される。また、該ソース電極９は、前記第２のｎ型ベース層６２との間にショットキーバリア障壁を構成している。高濃度ｎ型基板１の裏面には厚さ約1μmのニッケル金属のドレイン電極８が低抵抗接続されている。
本実施形態において、内蔵ダイオード領域は、ドレイン電極８、高濃度ｎ型ＳｉＣ基板１，低濃度ｎ型ドリフト層２，第２の欠如部２２，第２のｎ型ベース領域６２、およびソース電極９とから構成され、かつ、該ソース電極が第２のｎ型ベース層６２との間にショットキーバリア接合をなしているので、ショットキーダイオード領域となる。
このＳｉＣ縦型ＭＯＳＦＥＴのＭＯＳＦＥＴ領域の基本的なスイッチング動作は一般のＳｉ縦型ＭＯＳＦＥＴと同様である。即ち、オン状態では、ゲート電極１０にしきい値電圧以上のゲート電圧が印加されると、ｐ型層５の表面に電子が誘起されチャネル領域５１が形成される。これによってn型ソース層４とｎ型ドリフト層２が、チャネル領域５１、第１のｎ型ベース領域６１および第１の部分欠如部２１を通る電子の通電路によって繋がり、ドレイン電極８からソース電極９へ電流が流れる。この構造では、チャネル領域５１が5x1015 cm-3の低濃度のｐ型堆積膜５内に形成されるので、堆積した部分の膜の結晶品質が十分高く、数10 cm2/Vsの高いチャネル移動度が得られ、オン抵抗を低減することができた。
また、オフ状態では、ドレイン・ソース電極間の印加電圧は高濃度のｐ型層３とｎ型ドリフト層２との間に構成されるｐｎ接合によって阻止されるが、ｐ型層３の第１の部分欠如部２１が両側の該ｐｎ接合からのびる空乏層によって完全にピンチオフされるまではn型ベース領域６１，ｐ型層３、ｎ型ソース層４、ゲート酸化膜７およびゲート電極１０からなる横方向のＭＯＳＦＥＴ部分で電圧を阻止する。ｐ型層３の部分欠如部２１の幅が約2μmであり、ｎ型ドリフト層２のドーピング濃度が5x1015 cm-3なのでピンチオフ電圧は３０〜５０Ｖとなり、横方向のＭＯＳＦＥＴ部分はかかる低い電圧に十分耐えることができる。本実施形態ではソース・ドレイン間は１５００Ｖの阻止電圧を得ることができた。
また、ドレイン電極８に対して正電位の電圧がソース電極９に印加されると前記した内蔵ダイオード領域に電流が流れるモードになる。このとき、ソース電極１０とドレイン電極８の間にはｐｎ接合が介在せず、電流はソース電極９と前記第２のｎ型ベース層６２との間に形成されたショットキーバリア障壁を通って流れる。該ショットキーバリア障壁を電子が通過するのに必要な堰層電圧は１．５Ｖ以下であり、２．５Ｖ〜３．０Ｖの高い堰層電圧が必要であるｐｎ接合を通して流れる従来構造に比べてダイオード通電時の電圧降下が減少し、ダイオード通電時の損失を小さくできる。また、電流担体が電子のみとなり、ｎドリフト層２の内部には通電による少数キャリア（正孔）の蓄積がなく、ＭＯＳＦＥＴの高速動作を妨げることもない。
また、ドレイン電極８に対して負電位の電圧がソース電極９に印加されて隣接のＭＯＳＦＥＴがオフ状態であるときは内蔵ダイオード領域も電圧阻止状態でなければならない。ドレイン・ソース電極間の印加電圧は、ｎ型ベース領域６２とソース電極９との間に形成されたショットキーバリア障壁と高濃度のｐ型層３とｎ型ドリフト層２との間に構成されるｐｎ接合とによって阻止されるが、ｐ型層３の第２の部分欠如部２２が両側の該ｐｎ接合からのびる空乏層によって完全にピンチオフされるまではショットキーバリア障壁が電圧を阻止する。したがって、内蔵ショットキーダイオードの阻止電圧は、一体化されたＭＯＳＦＥＴ領域のソース・ドレイン間の阻止電圧と同じであり、本実施形態では１５００Ｖの高電圧を保持することができた。この時、ｐ型層３の第２の部分欠如部２２の幅が前記第１の部分欠如部２１とほぼ同じ約2μmであれば、ピンチオフ電圧は３０〜５０Ｖとなり、該ショットキーバリア障壁はかかる低い電圧に十分耐えることができる。
図２の(a)ないし(f)、および図３の(g)ないし(j)は、本発明第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの製造工程を示す図である。それぞれ単位セルの断面図を示す。まず高濃度n型基板１上に5x1015 cm-3の窒素をドーピングした低濃度n型ドリフト層２を15μmの厚さに堆積する(a)。次いで高濃度ｐ型層３を形成するために、マスク１３を使用したｐ型不純物イオン注入３aを行う(b)。マスク１３は、表面上に減圧ＣＶＤ法により堆積した厚さ約1μm のＳｉＯ２膜をフォトリソグラフィによりパターン加工して形成した。ｐ型不純物イオン注入３aはアルミニウムイオンを基板温度500 ℃、加速エネルギー40 keV〜250 keV、注入量2x1018 cm-3として実施した。マスクを除去した後、5x1015 cm-3のアルミニウムがドープされたＳｉＣ低濃度ｐ型堆積層５を0.5 μmの厚さに堆積する(c)。その後、第1及び第2のｎ型ベース領域６１及び６２を形成するために、マスク１６を使用したn型不純物イオン注入６aを行う(ｄ)。n型不純物イオン注入６aは、窒素イオンを室温にて加速エネルギー40 keV〜250 keV、注入量1x1016 cm-3として実施した。ｐ型堆積層５をｎ型に反転（打ち返し）して第１のｎ型ベース領域６１，および第２のｎ型ベース領域６２がそれぞれｐ型堆積層５を貫通してｎ型ドリフト層２に達する深さにまで形成される。その後、マスク１６を除去した後、n型ソース層４を形成するためにマスク１４を使用したn型不純物イオン注入４aを行う(e)。n型不純物イオン注入６aは燐イオンを基板温度500 ℃、加速エネルギー40 keV〜120 keV、注入量2x1020 cm-3にして実施した。マスク１４を除去した後、アルゴン雰囲気中にて1500℃で30分間にわたる活性化アニールを行う(f)。これによってp型層３、ｎ型ベース領域６１及び６２、ならびにn型ソース層４が形成される。次いで、 1200℃、140分の熱酸化をして厚さ40 nmのゲート絶縁膜７を形成し、その上に減圧ＣＶＤ法によって厚さ0.3μmの多結晶シリコン膜１０aを堆積する(g)。次いで、フォトリソグラフィによりパターン加工してゲート電極１０を形成する(h)。さらに、減圧ＣＶＤ法により表面上に0.5 μmの層間絶縁膜１１を堆積する(i)。その層間絶縁膜１１に窓を開け、n型ソース層４とｐ型層５のそれぞれの表面に低抵抗オーミック接続され、かつ、第２のｎ型ベース領域６２の表面にショットキーバリア障壁を形成するソース電極９を形成する(j)。最後に、高濃度ｎ型基板１の表面にドレイン電極８（図示せず）を低抵抗接続してデバイスを完成する。
上記した製造方法によれば、隣接するＭＯＳＦＥＴ領域の製作工程にあらたな工程を付加することなく、ショットキーダイオードを内蔵した低オン抵抗、高電圧のＳｉＣ縦型ＭＯＳＦＥＴを製作することができる。
[実施形態２]
図４は本発明第２の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。図１で示した第1の実施形態の単位セルの各部を指す番号と同じ番号は同じ部位を指す。このＳｉＣ縦型ＭＯＳＦＥＴの図１の実施形態１と相違するところは、少なくとも前記した第２のｎ型ベース領域の表面にソース電極９と材質を異にするショットキー金属１２が接合され、該金属１２が前記ソース電極９と低抵抗接続されている点である。
図４は本発明第２の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。図１で示した第1の実施形態の単位セルの各部を指す番号と同じ番号は同じ部位を指す。このＳｉＣ縦型ＭＯＳＦＥＴの図１の実施形態１と相違するところは、少なくとも前記した第２のｎ型ベース領域の表面にソース電極９と材質を異にするショットキー金属１２が接合され、該金属１２が前記ソース電極９と低抵抗接続されている点である。
ショットキー金属として、たとえばチタニウム（Ｔｉ）もしくはニッケル（Ｎｉ）などのショットキー障壁高さの比較的低い金属を用いることにより、堰層電圧を１．０Ｖ以下にすることができるので、電流通電時の電圧降下が一層低減され、素子損失を小さくできる。
[実施形態３]
図５は本発明第３の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの断面図である。図中前記した図１と同じ番号の部位は同じ部分を指し、前記第２のｎ型ベース領域６２の表面部分に高濃度のｎ型層６３が追加されている点を除けば基本的な構造は実施形態１の図１と同じである。該高濃度のn型層６３は、前記の第２のｎ型ベース領域６２を窒素イオンの注入によって形成したあと、同じ注入マスクを用いて同じく窒素イオンの注入を40KeV〜120keVのエネルギーで深さ約0.2μm,注入量約3x1017 cm-3で形成された層である。この層を具備することによって、ソース電極９と該ｎ型層６３と間のショットキーバリアの障壁高さが減少してショットキーダイオードの堰層電圧が一層小さくなり、その結果、ダイオード通電時の損失を小さくできる。この場合、半導体層の高濃度化によって阻止状態の漏れ電流が増大し、ショットキー接合の阻止電圧が低下することが通例である。しかし、本実施形態では、実施形態１で述べた通り、ドレイン・ソース電極間の印加電圧は該ショットキーバリア接合と高濃度のｐ型層３とｎ型ドリフト層２との間に構成されるｐｎ接合とによって阻止される。ｐ型層３の第２の部分欠如部２２が両側の該ｐｎ接合からのびる空乏層によって完全にピンチオフされることによって、ショットキー接合に印加される電界強度が低く制限され、その結果、ショットキー接合での漏れ電流が低減される。さらに、ｐ型層３の第２の部分欠如部２２の幅が前記第１の部分欠如部２１とほぼ同じ約2μmであれば、ピンチオフに要する電圧は３０〜５０Ｖとなり、該ショットキーバリア障壁はかかる低い電圧に十分耐えれば良い。そのため、高濃度ｎ型層６３が付加されても阻止電圧が低下することはない。
図５は本発明第３の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの断面図である。図中前記した図１と同じ番号の部位は同じ部分を指し、前記第２のｎ型ベース領域６２の表面部分に高濃度のｎ型層６３が追加されている点を除けば基本的な構造は実施形態１の図１と同じである。該高濃度のn型層６３は、前記の第２のｎ型ベース領域６２を窒素イオンの注入によって形成したあと、同じ注入マスクを用いて同じく窒素イオンの注入を40KeV〜120keVのエネルギーで深さ約0.2μm,注入量約3x1017 cm-3で形成された層である。この層を具備することによって、ソース電極９と該ｎ型層６３と間のショットキーバリアの障壁高さが減少してショットキーダイオードの堰層電圧が一層小さくなり、その結果、ダイオード通電時の損失を小さくできる。この場合、半導体層の高濃度化によって阻止状態の漏れ電流が増大し、ショットキー接合の阻止電圧が低下することが通例である。しかし、本実施形態では、実施形態１で述べた通り、ドレイン・ソース電極間の印加電圧は該ショットキーバリア接合と高濃度のｐ型層３とｎ型ドリフト層２との間に構成されるｐｎ接合とによって阻止される。ｐ型層３の第２の部分欠如部２２が両側の該ｐｎ接合からのびる空乏層によって完全にピンチオフされることによって、ショットキー接合に印加される電界強度が低く制限され、その結果、ショットキー接合での漏れ電流が低減される。さらに、ｐ型層３の第２の部分欠如部２２の幅が前記第１の部分欠如部２１とほぼ同じ約2μmであれば、ピンチオフに要する電圧は３０〜５０Ｖとなり、該ショットキーバリア障壁はかかる低い電圧に十分耐えれば良い。そのため、高濃度ｎ型層６３が付加されても阻止電圧が低下することはない。
[実施形態４]
図６は本発明第４の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの一部の断面図である。図中前記した図１及び図２と同じ番号の部位は同部分を指す。図６の実施形態は２つのセルを並列に配置したものである。すなわち、右半分１００は図１に示した本発明の第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルと同じであり、左半分６００は図８に示した本発明の先願となる従来構造のＳｉＣ縦型ＭＯＳＦＥＴの単位セルである。一般的に、高電力を扱う縦型パワーＭＯＳＦＥＴでは、その主動作領域内にほぼ同じ構造の単位セルを同一の半導体基板上に多数並列配列することで大電流を扱う素子としている。これに対して、本実施形態では、ほぼ同じ製造工程で作成できる構造の異なる２つのセルを並べている。第1の実施形態で示した基本セル１００は、ショットキーダイオード領域が付加された分だけ従来構造の基本セル６００に比してサイズが大きい。そのため、基本セル１００の単位セルのみを素子内に配列した場合、縦型ＭＯＳＦＥＴ領域の占める面積割合が減少し、ＭＯＳＦＥＴのオン抵抗が増加するという問題がある。本実施形態はこの問題を解消したものである。したがって、本実施形態では、必ずしも２つの基本セルが併置されたペアセルを基本単位としたものではなく、ほぼ同じ製作工程によって作成される他構造のセルの中に必要な数だけショットキーダイオードを含んだセルを配することである。かかる構成によって、ＭＯＳＦＥＴ領域のオン抵抗が著しく増大するのを防止できる。
図６は本発明第４の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの一部の断面図である。図中前記した図１及び図２と同じ番号の部位は同部分を指す。図６の実施形態は２つのセルを並列に配置したものである。すなわち、右半分１００は図１に示した本発明の第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルと同じであり、左半分６００は図８に示した本発明の先願となる従来構造のＳｉＣ縦型ＭＯＳＦＥＴの単位セルである。一般的に、高電力を扱う縦型パワーＭＯＳＦＥＴでは、その主動作領域内にほぼ同じ構造の単位セルを同一の半導体基板上に多数並列配列することで大電流を扱う素子としている。これに対して、本実施形態では、ほぼ同じ製造工程で作成できる構造の異なる２つのセルを並べている。第1の実施形態で示した基本セル１００は、ショットキーダイオード領域が付加された分だけ従来構造の基本セル６００に比してサイズが大きい。そのため、基本セル１００の単位セルのみを素子内に配列した場合、縦型ＭＯＳＦＥＴ領域の占める面積割合が減少し、ＭＯＳＦＥＴのオン抵抗が増加するという問題がある。本実施形態はこの問題を解消したものである。したがって、本実施形態では、必ずしも２つの基本セルが併置されたペアセルを基本単位としたものではなく、ほぼ同じ製作工程によって作成される他構造のセルの中に必要な数だけショットキーダイオードを含んだセルを配することである。かかる構成によって、ＭＯＳＦＥＴ領域のオン抵抗が著しく増大するのを防止できる。
[実施形態５]
図７は本発明第５の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの一部の断面図である。図中前記した図１及び図２と同じ番号の部位は同部分を指す。図７の実施形態は３つのセルを並列に配置したものである。すなわち、左側のセル１００は、図８に示した本発明の先願となる従来構造のＳｉＣ縦型ＭＯＳＦＥＴと同じ（図８を1／2セルだけずらして描いてある）単位セルであり、他の２つのセル７００は同じ構造のもので、図１に示した本発明の第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの内蔵ショットキーダイオード領域だけから構成されたダイオード基本セルである。素子中に配列される単位セルが必ずしも縦型ＭＯＳＦＥＴ領域とダイオード領域から構成される必要はない。本実施形態では、縦型ＭＯＳＦＥＴのセルとダイオードセルを並列配置する。必ずしも３つのセルは併置された図７の構成を基本単位とする必要がなく、ほぼ同じ製作工程によって作成されるＭＯＳＦＥＴセルの配列の中に必要な数だけショットキーダイオードセルを配することである。かかる構成にすれば、素子中に占めるショットキーダイオード領域ならびにＭＯＳＦＥＴ領域を自在に選択できる点で優れている。この場合でも、第１の欠如部２１と第２の欠如部２２の間隔をほぼ等しくするとよい。
図７は本発明第５の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの一部の断面図である。図中前記した図１及び図２と同じ番号の部位は同部分を指す。図７の実施形態は３つのセルを並列に配置したものである。すなわち、左側のセル１００は、図８に示した本発明の先願となる従来構造のＳｉＣ縦型ＭＯＳＦＥＴと同じ（図８を1／2セルだけずらして描いてある）単位セルであり、他の２つのセル７００は同じ構造のもので、図１に示した本発明の第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの内蔵ショットキーダイオード領域だけから構成されたダイオード基本セルである。素子中に配列される単位セルが必ずしも縦型ＭＯＳＦＥＴ領域とダイオード領域から構成される必要はない。本実施形態では、縦型ＭＯＳＦＥＴのセルとダイオードセルを並列配置する。必ずしも３つのセルは併置された図７の構成を基本単位とする必要がなく、ほぼ同じ製作工程によって作成されるＭＯＳＦＥＴセルの配列の中に必要な数だけショットキーダイオードセルを配することである。かかる構成にすれば、素子中に占めるショットキーダイオード領域ならびにＭＯＳＦＥＴ領域を自在に選択できる点で優れている。この場合でも、第１の欠如部２１と第２の欠如部２２の間隔をほぼ等しくするとよい。
上記した本発明の実施形態に示したＳｉＣ縦型ＭＯＳＦＥＴでは、ＳｉＣ結晶基板１の結晶面の方位について規定はしていないが、通常広く適用されている｛０００１｝面（シリコン面と呼ばれる）基板や｛１１２０｝面基板、あるいは｛０００１｝面（カーボン面と呼ばれる）基板、およびこれらの面にわずかのオフ角を付けた面に平行な表面を持つ基板のいずれにも適用できるものであるが、｛０００１｝面（カーボン面）基板およびこの面にわずかのオフ角を付けた面に平行な表面基板を適用すると、電圧阻止接合付近の破壊電界強度が高く、かつチャネル領域内の電子移動度が高い性質があり、高電圧、低オン抵抗の縦型ＭＯＳＦＥＴを得るのにもっとも優れている。
以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。
以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。
１． 高濃度ｎ型基板
２． 低濃度ｎ型堆積膜（ドリフト層）
３． 高濃度ｐ型ウエル層
３a. ｐ型不純物注入イオン
４． 高濃度ｎ型ソース層
４a. ｎ型不純物注入イオン
５． 低濃度ｐ型堆積膜
６a. ｐ型不純物注入イオン
７． ゲート絶縁膜
８． ドレイン電極
９． ソース電極
１０． ゲート電極
１１． 層間絶縁膜
１２．ショットキーバリア金属
１３．イオン注入マスク
１４．イオン注入マスク
１６．イオン注入マスク
２０．堆積膜界面
２１．高濃度ｐ型層の第１欠如部
２２．高濃度ｐ型層の第２欠如部
５１. チャネル領域
５２．ｐ型ウエル領域
６１．第１ｎベース層（打返し層）
６２．第２ｎベース層（打返し層）
６３．高濃度ｎ型層
２． 低濃度ｎ型堆積膜（ドリフト層）
３． 高濃度ｐ型ウエル層
３a. ｐ型不純物注入イオン
４． 高濃度ｎ型ソース層
４a. ｎ型不純物注入イオン
５． 低濃度ｐ型堆積膜
６a. ｐ型不純物注入イオン
７． ゲート絶縁膜
８． ドレイン電極
９． ソース電極
１０． ゲート電極
１１． 層間絶縁膜
１２．ショットキーバリア金属
１３．イオン注入マスク
１４．イオン注入マスク
１６．イオン注入マスク
２０．堆積膜界面
２１．高濃度ｐ型層の第１欠如部
２２．高濃度ｐ型層の第２欠如部
５１. チャネル領域
５２．ｐ型ウエル領域
６１．第１ｎベース層（打返し層）
６２．第２ｎベース層（打返し層）
６３．高濃度ｎ型層
Claims (12)
- 低濃度ｐ型堆積層内に形成した低濃度のチャネル領域を有するＳｉＣ縦型ＭＯＳＦＥＴにおいて、
構成要素セルの少なくとも一部に内蔵ショットキーダイオード領域を具備し、
該内蔵ショットキーダイオード領域は、高濃度ゲート層に設けられた欠如部と、その上に形成された低濃度ｐ型堆積層を貫通して前記欠如部のｎ型ドリフト層に達するｎ型ベース層が表面からのｎ型不純物のイオン注入によってｐ型堆積層をｎ型に反転して形成され、該ｎ型ベース層の表面露出部分にショットキーバリアをなして接続されるソース電極とから構成されることを特徴とする炭化ケイ素ＭＯＳ電界効果トランジスタ。 - 第１伝導型炭化ケイ素基板(1)上に第１伝導型炭化ケイ素からなる第１の堆積膜(2)が形成されており、その上に第２伝導型炭化ケイ素からなる第２の堆積膜(5)が形成されており、該第２の堆積膜内には選択的に第１伝導型の第1のベース領域(61)と第1伝導型の第２のベース領域(62)と第２伝導型のゲート領域(51)が形成されており、少なくとも該第２伝導型のゲート領域の表面上にはゲート絶縁膜(7)を介してゲート電極(10)が設けられており、
前記第２伝導型のゲート領域(51)内には選択的に第１伝導型の高濃度ソース領域(4)が形成されており、
前記第１伝導型炭化ケイ素基板(1)の表面にドレイン電極(8)が低抵抗接続され、
前記第１の堆積膜(2)と前記第２の堆積膜(5)の間には第２伝導型の高濃度ゲート層(3)が介在し、
該第２伝導型の高濃度ゲート層は前記第１伝導型の第1のベース領域(61)と第２のベース領域(62)が投影される領域においてそれぞれ第1の部分欠如部(21)と第２の部分欠如部(22)とを有し、
該第1の部分欠如部(21)と第２の部分欠如部(22)において前記第２の堆積膜(5)が前記第1の堆積膜(2)に直接接し、
前記高濃度ソース領域(5)ならびに前記高濃度ゲート層(51)の表面に低抵抗接続され、かつ、前記第1伝導型の第２のベース領域(62)の表面にショットキー障壁を形成するソース電極(9)が接続されたことを特徴とする単位セル(100)を構成要素とした炭化ケイ素ＭＯＳ電界効果トランジスタ。 - 請求項２に記載の炭化ケイ素ＭＯＳ電界効果トランジスタにおいて、前記第２の堆積膜(5)内に選択的に形成された前記第２伝導型のゲート領域(51)の前記ゲート絶縁膜(7)と接する部分の第２伝導型不純物濃度が1ｘ1016cm-3以下であることを特徴とした炭化ケイ素ＭＯＳ電界効果トランジスタ。
- 請求項２に記載の炭化ケイ素ＭＯＳ電界効果トランジスタにおいて、前記第２伝導型層の高濃度のゲート層(3)を前記第１の堆積膜(2)内に形成したことを特徴とする炭化ケイ素ＭＯＳ電界効果トランジスタ。
- 請求項２に記載の炭化ケイ素ＭＯＳ電界効果トランジスタにおいて、前記第２伝導型層の高濃度のゲート層(3)の前記第1の部分欠如部(21)の幅と前記第２の部分欠如部(22)の幅がほぼ等しいことを特徴とする炭化ケイ素ＭＯＳ電界効果トランジスタ。
- 請求項２ないし請求項５のいずれかに記載の炭化ケイ素ＭＯＳ電界効果トランジスタにおいて、前記第1伝導型の第２のベース領域(62)と前記ソース電極(9)との間にショットキー金属(12)が介在し、該ショットキー金属が前記第２のベース領域(62)とショットキー障壁を形成し、その表面において前記ソース電極(9)に低抵抗接触したことを特徴とした炭化ケイ素ＭＯＳ電界効果トランジスタ。
- 請求項２ないし請求項６のいずれかに記載の炭化ケイ素ＭＯＳ電界効果トランジスタにおいて、前記第２の堆積膜(5)内の前記第２の部分欠如部(22)が投影される領域で前記第１伝導型の第２のベース領域(62)内の表面部分に、第１伝導型の高濃度層(63)が具備されたことを特徴とした炭化ケイ素ＭＯＳ電界効果トランジスタ。
- 請求項２ないし請求項７のいずれかに記載された炭化ケイ素ＭＯＳ電界効果トランジスタを、構成要素の少なくとも1部とした炭化ケイ素ＭＯＳ電界効果トランジスタ。
- 請求項２ないし請求項８に記載の炭化ケイ素ＭＯＳ電界効果トランジスタの製造方法として、前記第１の堆積膜(2)上に部分的に前記第２伝導型の高濃度ゲート層(3)を形成する工程と、該第２伝導型の高濃度ゲート層(3)上、ならびに前記第1および第２の部分欠如部(21)および(22)において露出している前記第１の堆積膜(2)上に第１伝導型の前記第２の堆積膜(3)を形成する工程と、該第２の堆積膜(3)の前記第1および第２の部分欠如部が投影される領域の表面から前記第２の堆積膜(3)に達する選択的な第１伝導型不純物イオン注入を行い、前記第１伝導型の第1および第２のベース領域(61)および(62)を形成する工程を有することを特徴とした炭化ケイ素ＭＯＳ電界効果トランジスタの製造方法。
- 請求項９に記載の製造方法において、前記第2伝導型の高濃度ゲート層(3)を前記第１の堆積膜(2)の表面に選択的に高濃度の第２伝導型不純物イオン注入により形成し，その上に第２の堆積膜(5)を形成する工程を有することを特徴とした炭化ケイ素ＭＯＳ電界効果トランジスタの製造方法。
- 第１伝導型炭化ケイ素基板(1)上に第１伝導型炭化ケイ素からなる第１の堆積膜(2)が形成されており、その上に第２伝導型炭化ケイ素からなる第２の堆積膜(5)が形成されており、該第２の堆積膜内には選択的に第1伝導型のベース領域(62)が形成されており、
前記第１伝導型炭化ケイ素基板(1)の表面にドレイン電極(8)が低抵抗接続され、
前記第１の堆積膜(2)と前記第２の堆積膜(5)の間には第２伝導型の高濃度ゲート層(3)が介在し、
該第２伝導型の高濃度ゲート層は前記第１伝導型のベース領域(62)が投影される領域において部分欠如部(22)を有し、
該部分欠如部(22)において前記第２の堆積膜(5)が前記第1の堆積膜(2)に直接接し、
前記高濃度ゲート層(51)の表面に低抵抗接続され、かつ、前記第1伝導型のベース領域(62)の表面にショットキー障壁を形成するソース電極(9)が接続されたことを特徴とする単位セル(700)を構成要素に含む炭化ケイ素ＭＯＳ電界効果トランジスタ。 - 請求項１１に記載の炭化ケイ素ＭＯＳ電界効果トランジスタにおいて、前記第１伝導型炭化ケイ素基板(1)の表面の結晶学的面指標が｛０００１｝（カーボン面）面に対して略平行な面であることを特徴とした炭化ケイ素ＭＯＳ電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006055868A JP4900662B2 (ja) | 2006-03-02 | 2006-03-02 | ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 |
| PCT/JP2006/326072 WO2007099688A1 (ja) | 2006-03-02 | 2006-12-27 | ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 |
| US12/281,391 US8003991B2 (en) | 2006-03-02 | 2006-12-27 | Silicon carbide MOS field effect transistor with built-in Schottky diode and method for fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006055868A JP4900662B2 (ja) | 2006-03-02 | 2006-03-02 | ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007234925A true JP2007234925A (ja) | 2007-09-13 |
| JP4900662B2 JP4900662B2 (ja) | 2012-03-21 |
Family
ID=38458812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006055868A Expired - Fee Related JP4900662B2 (ja) | 2006-03-02 | 2006-03-02 | ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8003991B2 (ja) |
| JP (1) | JP4900662B2 (ja) |
| WO (1) | WO2007099688A1 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033550A1 (ja) * | 2009-09-15 | 2011-03-24 | 株式会社 東芝 | 半導体装置 |
| WO2013161449A1 (ja) * | 2012-04-27 | 2013-10-31 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2013232560A (ja) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 炭化珪素半導体装置の製造方法 |
| WO2014038110A1 (ja) * | 2012-09-06 | 2014-03-13 | 三菱電機株式会社 | 半導体装置 |
| JP2014187112A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2014162969A1 (ja) * | 2013-04-03 | 2014-10-09 | 三菱電機株式会社 | 半導体装置 |
| JP2015115373A (ja) * | 2013-12-09 | 2015-06-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2015162577A (ja) * | 2014-02-27 | 2015-09-07 | 住友電気工業株式会社 | ワイドバンドギャップ半導体装置およびその製造方法 |
| JP2016534581A (ja) * | 2013-09-20 | 2016-11-04 | モノリス セミコンダクター インコーポレイテッド | 高電圧ｍｏｓｆｅｔデバイスおよび該デバイスを製造する方法 |
| JP2017152732A (ja) * | 2017-05-01 | 2017-08-31 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2017168561A (ja) * | 2016-03-15 | 2017-09-21 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP2017168674A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP2017216297A (ja) * | 2016-05-30 | 2017-12-07 | 株式会社東芝 | 半導体装置 |
| JP2018107168A (ja) * | 2016-12-22 | 2018-07-05 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2019033144A (ja) * | 2017-08-07 | 2019-02-28 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いたオルタネータ |
| DE112021007820T5 (de) | 2021-06-14 | 2024-03-28 | Mitsubishi Electric Corporation | Siliciumcarbid-halbleitereinrichtung und stromrichtereinrichtung, die die siliciumcarbid-halbleitereinrichtung verwendet |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5071763B2 (ja) * | 2006-10-16 | 2012-11-14 | 独立行政法人産業技術総合研究所 | 炭化ケイ素半導体装置およびその製造方法 |
| US8039920B1 (en) * | 2010-11-17 | 2011-10-18 | Intel Corporation | Methods for forming planarized hermetic barrier layers and structures formed thereby |
| JP5858934B2 (ja) | 2011-02-02 | 2016-02-10 | ローム株式会社 | 半導体パワーデバイスおよびその製造方法 |
| CN104303311B (zh) * | 2012-03-30 | 2017-10-13 | 富士电机株式会社 | 纵型高耐压半导体装置及纵型高耐压半导体装置的制造方法 |
| JP5818099B2 (ja) * | 2012-04-27 | 2015-11-18 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
| US9331197B2 (en) | 2013-08-08 | 2016-05-03 | Cree, Inc. | Vertical power transistor device |
| US10600903B2 (en) | 2013-09-20 | 2020-03-24 | Cree, Inc. | Semiconductor device including a power transistor device and bypass diode |
| US9991376B2 (en) | 2013-09-20 | 2018-06-05 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| US10868169B2 (en) * | 2013-09-20 | 2020-12-15 | Cree, Inc. | Monolithically integrated vertical power transistor and bypass diode |
| US9318597B2 (en) | 2013-09-20 | 2016-04-19 | Cree, Inc. | Layout configurations for integrating schottky contacts into a power transistor device |
| JP6052481B2 (ja) * | 2014-12-25 | 2016-12-27 | 富士電機株式会社 | 半導体装置 |
| US9583482B2 (en) | 2015-02-11 | 2017-02-28 | Monolith Semiconductor Inc. | High voltage semiconductor devices and methods of making the devices |
| US10475920B2 (en) * | 2015-04-22 | 2019-11-12 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor device manufacturing method |
| JP6965499B2 (ja) * | 2016-03-16 | 2021-11-10 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP6799515B2 (ja) | 2017-09-20 | 2020-12-16 | 株式会社東芝 | 半導体装置 |
| US11355627B2 (en) * | 2017-12-19 | 2022-06-07 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and power converter |
| JP6862381B2 (ja) * | 2018-03-02 | 2021-04-21 | 株式会社東芝 | 半導体装置 |
| CN109065540A (zh) * | 2018-08-06 | 2018-12-21 | 中国科学院半导体研究所 | 一种集成SBD的SiC UMOSFET的结构及制备方法 |
| FR3086101B1 (fr) * | 2018-09-17 | 2022-07-08 | Ion Beam Services | Dispositif d'amelioration de la mobilite des porteurs dans un canal de mosfet sur carbure de silicium |
| WO2020110285A1 (ja) | 2018-11-30 | 2020-06-04 | 三菱電機株式会社 | 半導体装置 |
| US11417762B2 (en) * | 2019-06-26 | 2022-08-16 | Skyworks Solutions, Inc. | Switch with integrated Schottky barrier contact |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294804A (ja) * | 1999-04-07 | 2000-10-20 | Fuji Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| JP2001185507A (ja) * | 1999-12-24 | 2001-07-06 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
| JP2002203967A (ja) * | 2000-10-23 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 半導体素子 |
| WO2004036655A1 (ja) * | 2002-10-18 | 2004-04-29 | National Institute Of Advanced Industrial Science And Technology | 炭化ケイ素半導体装置及びその製造方法 |
| JP2005101551A (ja) * | 2003-08-29 | 2005-04-14 | Fuji Electric Holdings Co Ltd | 半導体装置とその製造方法およびその半導体装置を用いた双方向スイッチ素子 |
| JP2005183563A (ja) * | 2003-12-18 | 2005-07-07 | Nissan Motor Co Ltd | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3617824A (en) * | 1965-07-12 | 1971-11-02 | Nippon Electric Co | Mos device with a metal-silicide gate |
| JP3139223B2 (ja) | 1992-11-26 | 2001-02-26 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP3291441B2 (ja) | 1996-10-31 | 2002-06-10 | 三洋電機株式会社 | Ｄｃ−ｄｃコンバータ装置 |
| JP2005079339A (ja) * | 2003-08-29 | 2005-03-24 | National Institute Of Advanced Industrial & Technology | 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器 |
| US7118970B2 (en) * | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| JP2006318678A (ja) * | 2005-05-10 | 2006-11-24 | Aisin Seiki Co Ltd | 燃料電池システムおよび燃料電池システムの運転方法 |
-
2006
- 2006-03-02 JP JP2006055868A patent/JP4900662B2/ja not_active Expired - Fee Related
- 2006-12-27 US US12/281,391 patent/US8003991B2/en active Active
- 2006-12-27 WO PCT/JP2006/326072 patent/WO2007099688A1/ja active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294804A (ja) * | 1999-04-07 | 2000-10-20 | Fuji Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| JP2001185507A (ja) * | 1999-12-24 | 2001-07-06 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
| JP2002203967A (ja) * | 2000-10-23 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 半導体素子 |
| WO2004036655A1 (ja) * | 2002-10-18 | 2004-04-29 | National Institute Of Advanced Industrial Science And Technology | 炭化ケイ素半導体装置及びその製造方法 |
| JP2005101551A (ja) * | 2003-08-29 | 2005-04-14 | Fuji Electric Holdings Co Ltd | 半導体装置とその製造方法およびその半導体装置を用いた双方向スイッチ素子 |
| JP2005183563A (ja) * | 2003-12-18 | 2005-07-07 | Nissan Motor Co Ltd | 半導体装置 |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2011033550A1 (ja) * | 2009-09-15 | 2013-02-07 | 株式会社東芝 | 半導体装置 |
| US8835934B2 (en) | 2009-09-15 | 2014-09-16 | Kabushiki Kaishia Toshiba | Semiconductor device |
| WO2011033550A1 (ja) * | 2009-09-15 | 2011-03-24 | 株式会社 東芝 | 半導体装置 |
| US9041173B2 (en) | 2009-09-15 | 2015-05-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP5739813B2 (ja) * | 2009-09-15 | 2015-06-24 | 株式会社東芝 | 半導体装置 |
| WO2013161449A1 (ja) * | 2012-04-27 | 2013-10-31 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2013232564A (ja) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 半導体装置および半導体装置の製造方法 |
| JP2013232560A (ja) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 炭化珪素半導体装置の製造方法 |
| US9419133B2 (en) | 2012-04-27 | 2016-08-16 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method of semiconductor device |
| US9214458B2 (en) | 2012-09-06 | 2015-12-15 | Mitsubishi Electric Corporation | Semiconductor device |
| WO2014038110A1 (ja) * | 2012-09-06 | 2014-03-13 | 三菱電機株式会社 | 半導体装置 |
| DE112013004362B4 (de) | 2012-09-06 | 2018-06-21 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| JP2014187112A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| US9577086B2 (en) | 2013-04-03 | 2017-02-21 | Mitsubishi Electric Corporation | Semiconductor device |
| WO2014162969A1 (ja) * | 2013-04-03 | 2014-10-09 | 三菱電機株式会社 | 半導体装置 |
| JP5992094B2 (ja) * | 2013-04-03 | 2016-09-14 | 三菱電機株式会社 | 半導体装置 |
| JP2016534581A (ja) * | 2013-09-20 | 2016-11-04 | モノリス セミコンダクター インコーポレイテッド | 高電圧ｍｏｓｆｅｔデバイスおよび該デバイスを製造する方法 |
| JP2015115373A (ja) * | 2013-12-09 | 2015-06-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2015162577A (ja) * | 2014-02-27 | 2015-09-07 | 住友電気工業株式会社 | ワイドバンドギャップ半導体装置およびその製造方法 |
| JP2017168561A (ja) * | 2016-03-15 | 2017-09-21 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP2017168674A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP2017216297A (ja) * | 2016-05-30 | 2017-12-07 | 株式会社東芝 | 半導体装置 |
| JP2018107168A (ja) * | 2016-12-22 | 2018-07-05 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6996082B2 (ja) | 2016-12-22 | 2022-01-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2017152732A (ja) * | 2017-05-01 | 2017-08-31 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2019033144A (ja) * | 2017-08-07 | 2019-02-28 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いたオルタネータ |
| US11049965B2 (en) | 2017-08-07 | 2021-06-29 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and alternator using the same |
| DE112021007820T5 (de) | 2021-06-14 | 2024-03-28 | Mitsubishi Electric Corporation | Siliciumcarbid-halbleitereinrichtung und stromrichtereinrichtung, die die siliciumcarbid-halbleitereinrichtung verwendet |
Also Published As
| Publication number | Publication date |
|---|---|
| US8003991B2 (en) | 2011-08-23 |
| JP4900662B2 (ja) | 2012-03-21 |
| WO2007099688A1 (ja) | 2007-09-07 |
| US20090173949A1 (en) | 2009-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4900662B2 (ja) | ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| JP5992094B2 (ja) | 半導体装置 | |
| US10217858B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP5528424B2 (ja) | 炭化珪素半導体装置 | |
| JP5739813B2 (ja) | 半導体装置 | |
| JP5565461B2 (ja) | 半導体装置 | |
| US8916881B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| WO2016052261A1 (ja) | 半導体装置 | |
| JP6641488B2 (ja) | 半導体装置 | |
| JP2018107168A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4751308B2 (ja) | 横型接合型電界効果トランジスタ | |
| WO2017047286A1 (ja) | 半導体装置 | |
| JP6010773B2 (ja) | 半導体素子及びその製造方法 | |
| CN105474403B (zh) | 高耐压半导体装置及其制造方法 | |
| JP4039376B2 (ja) | 半導体装置 | |
| JP2018022852A (ja) | 半導体装置およびその製造方法 | |
| JP3975992B2 (ja) | 半導体装置及びその製造方法 | |
| JP6648852B1 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006332199A (ja) | ＳｉＣ半導体装置 | |
| JP2003347548A (ja) | 炭化珪素半導体装置 | |
| JP3541832B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| WO2019077878A1 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP2021150451A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4900662 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |