JP3139223B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3139223B2 JP3139223B2 JP05149940A JP14994093A JP3139223B2 JP 3139223 B2 JP3139223 B2 JP 3139223B2 JP 05149940 A JP05149940 A JP 05149940A JP 14994093 A JP14994093 A JP 14994093A JP 3139223 B2 JP3139223 B2 JP 3139223B2
- Authority
- JP
- Japan
- Prior art keywords
- switching
- control
- semiconductor device
- semiconductor element
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源、イ
ンバータ方式蛍光灯、モーター制御用インバータ等のス
イッチング方式によって交流を直流に変換したり、周波
数の変換を行う半導体装置に関し、特に、パワーの主ス
イッチング半導体素子とこれを導通・遮断制御する制御
用半導体集積回路とを有する半導体装置及びその製造方
法に関する。
ンバータ方式蛍光灯、モーター制御用インバータ等のス
イッチング方式によって交流を直流に変換したり、周波
数の変換を行う半導体装置に関し、特に、パワーの主ス
イッチング半導体素子とこれを導通・遮断制御する制御
用半導体集積回路とを有する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】インバータ等に用いられる半導体装置に
は、スイッチングを行うパワーＭＯＳＦＥＴ、ＩＧＢＴ
（伝導度変調型トランジスタ又は絶縁ゲート型バイポー
ラトランジスタ）などのスイッチング半導体素子が用い
られており、このスイッチング半導体素子の入力保護、
あるいはスイッチング速度の調整のために制御入力たる
ゲート端子と、ソース端子などの接地側との間にツェナ
ーダイオードが挿入されていることが多い。これらの技
術については、特開平４−１１５７１５、特開昭６０−
１３９０１８などに詳しい。
は、スイッチングを行うパワーＭＯＳＦＥＴ、ＩＧＢＴ
（伝導度変調型トランジスタ又は絶縁ゲート型バイポー
ラトランジスタ）などのスイッチング半導体素子が用い
られており、このスイッチング半導体素子の入力保護、
あるいはスイッチング速度の調整のために制御入力たる
ゲート端子と、ソース端子などの接地側との間にツェナ
ーダイオードが挿入されていることが多い。これらの技
術については、特開平４−１１５７１５、特開昭６０−
１３９０１８などに詳しい。
【０００３】
【発明が解決しようとする課題】このようなパワースイ
ッチング半導体素子をフライバック方式、あるいは電圧
共振方式でスイッチング制御する場合に、スイッチング
半導体素子に断続的に電流が流れたり、電流が急激に変
動すると、通常（小電流，低速スイッチング）のスイッ
チング半導体素子では問題とならないが、大電流と高速
スイッチングによってスイッチング半導体素子の出力端
子と制御端子との間の帰還容量（寄生容量，カップリン
グ容量）が顕在化し、これにおいて充放電が起こる。こ
の帰還容量による電流は、パワーＭＯＳ、ＩＧＢＴなど
絶縁ゲート型半導体素子においては、ゲート電極を介し
て制御端子に現れ、また、バイポーラトランジスタにお
いてはベース端子に現れるので、その放電電流が主スイ
ッチング半導体素子の制御入力からこの制御入力に制御
信号を出力する制御用半導体集積回路（制御部）側の経
路を介して流れることがある。このため、放電電流が主
スイッチング半導体素子の前段の開閉制御回路を誤動作
させたり、又はそれを構成するトランジスタに保証電圧
以上の電圧を印加し、制御回路を破壊させる場合が起こ
る。
ッチング半導体素子をフライバック方式、あるいは電圧
共振方式でスイッチング制御する場合に、スイッチング
半導体素子に断続的に電流が流れたり、電流が急激に変
動すると、通常（小電流，低速スイッチング）のスイッ
チング半導体素子では問題とならないが、大電流と高速
スイッチングによってスイッチング半導体素子の出力端
子と制御端子との間の帰還容量（寄生容量，カップリン
グ容量）が顕在化し、これにおいて充放電が起こる。こ
の帰還容量による電流は、パワーＭＯＳ、ＩＧＢＴなど
絶縁ゲート型半導体素子においては、ゲート電極を介し
て制御端子に現れ、また、バイポーラトランジスタにお
いてはベース端子に現れるので、その放電電流が主スイ
ッチング半導体素子の制御入力からこの制御入力に制御
信号を出力する制御用半導体集積回路（制御部）側の経
路を介して流れることがある。このため、放電電流が主
スイッチング半導体素子の前段の開閉制御回路を誤動作
させたり、又はそれを構成するトランジスタに保証電圧
以上の電圧を印加し、制御回路を破壊させる場合が起こ
る。
【０００４】ところで、従来のように、主スイッチング
半導体素子の制御入力とソース端子等の間にツェナーダ
イオードを接続した入力保護回路においては、ツェナー
ダイオードの順方向の立ち上がり電圧が高く、放電電流
の一部はどうしても前段回路へ波及してしまうので、主
スイッチング半導体素子の保護はともかく制御部側（低
耐圧素子）の保護という面から見ると不完全である。
半導体素子の制御入力とソース端子等の間にツェナーダ
イオードを接続した入力保護回路においては、ツェナー
ダイオードの順方向の立ち上がり電圧が高く、放電電流
の一部はどうしても前段回路へ波及してしまうので、主
スイッチング半導体素子の保護はともかく制御部側（低
耐圧素子）の保護という面から見ると不完全である。
【０００５】図２２に従来のスイッチングを行う半導体
装置の概略を示してある。この半導体装置１０は、トラ
ンス１（１次側のみ図示）と直列に接続された主スイッ
チング素子のパワーＭＯＳＦＥＴ１１によってメイン電
源２のオン・オフを行うものである。パワーＭＯＳＦＥ
Ｔ１１は、そのゲート電極１１Ｇに繋がる制御端子１２
から入力される制御信号によって開閉駆動され、その制
御信号は半導体装置１０の制御部２０の出力端子２１か
ら出力される。そして、制御端子１２と出力端子２１と
は例えばディスクリート部品の制御抵抗（ゲート抵抗）
１５を介して接続されている。また、制御部２０は、不
図示の論理回路からの入力信号に基づき駆動されるＮＰ
Ｎ型トランジスタ２２とＰＮＰ型トランジスタ２３のプ
ッシュプル回路から構成されており、ＮＰＮ型トランジ
スタ２２がオンでＰＮＰ型トランジスタ２３がオフとな
るとパワーＭＯＳＦＥＴ１１はオンとなり、ＰＮＰ型ト
ランジスタ２３がオンでＮＰＮ型トランジスタ２２がオ
フとなるとパワーＭＯＳＦＥＴ１１はバイアス０あるい
は逆バイアス状態となり、オフとなる。
装置の概略を示してある。この半導体装置１０は、トラ
ンス１（１次側のみ図示）と直列に接続された主スイッ
チング素子のパワーＭＯＳＦＥＴ１１によってメイン電
源２のオン・オフを行うものである。パワーＭＯＳＦＥ
Ｔ１１は、そのゲート電極１１Ｇに繋がる制御端子１２
から入力される制御信号によって開閉駆動され、その制
御信号は半導体装置１０の制御部２０の出力端子２１か
ら出力される。そして、制御端子１２と出力端子２１と
は例えばディスクリート部品の制御抵抗（ゲート抵抗）
１５を介して接続されている。また、制御部２０は、不
図示の論理回路からの入力信号に基づき駆動されるＮＰ
Ｎ型トランジスタ２２とＰＮＰ型トランジスタ２３のプ
ッシュプル回路から構成されており、ＮＰＮ型トランジ
スタ２２がオンでＰＮＰ型トランジスタ２３がオフとな
るとパワーＭＯＳＦＥＴ１１はオンとなり、ＰＮＰ型ト
ランジスタ２３がオンでＮＰＮ型トランジスタ２２がオ
フとなるとパワーＭＯＳＦＥＴ１１はバイアス０あるい
は逆バイアス状態となり、オフとなる。
【０００６】このような半導体装置１０において、パワ
ーＭＯＳＦＥＴ１１がオフ状態でバイアス０あるいは逆
バイアス状態の場合（ドレイン電流ＩD が０の場合）、
図２３に示すように出力電圧ＶDSが変化すると、特に領
域３１に示すような高い電圧から低い電圧に移行する
と、例えばフライバック方式スイッチング電源において
負荷電流が小さくトランスの電流が流れない期間が発生
する場合などではパワーＭＯＳＦＥＴ１１の出力端子
（ソース端子）から制御端子１２の間に存在する容量
（帰還容量）１４が放電され、放電電流１６が流れる。
この放電電流１６の経路は、破線矢印で示すように、メ
イン電源２から、制御部２０のオフ状態のＰＮＰ型トラ
ンジスタ２３の寄生ダイオードを介し、さらに、制御抵
抗１５からパワーＭＯＳＦＥＴ１１の制御端子１２を介
して流れる。従って、このような放電電流がＰＮＰ型ト
ランジスタ２３の順方向とは逆に流れることにより、制
御部２０の動作が不安定になると同時に、逆バイアス電
圧が保証電圧を越える場合はトランジスタ２３の破壊に
繋がることがある。また、放電電流１６がＰＮＰ型トラ
ンジスタ２３の動作方向と逆に流れることにより、その
後のＰＮＰ型トランジスタ２３のオン動作に遅れが発生
する。その結果、ＮＰＮ型トランジスタ２２とＰＮＰ型
トランジスタ２３とのプッシュプル動作に食い違いが生
じ、両トランジスタが共に一時的にオン状態となるので
貫通電流が流れることとなり、制御部２０における消費
電流が増大するという問題も起こる。
ーＭＯＳＦＥＴ１１がオフ状態でバイアス０あるいは逆
バイアス状態の場合（ドレイン電流ＩD が０の場合）、
図２３に示すように出力電圧ＶDSが変化すると、特に領
域３１に示すような高い電圧から低い電圧に移行する
と、例えばフライバック方式スイッチング電源において
負荷電流が小さくトランスの電流が流れない期間が発生
する場合などではパワーＭＯＳＦＥＴ１１の出力端子
（ソース端子）から制御端子１２の間に存在する容量
（帰還容量）１４が放電され、放電電流１６が流れる。
この放電電流１６の経路は、破線矢印で示すように、メ
イン電源２から、制御部２０のオフ状態のＰＮＰ型トラ
ンジスタ２３の寄生ダイオードを介し、さらに、制御抵
抗１５からパワーＭＯＳＦＥＴ１１の制御端子１２を介
して流れる。従って、このような放電電流がＰＮＰ型ト
ランジスタ２３の順方向とは逆に流れることにより、制
御部２０の動作が不安定になると同時に、逆バイアス電
圧が保証電圧を越える場合はトランジスタ２３の破壊に
繋がることがある。また、放電電流１６がＰＮＰ型トラ
ンジスタ２３の動作方向と逆に流れることにより、その
後のＰＮＰ型トランジスタ２３のオン動作に遅れが発生
する。その結果、ＮＰＮ型トランジスタ２２とＰＮＰ型
トランジスタ２３とのプッシュプル動作に食い違いが生
じ、両トランジスタが共に一時的にオン状態となるので
貫通電流が流れることとなり、制御部２０における消費
電流が増大するという問題も起こる。
【０００７】図２４は、上記と同様の半導体装置１０で
あるが、制御部２０の下流にバイアス電源２５が追加さ
れているものの構成を示してある。このような半導体装
置１０においても、上記と同様にパワーＭＯＳＦＥＴ１
１が図２５（ａ）中領域３１に示すように出力電圧ＶDS
が変化すると、放電電流１６がバイアス電源２５、制御
部２０のオフ状態のＰＮＰトランジスタ２３の寄生ダイ
オード、制御抵抗１５を介して流れる。この結果、パワ
ーＭＯＳＦＥＴ１１の制御端子１２と接地端子である出
力端子１３との間に発生する逆バイアス電圧ＶGSは、以
下の式（１）で表され、その値は図２５（ｂ）に示すよ
うに急激に変化する。
あるが、制御部２０の下流にバイアス電源２５が追加さ
れているものの構成を示してある。このような半導体装
置１０においても、上記と同様にパワーＭＯＳＦＥＴ１
１が図２５（ａ）中領域３１に示すように出力電圧ＶDS
が変化すると、放電電流１６がバイアス電源２５、制御
部２０のオフ状態のＰＮＰトランジスタ２３の寄生ダイ
オード、制御抵抗１５を介して流れる。この結果、パワ
ーＭＯＳＦＥＴ１１の制御端子１２と接地端子である出
力端子１３との間に発生する逆バイアス電圧ＶGSは、以
下の式（１）で表され、その値は図２５（ｂ）に示すよ
うに急激に変化する。
【０００８】 逆バイアス電圧ＶGS＝逆バイアス電源２５の電圧 ＋制御部２０のＰＮＰトランジスタ２３の逆飽和電圧 ＋制御抵抗１５×帰還容量１４×出力電圧の変化量（dV/dt ） ・・・（１） 従って、この場合においては逆バイアス電圧ＶGSがＰＮ
Ｐトランジスタ２３の保証電圧を越えやすく、制御部２
０のトランジスタ等の破壊がさらに起きやすいという問
題がある。
Ｐトランジスタ２３の保証電圧を越えやすく、制御部２
０のトランジスタ等の破壊がさらに起きやすいという問
題がある。
【０００９】上述のように、制御部２０側へ逆バイス電
流が波及する原因としては、上記のパワーＭＯＳＦＥＴ
１１の帰還容量の放電による場合だけでなく、次のよう
な場合もある。図２６はインダクタンス負荷Ｌ1 を４つ
の主スイチング用ＩＧＢＴ（伝導度変調型トランジス
タ）Ｔ1 〜Ｔ4 で駆動するＨ型ブリッジのドライブ回路
を示す。この図において、Ｄ1 〜Ｄ4 は遮断時の逆起電
力吸収用ダイオード、ＩＣ1 〜ＩＣ4 はＩＧＢＴＴ1 〜
Ｔ4 の開閉制御用の半導体集積回路、Ｒ1 〜Ｒ4は制御
抵抗、２はＩＧＢＴＴのメイン電源、Ｖccは半導体集積
回路の電源、Ｃ1〜Ｃ4 は電源Ｖccの変動吸収用コンデ
ンサである。今、ＩＧＢＴ（Ｔ2 ，Ｔ3 ）がオフ状態で
ＩＧＢＴ（Ｔ1 ，Ｔ4 ）がオン状態の場合においては、
負荷Ｌ1 に図示の破線矢印の電流経路で電流が流れる
が、ＩＧＢＴ（Ｔ2 ）とＩＧＢＴ（Ｔ4 ）との間の接地
配線に寄生する配線インダクタンスＬ21にはその電流変
化−ｄｉ／ｄｔに比例した起電力が発生し、図示の実線
矢印の電流経路で電流を流す。
流が波及する原因としては、上記のパワーＭＯＳＦＥＴ
１１の帰還容量の放電による場合だけでなく、次のよう
な場合もある。図２６はインダクタンス負荷Ｌ1 を４つ
の主スイチング用ＩＧＢＴ（伝導度変調型トランジス
タ）Ｔ1 〜Ｔ4 で駆動するＨ型ブリッジのドライブ回路
を示す。この図において、Ｄ1 〜Ｄ4 は遮断時の逆起電
力吸収用ダイオード、ＩＣ1 〜ＩＣ4 はＩＧＢＴＴ1 〜
Ｔ4 の開閉制御用の半導体集積回路、Ｒ1 〜Ｒ4は制御
抵抗、２はＩＧＢＴＴのメイン電源、Ｖccは半導体集積
回路の電源、Ｃ1〜Ｃ4 は電源Ｖccの変動吸収用コンデ
ンサである。今、ＩＧＢＴ（Ｔ2 ，Ｔ3 ）がオフ状態で
ＩＧＢＴ（Ｔ1 ，Ｔ4 ）がオン状態の場合においては、
負荷Ｌ1 に図示の破線矢印の電流経路で電流が流れる
が、ＩＧＢＴ（Ｔ2 ）とＩＧＢＴ（Ｔ4 ）との間の接地
配線に寄生する配線インダクタンスＬ21にはその電流変
化−ｄｉ／ｄｔに比例した起電力が発生し、図示の実線
矢印の電流経路で電流を流す。
【００１０】この電流の変化によって、図２６及び図２
７に示す配線インダクタンスＬ11とＬ12とにより実線矢
印の電流経路と破線矢印の電流経路において電流が流れ
る。このとき、ＩＧＢＴ（Ｔ2 ）はオフ状態で、半導体
集積回路ＩＣ2 のＰＮＰ型トランジスタ２３はオン状態
であり、ＮＰＮ型トランジスタ２２はオフ状態である。
７に示す配線インダクタンスＬ11とＬ12とにより実線矢
印の電流経路と破線矢印の電流経路において電流が流れ
る。このとき、ＩＧＢＴ（Ｔ2 ）はオフ状態で、半導体
集積回路ＩＣ2 のＰＮＰ型トランジスタ２３はオン状態
であり、ＮＰＮ型トランジスタ２２はオフ状態である。
【００１１】配線インダクタンスＬ12による電流はＰＮ
Ｐ型トランジスタ２３に対しては順方向であるので特に
問題はないが、配線インダクタンスＬ11による電流はＰ
ＮＰ型トランジスタ２３，ＮＰＮトランジスタ２２を逆
バイアスし、これらの寄生ダイオードを介して流れるの
で、ＯＵＴ端子（ＶCC端子）の電位がＧＮＤ端子のそれ
に比して負電位となってしまい、半導体集積回路ＩＣ2
内の電源異常検出回路（比較回路）ＣＯＭが作動し、ア
ラーム信号ＡＬＭが発生する場合がある。このような配
線インダクタンスによる逆起電力に起因するＮＰＮトラ
ンジスタ２２及びＰＮＰ型トランジスタ２３に対する逆
バイアスは上述の問題（スイチング制御の誤動作，トラ
ンジスタの破壊，貫通電流による電力損失等）をもたら
す。特に、大電流の高速スイッチングを行う場合には、
−ｄｉ／ｄｔが非常に大きな値を持つので、ますます上
記の問題が顕著になる。
Ｐ型トランジスタ２３に対しては順方向であるので特に
問題はないが、配線インダクタンスＬ11による電流はＰ
ＮＰ型トランジスタ２３，ＮＰＮトランジスタ２２を逆
バイアスし、これらの寄生ダイオードを介して流れるの
で、ＯＵＴ端子（ＶCC端子）の電位がＧＮＤ端子のそれ
に比して負電位となってしまい、半導体集積回路ＩＣ2
内の電源異常検出回路（比較回路）ＣＯＭが作動し、ア
ラーム信号ＡＬＭが発生する場合がある。このような配
線インダクタンスによる逆起電力に起因するＮＰＮトラ
ンジスタ２２及びＰＮＰ型トランジスタ２３に対する逆
バイアスは上述の問題（スイチング制御の誤動作，トラ
ンジスタの破壊，貫通電流による電力損失等）をもたら
す。特に、大電流の高速スイッチングを行う場合には、
−ｄｉ／ｄｔが非常に大きな値を持つので、ますます上
記の問題が顕著になる。
【００１２】そこで、本発明においては、上記の問題に
鑑みて、主スイッチング素子の導通・遮断に伴ない帰還
容量の放電や配線インダクタンスの逆起電力により前段
の制御部へ波及する逆バイアス電流の影響を無くすこと
により、制御部の誤動作，破壊を防止することが可能
で、さらに、制御部の消費電流を抑制することができる
半導体装置を実現することを目的としている。また本発
明は前記目的に合致した半導体装置の製造方法を提供す
ることにある。
鑑みて、主スイッチング素子の導通・遮断に伴ない帰還
容量の放電や配線インダクタンスの逆起電力により前段
の制御部へ波及する逆バイアス電流の影響を無くすこと
により、制御部の誤動作，破壊を防止することが可能
で、さらに、制御部の消費電流を抑制することができる
半導体装置を実現することを目的としている。また本発
明は前記目的に合致した半導体装置の製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、放電電流が制御部をバイパス
可能なように、ショットキーバリアダイオードを設ける
ようにしている。すなわち、制御信号に応じて電流を導
通・遮断するスイッチング半導体素子と、このスイッチ
ング半導体素子の制御入力に制御信号を供給する制御部
を含むスイッチング制御用半導体集積回路とを有する半
導体装置において、スイッチング半導体素子の開閉に伴
い前記制御部に生じる逆バイアスの素子を持つ放電経路
に対してショットキーバリアダイオードを以て電流バイ
パスする経路が形成されており、バイパス経路にスイッ
チング半導体素子の過電流検出抵抗が含まれてなること
を特徴とする。また、バイパス経路を形成するショット
キーバリアダイオードはスイッチング半導体素子又はス
イッチング制御用半導体集積回路と同一基板に形成され
ていることを特徴する。
めに、本発明においては、放電電流が制御部をバイパス
可能なように、ショットキーバリアダイオードを設ける
ようにしている。すなわち、制御信号に応じて電流を導
通・遮断するスイッチング半導体素子と、このスイッチ
ング半導体素子の制御入力に制御信号を供給する制御部
を含むスイッチング制御用半導体集積回路とを有する半
導体装置において、スイッチング半導体素子の開閉に伴
い前記制御部に生じる逆バイアスの素子を持つ放電経路
に対してショットキーバリアダイオードを以て電流バイ
パスする経路が形成されており、バイパス経路にスイッ
チング半導体素子の過電流検出抵抗が含まれてなること
を特徴とする。また、バイパス経路を形成するショット
キーバリアダイオードはスイッチング半導体素子又はス
イッチング制御用半導体集積回路と同一基板に形成され
ていることを特徴する。
【００１４】また、本発明においては、特殊な回路構成
を採用することによりバイパス経路を整流ダイオードで
形成することができる。すなわち、制御信号に応じて電
流を導通・遮断するスイッチング半導体素子と、このス
イッチング半導体素子の制御入力に制御信号を供給する
制御部を含むスイッチング制御用半導体集積回路と、こ
の制御部の出力と制御入力との間に接続された制御抵抗
とを有する半導体装置において、スイチング半導体素子
の開閉に伴い制御部に生じる逆バイアスの素子を持つ放
電経路に対して整流ダイオードを以て電流バイパスする
経路を形成し、このバイパス経路は制御抵抗を含ませて
形成し、制御部の出力と制御抵抗との間には電圧降下手
段を接続してなることを特徴とする。かかる電圧降下手
段としては整流ダイオードであることが好ましい。また
抵抗をその電圧降下手段として用いることもできる。か
かる電圧降下手段が接続された構成においては、これに
対して並列接続され、上記逆バイアス時にその電圧降下
手段にかかる印加電圧とは逆方向を順方向とする整流ダ
イオードを設けることが好ましい。更に別の回路構成と
しては、放電経路への逆バイアス時の流入電流を阻止す
るダイオードを設けても良い。
を採用することによりバイパス経路を整流ダイオードで
形成することができる。すなわち、制御信号に応じて電
流を導通・遮断するスイッチング半導体素子と、このス
イッチング半導体素子の制御入力に制御信号を供給する
制御部を含むスイッチング制御用半導体集積回路と、こ
の制御部の出力と制御入力との間に接続された制御抵抗
とを有する半導体装置において、スイチング半導体素子
の開閉に伴い制御部に生じる逆バイアスの素子を持つ放
電経路に対して整流ダイオードを以て電流バイパスする
経路を形成し、このバイパス経路は制御抵抗を含ませて
形成し、制御部の出力と制御抵抗との間には電圧降下手
段を接続してなることを特徴とする。かかる電圧降下手
段としては整流ダイオードであることが好ましい。また
抵抗をその電圧降下手段として用いることもできる。か
かる電圧降下手段が接続された構成においては、これに
対して並列接続され、上記逆バイアス時にその電圧降下
手段にかかる印加電圧とは逆方向を順方向とする整流ダ
イオードを設けることが好ましい。更に別の回路構成と
しては、放電経路への逆バイアス時の流入電流を阻止す
るダイオードを設けても良い。
【００１５】バイパス経路を構成するショットキーバリ
アダイオードをスイッチング半導体素子と同一基板に作
り込む第１の製造方法としては、一部がスイッチング半
導体素子の制御電極層となるべき同一層の不純物ドープ
の多結晶シリコン層を形成する工程と、その多結晶シリ
コン層の一部をマスクして多結晶シリコン層の不純物濃
度を更に高濃度化する工程と、形成された不純物高濃度
の多結晶シリコン層上に絶縁層を形成してから上記マス
クした部位にコンタクト穴を形成する工程と、一部がス
イッチング半導体素子の出力電極層となるべき同一層の
金属層を絶縁層上に形成して上記マスクした部位の多結
晶シリコン層に接触させる工程とを有する方法を採用で
きる。
アダイオードをスイッチング半導体素子と同一基板に作
り込む第１の製造方法としては、一部がスイッチング半
導体素子の制御電極層となるべき同一層の不純物ドープ
の多結晶シリコン層を形成する工程と、その多結晶シリ
コン層の一部をマスクして多結晶シリコン層の不純物濃
度を更に高濃度化する工程と、形成された不純物高濃度
の多結晶シリコン層上に絶縁層を形成してから上記マス
クした部位にコンタクト穴を形成する工程と、一部がス
イッチング半導体素子の出力電極層となるべき同一層の
金属層を絶縁層上に形成して上記マスクした部位の多結
晶シリコン層に接触させる工程とを有する方法を採用で
きる。
【００１６】また第２の製造方法としては、一部がスイ
ッチング半導体素子の制御電極層となるべき同一層の不
純物高濃度の多結晶シリコン層を形成する工程と、多結
晶シリコン層の一部に開口部を形成する工程と、開口部
にエピタキシャル成長により周りの不純物濃度よりも低
い不純物濃度の単結晶シリコン層を形成する工程と、不
純物高濃度の多結晶シリコン層上に絶縁層を形成してか
ら不純物低濃度の単結晶シリコン層の部位にコンタクト
穴を形成する工程と、一部がスイッチング半導体素子の
出力電極層となるべき同一層の金属層を絶縁層上に形成
して不純物低濃度の単結晶シリコン層に接触させる工程
とを有する方法を採用することができる。
ッチング半導体素子の制御電極層となるべき同一層の不
純物高濃度の多結晶シリコン層を形成する工程と、多結
晶シリコン層の一部に開口部を形成する工程と、開口部
にエピタキシャル成長により周りの不純物濃度よりも低
い不純物濃度の単結晶シリコン層を形成する工程と、不
純物高濃度の多結晶シリコン層上に絶縁層を形成してか
ら不純物低濃度の単結晶シリコン層の部位にコンタクト
穴を形成する工程と、一部がスイッチング半導体素子の
出力電極層となるべき同一層の金属層を絶縁層上に形成
して不純物低濃度の単結晶シリコン層に接触させる工程
とを有する方法を採用することができる。
【００１７】
【作用】上記のような半導体装置においては、ショット
キーバリアダイオードの順方向の立ち上がり電圧が整流
ダイオード等に比して低いことにより、放電経路内の逆
バイアスの素子の逆飽和電圧より低い電圧で放電電流を
バイパス経路へバイパスすることが可能である。従っ
て、スイッチング半導体素子がオフ状態で電圧変動が発
生した場合であっても、スイッチング半導体素子の開閉
に伴う帰還容量の放電電流や配線インダクタンスの逆起
電力による電流は前段の制御部の放電経路を通過するこ
となくバイパス経路を介して流されることになる。従っ
て、制御部の制御素子の誤動作、破壊を防止できる。さ
らに、制御素子の動作の遅れを防止できるので、制御部
がプッシュプル回路（相補型回路）等で構成されている
ときは貫通電流が抑制され、消費電流の低減を図ること
も可能となる。特に、バイパス経路の過電流を制限する
ため、スイッチング半導体素子の過電流検出抵抗が含ま
れているので、電流制限抵抗として兼用できる。
キーバリアダイオードの順方向の立ち上がり電圧が整流
ダイオード等に比して低いことにより、放電経路内の逆
バイアスの素子の逆飽和電圧より低い電圧で放電電流を
バイパス経路へバイパスすることが可能である。従っ
て、スイッチング半導体素子がオフ状態で電圧変動が発
生した場合であっても、スイッチング半導体素子の開閉
に伴う帰還容量の放電電流や配線インダクタンスの逆起
電力による電流は前段の制御部の放電経路を通過するこ
となくバイパス経路を介して流されることになる。従っ
て、制御部の制御素子の誤動作、破壊を防止できる。さ
らに、制御素子の動作の遅れを防止できるので、制御部
がプッシュプル回路（相補型回路）等で構成されている
ときは貫通電流が抑制され、消費電流の低減を図ること
も可能となる。特に、バイパス経路の過電流を制限する
ため、スイッチング半導体素子の過電流検出抵抗が含ま
れているので、電流制限抵抗として兼用できる。
【００１８】また、放電経路に対して上述のような整流
ダイオードでバイパス経路を構成した場合にも、上述の
効果を得ることができる。なぜなら、放電時においては
逆バイアスによる寄生ダイオードの電圧降下に電圧降下
手段の電圧降下が重畳されるので、整流ダイオードでバ
イパス経路を形成したといえども（勿論、ショットキー
バリアダイオードでバイパス経路を形成しても良
い。）、放電経路側の負荷がバイパス経路側のそれに比
して相対的に大きくなっているので、バイパス経路を介
して放電電流が流れることになる。電圧降下手段は整流
ダイオードでも抵抗でも良いが、スイッチング半導体素
子の帰還容量に蓄積された電荷は、通常、制御部のオン
素子を介して放電されることもあるので、電圧降下手段
によって却ってその常態時の放電経路を阻害しまうおそ
れがある。このために、電圧降下手段とは並列にダイオ
ードを設けることによって、そのオン素子を経由する放
電電流を支障なく通過させることができる。
ダイオードでバイパス経路を構成した場合にも、上述の
効果を得ることができる。なぜなら、放電時においては
逆バイアスによる寄生ダイオードの電圧降下に電圧降下
手段の電圧降下が重畳されるので、整流ダイオードでバ
イパス経路を形成したといえども（勿論、ショットキー
バリアダイオードでバイパス経路を形成しても良
い。）、放電経路側の負荷がバイパス経路側のそれに比
して相対的に大きくなっているので、バイパス経路を介
して放電電流が流れることになる。電圧降下手段は整流
ダイオードでも抵抗でも良いが、スイッチング半導体素
子の帰還容量に蓄積された電荷は、通常、制御部のオン
素子を介して放電されることもあるので、電圧降下手段
によって却ってその常態時の放電経路を阻害しまうおそ
れがある。このために、電圧降下手段とは並列にダイオ
ードを設けることによって、そのオン素子を経由する放
電電流を支障なく通過させることができる。
【００１９】更に、放電経路への逆バイアス時の流入電
流を阻止するダイオードを設けた場合には、この逆バイ
アス状態のオフ素子に放電電流は流入せず、バイパス経
路のみに放電電流が完全に流れることになる。
流を阻止するダイオードを設けた場合には、この逆バイ
アス状態のオフ素子に放電電流は流入せず、バイパス経
路のみに放電電流が完全に流れることになる。
【００２０】バイパス経路を構成するショットキーバリ
アダイオードをスイッチング半導体素子と同一基板に作
り込む第１の製造方法を採用した場合には、半導体基板
（バルク）の主面でなく、スイッチング半導体素子の制
御電極層にショットキーバリアダイオードを形成するこ
とができるので、ワンチップ化は勿論のこと、自由度の
高いレイアウトとすることができる。また、スイッチン
グ半導体素子の形成プロセスをそのまま援用してショッ
トキーバリアダイオードを構成できるので、工程数の増
加を招かないという利点もある。他方、第２の製造方法
を採用した場合には、半導体基板ではなく、制御電極層
と同層の単結晶上にショットキーバリアダイオードを形
成できるので、良好な特性のショットキーバリアダイオ
ードを得ることができる。
アダイオードをスイッチング半導体素子と同一基板に作
り込む第１の製造方法を採用した場合には、半導体基板
（バルク）の主面でなく、スイッチング半導体素子の制
御電極層にショットキーバリアダイオードを形成するこ
とができるので、ワンチップ化は勿論のこと、自由度の
高いレイアウトとすることができる。また、スイッチン
グ半導体素子の形成プロセスをそのまま援用してショッ
トキーバリアダイオードを構成できるので、工程数の増
加を招かないという利点もある。他方、第２の製造方法
を採用した場合には、半導体基板ではなく、制御電極層
と同層の単結晶上にショットキーバリアダイオードを形
成できるので、良好な特性のショットキーバリアダイオ
ードを得ることができる。
【００２１】
【実施例】以下に図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００２２】（実施例１）図１に、実施例に係る半導体
装置を用いたスイッチング回路（ドライブ回路）の構成
を示してある。本例の回路構成は、先に説明した従来の
回路構成と略同様に、トランス１（１次側のみ図示）と
直列に接続されたパワーＭＯＳＦＥＴ１１によってメイ
ン電源２のオン・オフが行われるものであり、Ｎ型パワ
ーＭＯＳＦＥＴ１１は、半導体集積回路の制御部２０の
出力端子２１から出力され、過電流防止の制御抵抗（ゲ
ート抵抗）１５を介して制御端子１２に入力される制御
信号によって開閉制御される。また、制御部２０も同様
に、不図示の論理回路からの入力信号に基づき駆動され
るＮＰＮ型トランジスタ２２とＰＮＰ型トランジスタ２
３のプッシュプル回路から構成され、ＮＰＮ型トランジ
スタ２２がオンでＰＮＰ型トランジスタ２３がオフとな
ると、パワーＭＯＳＦＥＴ１１はオンとなり、ＰＮＰ型
のトランジスタ２３がオンでＮＰＮ型トランジスタ２２
がオフとなると、ＭＯＳ１１はバイアス０あるいは逆バ
イアス状態となり、オフとなる。なお、半導体装置１０
は１つの樹脂ケースの中にパワーＭＯＳＦＥＴ１１と制
御部２０とを内蔵させてもよいし、別々のケースに収納
し、各端子間を接続した構成としてもよい。
装置を用いたスイッチング回路（ドライブ回路）の構成
を示してある。本例の回路構成は、先に説明した従来の
回路構成と略同様に、トランス１（１次側のみ図示）と
直列に接続されたパワーＭＯＳＦＥＴ１１によってメイ
ン電源２のオン・オフが行われるものであり、Ｎ型パワ
ーＭＯＳＦＥＴ１１は、半導体集積回路の制御部２０の
出力端子２１から出力され、過電流防止の制御抵抗（ゲ
ート抵抗）１５を介して制御端子１２に入力される制御
信号によって開閉制御される。また、制御部２０も同様
に、不図示の論理回路からの入力信号に基づき駆動され
るＮＰＮ型トランジスタ２２とＰＮＰ型トランジスタ２
３のプッシュプル回路から構成され、ＮＰＮ型トランジ
スタ２２がオンでＰＮＰ型トランジスタ２３がオフとな
ると、パワーＭＯＳＦＥＴ１１はオンとなり、ＰＮＰ型
のトランジスタ２３がオンでＮＰＮ型トランジスタ２２
がオフとなると、ＭＯＳ１１はバイアス０あるいは逆バ
イアス状態となり、オフとなる。なお、半導体装置１０
は１つの樹脂ケースの中にパワーＭＯＳＦＥＴ１１と制
御部２０とを内蔵させてもよいし、別々のケースに収納
し、各端子間を接続した構成としてもよい。
【００２３】本例の半導体装置１０において着目すべき
点は、制御端子１２と接地端子である出力端子１３との
間にショットキーバリアダイオード（ＳＢＤ）２７から
なるバイパス経路が設けられていることである。このシ
ョットキーバリアダイオード２７は、アノード側２７Ａ
が出力端子（ソース端子）１３側に接続され、カソード
側２７Ｋが制御端子１２側に接続されており、接地側か
らショットキーバリアダイオード２７を通って制御端子
１２に電流が流れるようになっている。従って、図１の
破線矢印に示すように、パワーＭＯＳＦＥＴ１１がバイ
アス０あるいは逆バイアス状態の場合で（ドレイン電流
ＩD が０の場合）、出力電圧ＶDSが変化すると、パワー
ＭＯＳＦＥＴ１１の出力端子１３から制御端子１２の間
に存在する容量（帰還容量）１４が放電されることによ
って発生する放電電流１６は、このショットキーバリア
ダイオード２７を流れ、制御部２０のオン状態のＰＮＰ
型トランジスタ２３の寄生ダイオードを流れようとする
電流をバイパスさせることが可能となる。従って、従来
の半導体装置において問題となっていた放電電流１６に
よる制御部２０の逆バイアスによる誤動作、破壊の防
止、あるいは電流消費の低減を図ることが可能となる。
点は、制御端子１２と接地端子である出力端子１３との
間にショットキーバリアダイオード（ＳＢＤ）２７から
なるバイパス経路が設けられていることである。このシ
ョットキーバリアダイオード２７は、アノード側２７Ａ
が出力端子（ソース端子）１３側に接続され、カソード
側２７Ｋが制御端子１２側に接続されており、接地側か
らショットキーバリアダイオード２７を通って制御端子
１２に電流が流れるようになっている。従って、図１の
破線矢印に示すように、パワーＭＯＳＦＥＴ１１がバイ
アス０あるいは逆バイアス状態の場合で（ドレイン電流
ＩD が０の場合）、出力電圧ＶDSが変化すると、パワー
ＭＯＳＦＥＴ１１の出力端子１３から制御端子１２の間
に存在する容量（帰還容量）１４が放電されることによ
って発生する放電電流１６は、このショットキーバリア
ダイオード２７を流れ、制御部２０のオン状態のＰＮＰ
型トランジスタ２３の寄生ダイオードを流れようとする
電流をバイパスさせることが可能となる。従って、従来
の半導体装置において問題となっていた放電電流１６に
よる制御部２０の逆バイアスによる誤動作、破壊の防
止、あるいは電流消費の低減を図ることが可能となる。
【００２４】このように制御部２０のトランジスタ２３
の破壊等を防止するためには、バイパス経路を構成する
ダイオード２７の特性が以下の（２）式を満足する必要
がある。
の破壊等を防止するためには、バイパス経路を構成する
ダイオード２７の特性が以下の（２）式を満足する必要
がある。
【００２５】 ダイオード２７の過渡（順電圧）ＶF ＜制御部を構成するトランジスタ２３ の逆飽和電圧 ・・・（２） 従来、パワーＭＯＳＦＥＴ１１の過電圧によるゲート保
護等のために設置されているツェナーダイオードやＰＮ
接合ダイオードなどにおいては順方向電圧が高いので上
記の関係を満足するような特性を得ることができず、結
局、制御部２０の保護までは手当てできなかった。しか
し、ショットキーバリアダイオード２７は多数キャリア
ーが動作を支配する多数キャリアーデバイスであること
から少数キャリアーの蓄積効果がないため、順方向の立
ち上がり電圧は非常に低く、過渡（順電圧）ＶF が低い
という特性を満足させることが可能となる。
護等のために設置されているツェナーダイオードやＰＮ
接合ダイオードなどにおいては順方向電圧が高いので上
記の関係を満足するような特性を得ることができず、結
局、制御部２０の保護までは手当てできなかった。しか
し、ショットキーバリアダイオード２７は多数キャリア
ーが動作を支配する多数キャリアーデバイスであること
から少数キャリアーの蓄積効果がないため、順方向の立
ち上がり電圧は非常に低く、過渡（順電圧）ＶF が低い
という特性を満足させることが可能となる。
【００２６】図１に示す半導体装置においては、実際に
制御部２０の構成された集積回路の消費電流が３０ｍＡ
から１６ｍＡに低減できることが判っている。これは、
本例の装置において設置したショットキーバリアダイオ
ード２７によって、制御部２０を構成するＰＮＰトラン
ジスタ２３の寄生ダイオードに流れていた放電電流をバ
イパスすることができたため、制御部２０のトランジス
タの動作の遅れを防止することが可能となり、貫通電流
の削減を図ることができたことによると考えられる。ま
た、同様に、制御部２０から供給される制御信号の電圧
が０となる付近の動作が安定するために、制御部２０を
構成する集積回路の動作不安定が解消され、インバータ
モジュール等に用いられる制御回路の動作不安定も解消
されるという効果がある。
制御部２０の構成された集積回路の消費電流が３０ｍＡ
から１６ｍＡに低減できることが判っている。これは、
本例の装置において設置したショットキーバリアダイオ
ード２７によって、制御部２０を構成するＰＮＰトラン
ジスタ２３の寄生ダイオードに流れていた放電電流をバ
イパスすることができたため、制御部２０のトランジス
タの動作の遅れを防止することが可能となり、貫通電流
の削減を図ることができたことによると考えられる。ま
た、同様に、制御部２０から供給される制御信号の電圧
が０となる付近の動作が安定するために、制御部２０を
構成する集積回路の動作不安定が解消され、インバータ
モジュール等に用いられる制御回路の動作不安定も解消
されるという効果がある。
【００２７】（実施例２）図２は、図１と同様の半導体
装置の変形例であり、パワーＭＯＳＦＥＴ１１の接地端
子１３側に過電流を検出する過電流検出抵抗１７が設置
されている例を示してある。この例ではバイパス経路に
は過電流検出抵抗１７が含まれていない。
装置の変形例であり、パワーＭＯＳＦＥＴ１１の接地端
子１３側に過電流を検出する過電流検出抵抗１７が設置
されている例を示してある。この例ではバイパス経路に
は過電流検出抵抗１７が含まれていない。
【００２８】（実施例３）また、図３（ａ）は、共振用
コンデンサー３が出力トランス１の一次側と並列に取り
付けられたもの、さらに、図３（ｂ）は共振用コンデン
サー３が出力トランス１の一次側と直列に取り付けられ
たものの例を示してある。
コンデンサー３が出力トランス１の一次側と並列に取り
付けられたもの、さらに、図３（ｂ）は共振用コンデン
サー３が出力トランス１の一次側と直列に取り付けられ
たものの例を示してある。
【００２９】（実施例４，５）図４および図５には、放
電電流をバイパスする経路が、ダイオード２７に加えて
制御抵抗１５あるいは過電流検出抵抗１７を含んで形成
された装置の例を示してある。このような場合、抵抗１
５あるいは過電流検出抵抗１７によりバイパス電流の電
流制限が起こるので、特に、制御部（集積回路）２０の
トランジスタ２２、２３の誤動作を防止するためには、
ダイオード２７の順方向の電圧降下が低いものを選択す
る必要があるが、ダイオード２７がツェナーダイオード
でも接合ダイオードでもなくショットキーバリアダイオ
ードであるので、トランジスタ２３の寄生ダイオードを
作動させずに抵抗１５又は過電流検出抵抗１７を介して
バイアスさせることが可能である。
電電流をバイパスする経路が、ダイオード２７に加えて
制御抵抗１５あるいは過電流検出抵抗１７を含んで形成
された装置の例を示してある。このような場合、抵抗１
５あるいは過電流検出抵抗１７によりバイパス電流の電
流制限が起こるので、特に、制御部（集積回路）２０の
トランジスタ２２、２３の誤動作を防止するためには、
ダイオード２７の順方向の電圧降下が低いものを選択す
る必要があるが、ダイオード２７がツェナーダイオード
でも接合ダイオードでもなくショットキーバリアダイオ
ードであるので、トランジスタ２３の寄生ダイオードを
作動させずに抵抗１５又は過電流検出抵抗１７を介して
バイアスさせることが可能である。
【００３０】さらに、図４および図５に示したような半
導体装置において着目すべき点は、バイパス用のショッ
トキーバリアダイオード２７を半導体集積回路の制御部
２０あるいはパワーＭＯＳＦＥＴ１１と一体に形成（ワ
ンチップ化）できることである。図６は、図４に示した
制御抵抗１５をバイパス経路に含む装置において、ショ
ットキーバリアダイオード２７を集積回路として制御部
２０と一体にした場合の半導体基板上の構成の例を示し
ている。この装置においては、Ｐ+ 型半導体基板３２の
上部にｎ+ 型の埋め込み層３３が形成されており、さら
に、その上にｎ- 型のエピタキシャル層３４が形成され
ている。そして、Ｐ+ 型のベース層３５、ｎ+ 型のエミ
ッタあるいはコレクタ層３６によってＮＰＮ型のトラン
ジスタ２２、２３ｂが形成されている。なお、図７に等
価回路を示すように、先に説明したＰＮＰ型のトランジ
スタ２３は、現実には、ＰＮＰ型のトランジスタ２３ａ
とＮＰＮ型のトランジスタ２３ｂとの組み合わせによっ
て構成されており、図６には、ＮＰＮ型のトランジスタ
２３ｂとして示してある。さらに、このＮＰＮ型のトラ
ンジスタ２３ｂの分離島にはそのコレクタ層３６に接続
するアルミニウムのカソード電極３７が接触しており、
その境界面においてショットキーバリアダイオード（Ｓ
ＢＤ）２７が作り込まれている。なお、ショットキーバ
リアダイオード２７の周囲にはｐ+ 型のガードリング３
９が形成されている。このように、ショットキーバリア
ダイオード２７を制御抵抗１５の上流に設置することに
より、制御部２０を保護するショットキーバリアダイオ
ード２７を制御部２０と同一の基板内に形成することが
可能となるので、部品点数の増加を招くことなく、コン
パクトな構成で制御部２０を保護することが可能とな
る。
導体装置において着目すべき点は、バイパス用のショッ
トキーバリアダイオード２７を半導体集積回路の制御部
２０あるいはパワーＭＯＳＦＥＴ１１と一体に形成（ワ
ンチップ化）できることである。図６は、図４に示した
制御抵抗１５をバイパス経路に含む装置において、ショ
ットキーバリアダイオード２７を集積回路として制御部
２０と一体にした場合の半導体基板上の構成の例を示し
ている。この装置においては、Ｐ+ 型半導体基板３２の
上部にｎ+ 型の埋め込み層３３が形成されており、さら
に、その上にｎ- 型のエピタキシャル層３４が形成され
ている。そして、Ｐ+ 型のベース層３５、ｎ+ 型のエミ
ッタあるいはコレクタ層３６によってＮＰＮ型のトラン
ジスタ２２、２３ｂが形成されている。なお、図７に等
価回路を示すように、先に説明したＰＮＰ型のトランジ
スタ２３は、現実には、ＰＮＰ型のトランジスタ２３ａ
とＮＰＮ型のトランジスタ２３ｂとの組み合わせによっ
て構成されており、図６には、ＮＰＮ型のトランジスタ
２３ｂとして示してある。さらに、このＮＰＮ型のトラ
ンジスタ２３ｂの分離島にはそのコレクタ層３６に接続
するアルミニウムのカソード電極３７が接触しており、
その境界面においてショットキーバリアダイオード（Ｓ
ＢＤ）２７が作り込まれている。なお、ショットキーバ
リアダイオード２７の周囲にはｐ+ 型のガードリング３
９が形成されている。このように、ショットキーバリア
ダイオード２７を制御抵抗１５の上流に設置することに
より、制御部２０を保護するショットキーバリアダイオ
ード２７を制御部２０と同一の基板内に形成することが
可能となるので、部品点数の増加を招くことなく、コン
パクトな構成で制御部２０を保護することが可能とな
る。
【００３１】図８は、図５に示した構成の半導体装置に
おいて、パワーＭＯＳＦＥＴ１１側にショットキーバリ
アダイオード２７が一体として組み込まれた例を示して
ある。このパワーＭＯＳＦＥＴ１１側の構成は、等価回
路を図９に示すように、パワーＭＯＳＦＥＴ１１（Ｎチ
ャネル型）の制御端子１２とゲート端子１１Ｇとの間か
ら出力端子（ソース）１３にショットキーバリアダイオ
ード２７が設置されたものであり、この出力端子１３の
下流に過電流検出抵抗等の設置が可能である。
おいて、パワーＭＯＳＦＥＴ１１側にショットキーバリ
アダイオード２７が一体として組み込まれた例を示して
ある。このパワーＭＯＳＦＥＴ１１側の構成は、等価回
路を図９に示すように、パワーＭＯＳＦＥＴ１１（Ｎチ
ャネル型）の制御端子１２とゲート端子１１Ｇとの間か
ら出力端子（ソース）１３にショットキーバリアダイオ
ード２７が設置されたものであり、この出力端子１３の
下流に過電流検出抵抗等の設置が可能である。
【００３２】そして、半導体基板上のパワーＭＯＳＦＥ
Ｔ１１（Ｎチャネル型）の構成としては、ｎ+ 型の基板
３８上に形成されたｎ- 型のエピタキシャル層３９と、
２重拡散により形成されたｐ+ 型拡散領域４０ａ，ｐ型
チャネル領域４０，ｎ+ 型のソース領域層４１と、ゲー
ト絶縁層４２を介して形成されたｎ++型多結晶シリコン
層４４のゲート電極４４Ｇと、層間絶縁膜４５の上でソ
ース領域４１に導電接触するアルミニウム配線４６のソ
ース電極４６Ｓとを有する。なお、本例のＭＯＳＦＥＴ
１１は縦形２重拡散構造であるため、基板３８の裏面に
は図示しないドレイン電極（裏面電極）が形成されてい
る。このような２重拡散型のパワーＭＯＳＦＥＴ１１の
作り込み部位の隣接領域において、ゲート電極４４Ｇと
接続した同一層のｎ++ 型多結晶シリコン層４４の一部
にはショットキーバリアダイオード２７のアノード電極
を構成するｎ+ 型多結晶シリコン層４４ａが形成され、
またパワーＭＯＳＦＥＴ１１のソース電極４６に接続す
る同一層のアルミニウム配線４６の一部４６ｋがショッ
トキーバリアダイオード２７のカノード電極として絶縁
層４５のコンタクト穴を介して上記ｎ+ 型多結晶シリコ
ン層４４ａに接触している。このようにパワーＭＯＳＦ
ＥＴ１１の多結晶シリコン・ゲート配線の一部を低い不
純物領域とすることによって、ショットキーバリアダイ
オード２７をバルク主面でなくパワーＭＯＳＦＥＴ１１
のゲート配線の一部に形成でき、レイアウト・スペース
の縮小化の下でワンチップ化を図ることができる。
Ｔ１１（Ｎチャネル型）の構成としては、ｎ+ 型の基板
３８上に形成されたｎ- 型のエピタキシャル層３９と、
２重拡散により形成されたｐ+ 型拡散領域４０ａ，ｐ型
チャネル領域４０，ｎ+ 型のソース領域層４１と、ゲー
ト絶縁層４２を介して形成されたｎ++型多結晶シリコン
層４４のゲート電極４４Ｇと、層間絶縁膜４５の上でソ
ース領域４１に導電接触するアルミニウム配線４６のソ
ース電極４６Ｓとを有する。なお、本例のＭＯＳＦＥＴ
１１は縦形２重拡散構造であるため、基板３８の裏面に
は図示しないドレイン電極（裏面電極）が形成されてい
る。このような２重拡散型のパワーＭＯＳＦＥＴ１１の
作り込み部位の隣接領域において、ゲート電極４４Ｇと
接続した同一層のｎ++ 型多結晶シリコン層４４の一部
にはショットキーバリアダイオード２７のアノード電極
を構成するｎ+ 型多結晶シリコン層４４ａが形成され、
またパワーＭＯＳＦＥＴ１１のソース電極４６に接続す
る同一層のアルミニウム配線４６の一部４６ｋがショッ
トキーバリアダイオード２７のカノード電極として絶縁
層４５のコンタクト穴を介して上記ｎ+ 型多結晶シリコ
ン層４４ａに接触している。このようにパワーＭＯＳＦ
ＥＴ１１の多結晶シリコン・ゲート配線の一部を低い不
純物領域とすることによって、ショットキーバリアダイ
オード２７をバルク主面でなくパワーＭＯＳＦＥＴ１１
のゲート配線の一部に形成でき、レイアウト・スペース
の縮小化の下でワンチップ化を図ることができる。
【００３３】このような半導体構造は図１０に示す工程
により製造される。まず、図１０（ａ）に示すように、
ｎ+ 型の基板３８上にエピタキシャル成長によりｎ- 型
のエピタキシャル層３９を形成してから、ゲート絶縁層
４２を介して多結晶シリコンのゲート絶縁層４４Ｇを形
成する。そして、２重拡散法を用いてゲート絶縁層４４
Ｇをマスクとして自己整合によりボロン等のｐ型不純物
元素を拡散させてｐ+型拡散領域４０ａ及びｐ型チャネ
ル領域４０を形成してから、更に、ゲート絶縁層４４Ｇ
の間に形成したマスク（図示せず）とゲート絶縁層４４
Ｇをマスクとして、リン等のｎ型不純物元素を拡散さ
せ、ｎ+ 型のソース領域層４１を形成する。これまでの
過程は従来法と同じであるが、ゲート絶縁層４４Ｇの多
結晶シリコン層はｎ+ 型になっている。ゲート配線抵抗
を更に下げるためには、ゲート絶縁層４４Ｇの部分を含
む多結晶シリコン層４４の濃度を高濃度化（ｎ++化）す
る必要があり、通常はイオン打ち込みによりゲート配線
の多結晶シリコン層４４を高濃度化している。本例にお
いてもこのイオン打ち込みを施すものであるが、図１０
（ｂ）に示すように、パワーＭＯＳＦＥＴ１１の活性領
域に対するイオン打ち込みを阻止するマスク５２ａを形
成すると共に、この隣接領域における多結晶シリコン層
４４の一部４４ａもマスク５２ｂで覆う。そして、ｎ型
不純物元素のイオン打ち込みにより多結晶シリコン層４
４の一部４４ａを除いて高濃度化（ｎ++化）させる。こ
の一部４４ａの濃度はｎ+ のままであり、前述したショ
ットキーバリアダイオードのアノード電極となるもので
ある。次に、マクク５２ａ，５２ｂを除去してから、図
１０（ｃ）に示すように、多結晶シリコン層４４の上に
層間絶縁層４５を形成し、パワーＭＯＳＦＥＴ１１の活
性領域と多結晶シリコン層４４の低濃度の部位４４ａに
コンタクト穴４５ａ，４５ｂを窓明けする。そして、図
８に示すように、層間絶縁層４５上にソース電極配線と
なるアルミニウム層４６を形成し、ソース領域４１及び
多結晶シリコン層４４の低濃度の部位４４ａに接触させ
る。これによってショットキーバリアダイオード２７の
カソード電極４６ｋが形成される。このように、ゲート
配線の配線抵抗を下げるためのイオン打ち込みの際、パ
ワーＭＯＳＦＥＴ１１の活性領域のマスキング工程にお
いて多結晶シリコン層４４の一部４４ａもマスクし、ま
た、パワーＭＯＳＦＥＴ１１の活性領域の窓明け工程に
おいて上記多結晶シリコン層４４の一部４４ａの上も窓
明けすることによりショットキーバリアダイオード２７
を形成できる。従って、パワーＭＯＳＦＥＴ１１の形成
プロセスを援用してショットキーバリアダイオード２７
を形成できるので、新たな工程の追加がない。また、シ
ョットキーバリアダイオード２７の形成部位はバルク
（エピタキシャル層３９）の主面を占領せず、ゲート配
線の一部を用いることができるので、レイアウト上の自
由度が高い。
により製造される。まず、図１０（ａ）に示すように、
ｎ+ 型の基板３８上にエピタキシャル成長によりｎ- 型
のエピタキシャル層３９を形成してから、ゲート絶縁層
４２を介して多結晶シリコンのゲート絶縁層４４Ｇを形
成する。そして、２重拡散法を用いてゲート絶縁層４４
Ｇをマスクとして自己整合によりボロン等のｐ型不純物
元素を拡散させてｐ+型拡散領域４０ａ及びｐ型チャネ
ル領域４０を形成してから、更に、ゲート絶縁層４４Ｇ
の間に形成したマスク（図示せず）とゲート絶縁層４４
Ｇをマスクとして、リン等のｎ型不純物元素を拡散さ
せ、ｎ+ 型のソース領域層４１を形成する。これまでの
過程は従来法と同じであるが、ゲート絶縁層４４Ｇの多
結晶シリコン層はｎ+ 型になっている。ゲート配線抵抗
を更に下げるためには、ゲート絶縁層４４Ｇの部分を含
む多結晶シリコン層４４の濃度を高濃度化（ｎ++化）す
る必要があり、通常はイオン打ち込みによりゲート配線
の多結晶シリコン層４４を高濃度化している。本例にお
いてもこのイオン打ち込みを施すものであるが、図１０
（ｂ）に示すように、パワーＭＯＳＦＥＴ１１の活性領
域に対するイオン打ち込みを阻止するマスク５２ａを形
成すると共に、この隣接領域における多結晶シリコン層
４４の一部４４ａもマスク５２ｂで覆う。そして、ｎ型
不純物元素のイオン打ち込みにより多結晶シリコン層４
４の一部４４ａを除いて高濃度化（ｎ++化）させる。こ
の一部４４ａの濃度はｎ+ のままであり、前述したショ
ットキーバリアダイオードのアノード電極となるもので
ある。次に、マクク５２ａ，５２ｂを除去してから、図
１０（ｃ）に示すように、多結晶シリコン層４４の上に
層間絶縁層４５を形成し、パワーＭＯＳＦＥＴ１１の活
性領域と多結晶シリコン層４４の低濃度の部位４４ａに
コンタクト穴４５ａ，４５ｂを窓明けする。そして、図
８に示すように、層間絶縁層４５上にソース電極配線と
なるアルミニウム層４６を形成し、ソース領域４１及び
多結晶シリコン層４４の低濃度の部位４４ａに接触させ
る。これによってショットキーバリアダイオード２７の
カソード電極４６ｋが形成される。このように、ゲート
配線の配線抵抗を下げるためのイオン打ち込みの際、パ
ワーＭＯＳＦＥＴ１１の活性領域のマスキング工程にお
いて多結晶シリコン層４４の一部４４ａもマスクし、ま
た、パワーＭＯＳＦＥＴ１１の活性領域の窓明け工程に
おいて上記多結晶シリコン層４４の一部４４ａの上も窓
明けすることによりショットキーバリアダイオード２７
を形成できる。従って、パワーＭＯＳＦＥＴ１１の形成
プロセスを援用してショットキーバリアダイオード２７
を形成できるので、新たな工程の追加がない。また、シ
ョットキーバリアダイオード２７の形成部位はバルク
（エピタキシャル層３９）の主面を占領せず、ゲート配
線の一部を用いることができるので、レイアウト上の自
由度が高い。
【００３４】なお、上記ショットキーバリアダイオード
２７のカソード電極を構成するアルミニウム層４６に代
えて、モリブデン、チタン等の金属層を用いても良い。
２７のカソード電極を構成するアルミニウム層４６に代
えて、モリブデン、チタン等の金属層を用いても良い。
【００３５】図１１は図８に示す半導体構造とは別の半
導体構造を示す断面図である。この図において図８に示
す同一部分には同一参照符号を付し、その説明を省略す
る。
導体構造を示す断面図である。この図において図８に示
す同一部分には同一参照符号を付し、その説明を省略す
る。
【００３６】図１１に示す構造のうち図８に示す部分と
異なる部分は、ショットキーバリアダイオード２７のア
ノード電極５４ａが不純物低濃度（ｎ+ 型）の単結晶シ
リコン層として形成されている点にある。多結晶シリコ
ンのアノード電極に比して高特性のショットキーバリア
ダイオード２７を得ることができる。図１１に示す半導
体構造は図１２に示す方法により得ることができる。ま
ず、図１２（ａ）に示すように、ｎ+ 型の基板３８上に
エピタキシャル成長によりｎ- 型のエピタキシャル層３
９を形成してから、ゲート絶縁層４２を介して多結晶シ
リコンのゲート絶縁層４４Ｇを形成する。そして、２重
拡散法を用いてゲート絶縁層４４Ｇをマスクとして自己
整合によりボロン等のｐ型不純物元素を拡散させてｐ+
型拡散領域４０ａ及びｐ型チャネル領域４０を形成して
から、更に、ゲート絶縁層４４Ｇの間に形成したマスク
（図示せず）とゲート絶縁層４４Ｇをマスクとして、リ
ン等のｎ型不純物元素を拡散させ、ｎ+ 型のソース領域
層４１を形成する。これによりゲート絶縁層４４Ｇの多
結晶シリコン層はｎ+ 型になっている。次に、図１２
（ｂ）に示すように、パワーＭＯＳＦＥＴ１１の活性領
域に対するイオン打ち込みを阻止するマスク５２ａを形
成し、ｎ型不純物元素のイオン打ち込みにより多結晶シ
リコン層４４を高濃度化（ｎ++化）させる。そして、多
結晶シリコン層４４のショットキーバリアダイオード２
７を形成すべき部分４４ｂを除去した後、図１２（ｃ）
に示すように、この除去部分４４ｂにエピタキシャル成
長によりｎ+ 型の単結晶シリコン層５４ａを形成する。
次に、マスク５２ａを除去した後、図１２（ｄ）に示す
ように、多結晶シリコン層４４の上に層間絶縁層４５を
形成し、パワーＭＯＳＦＥＴ１１の活性領域と単結晶シ
リコン層５４ａの部位にコンタクト穴４５ａ，４５ｂを
窓明けする。そして、図１１に示すように、層間絶縁層
４５上にソース電極配線となるアルミニウム層４６を形
成し、ソース領域４１及び単結晶シリコン層５４ａに接
触させる。これによってショットキーバリアダイオード
２７のカソード電極４６ｋが形成される。かかる製造方
法においては、多結晶シリコン層４４の一部の除去工程
とエピタキシャル成長工程を追加することになるが、シ
ョットキーバイアダイオード２７のアノード領域（電
極）が単結晶シリコンとなっているので、素子の高特性
化が図れる。
異なる部分は、ショットキーバリアダイオード２７のア
ノード電極５４ａが不純物低濃度（ｎ+ 型）の単結晶シ
リコン層として形成されている点にある。多結晶シリコ
ンのアノード電極に比して高特性のショットキーバリア
ダイオード２７を得ることができる。図１１に示す半導
体構造は図１２に示す方法により得ることができる。ま
ず、図１２（ａ）に示すように、ｎ+ 型の基板３８上に
エピタキシャル成長によりｎ- 型のエピタキシャル層３
９を形成してから、ゲート絶縁層４２を介して多結晶シ
リコンのゲート絶縁層４４Ｇを形成する。そして、２重
拡散法を用いてゲート絶縁層４４Ｇをマスクとして自己
整合によりボロン等のｐ型不純物元素を拡散させてｐ+
型拡散領域４０ａ及びｐ型チャネル領域４０を形成して
から、更に、ゲート絶縁層４４Ｇの間に形成したマスク
（図示せず）とゲート絶縁層４４Ｇをマスクとして、リ
ン等のｎ型不純物元素を拡散させ、ｎ+ 型のソース領域
層４１を形成する。これによりゲート絶縁層４４Ｇの多
結晶シリコン層はｎ+ 型になっている。次に、図１２
（ｂ）に示すように、パワーＭＯＳＦＥＴ１１の活性領
域に対するイオン打ち込みを阻止するマスク５２ａを形
成し、ｎ型不純物元素のイオン打ち込みにより多結晶シ
リコン層４４を高濃度化（ｎ++化）させる。そして、多
結晶シリコン層４４のショットキーバリアダイオード２
７を形成すべき部分４４ｂを除去した後、図１２（ｃ）
に示すように、この除去部分４４ｂにエピタキシャル成
長によりｎ+ 型の単結晶シリコン層５４ａを形成する。
次に、マスク５２ａを除去した後、図１２（ｄ）に示す
ように、多結晶シリコン層４４の上に層間絶縁層４５を
形成し、パワーＭＯＳＦＥＴ１１の活性領域と単結晶シ
リコン層５４ａの部位にコンタクト穴４５ａ，４５ｂを
窓明けする。そして、図１１に示すように、層間絶縁層
４５上にソース電極配線となるアルミニウム層４６を形
成し、ソース領域４１及び単結晶シリコン層５４ａに接
触させる。これによってショットキーバリアダイオード
２７のカソード電極４６ｋが形成される。かかる製造方
法においては、多結晶シリコン層４４の一部の除去工程
とエピタキシャル成長工程を追加することになるが、シ
ョットキーバイアダイオード２７のアノード領域（電
極）が単結晶シリコンとなっているので、素子の高特性
化が図れる。
【００３７】（実施例６）図１３は、上記に示した半導
体装置と略同様の構成であるが、さらに、制御部２０の
下流にバイアス電源２５が追加されているものに、ショ
ットキーバリアダイオード２７を用いて制御部２０の保
護が図られた半導体装置の構成を示してある。本例の半
導体装置１０においても、上記と同様に、放電電流１６
は、制御部２０内のＰＮＰトランジスタ２３をバイパス
して、ショットキーバリアダイオード２７を経由して放
電される。このため、トランジスタ２３にかかる逆バイ
アス電圧は大幅に低減され、トランジスタ２３の誤動作
あるいは破壊が防止できる。
体装置と略同様の構成であるが、さらに、制御部２０の
下流にバイアス電源２５が追加されているものに、ショ
ットキーバリアダイオード２７を用いて制御部２０の保
護が図られた半導体装置の構成を示してある。本例の半
導体装置１０においても、上記と同様に、放電電流１６
は、制御部２０内のＰＮＰトランジスタ２３をバイパス
して、ショットキーバリアダイオード２７を経由して放
電される。このため、トランジスタ２３にかかる逆バイ
アス電圧は大幅に低減され、トランジスタ２３の誤動作
あるいは破壊が防止できる。
【００３８】測定によると、このショットキーバリアダ
イオード２７を設置することにより、逆バイアス電源と
して−１５Ｖを付加した電圧共振回路において、逆バイ
アス電圧のピーク値は−３５Ｖから−１７Ｖに低減され
ている。もちろん、この例の装置においても、先に示し
た式（１）の関係を満たすような特性のダイオードを採
用することが必要であり、立ち上がりが早く、順方向の
電圧降下の低いショットキーバリアダイオードを用いる
ことが望ましい。
イオード２７を設置することにより、逆バイアス電源と
して−１５Ｖを付加した電圧共振回路において、逆バイ
アス電圧のピーク値は−３５Ｖから−１７Ｖに低減され
ている。もちろん、この例の装置においても、先に示し
た式（１）の関係を満たすような特性のダイオードを採
用することが必要であり、立ち上がりが早く、順方向の
電圧降下の低いショットキーバリアダイオードを用いる
ことが望ましい。
【００３９】さらに、図１４は、実施例６に係る半導体
装置によってインバータ回路を構成した例であり、イン
バータ回路の上アーム部４５および下アーム部４６のそ
れぞれに制御部を保護するショットキーバリアダイオー
ド２７ａ、２７ｂが設置されている。
装置によってインバータ回路を構成した例であり、イン
バータ回路の上アーム部４５および下アーム部４６のそ
れぞれに制御部を保護するショットキーバリアダイオー
ド２７ａ、２７ｂが設置されている。
【００４０】（実施例７）図１５は、逆バイアス電源２
５に定電圧用のツェナーダイオード２６が並列に接続さ
れている装置に、本発明に係るショットキーバリアダイ
オード２７を設置した半導体装置の構成を示してある。
バイパス時においてはショットキーバリアダイオード２
７のアノード電圧はツェナー電圧に固定される。
５に定電圧用のツェナーダイオード２６が並列に接続さ
れている装置に、本発明に係るショットキーバリアダイ
オード２７を設置した半導体装置の構成を示してある。
バイパス時においてはショットキーバリアダイオード２
７のアノード電圧はツェナー電圧に固定される。
【００４１】（実施例８）また、図１６は、制御部２０
を保護するダイオード２７として一般の整流ダイオード
を用いる場合を示してあり、この場合は、動作バランス
を確保するために、制御抵抗１５と直列に整流ダイオー
ド２８を設置することが望ましい。このような制御抵抗
１５に対して直列に整流ダイオード２８を設置すると、
トランジスタ２３の寄生ダイオードを介した経路の順方
向電圧はバイアス経路のそれより２倍であるので、パワ
ーＭＯＳＦＥＴ等のスイッチング半導体素子の見かけの
スレッショルド電圧をアップさせることが可能となり、
確実に整流ダイオード２７を介したバイパス経路へ電流
が抜けるので、ノイズイミュニティーの向上を図ること
が可能となる。
を保護するダイオード２７として一般の整流ダイオード
を用いる場合を示してあり、この場合は、動作バランス
を確保するために、制御抵抗１５と直列に整流ダイオー
ド２８を設置することが望ましい。このような制御抵抗
１５に対して直列に整流ダイオード２８を設置すると、
トランジスタ２３の寄生ダイオードを介した経路の順方
向電圧はバイアス経路のそれより２倍であるので、パワ
ーＭＯＳＦＥＴ等のスイッチング半導体素子の見かけの
スレッショルド電圧をアップさせることが可能となり、
確実に整流ダイオード２７を介したバイパス経路へ電流
が抜けるので、ノイズイミュニティーの向上を図ること
が可能となる。
【００４２】ところで、パワーＭＯＳＦＥＴ１１のゲー
ト・ソース間にも寄生容量が存在し、これに蓄積された
電荷は、トランジスタ２２がオンでトランジスタ２３が
オフのときトランジスタ２２を介して放電される必要が
あるが、上述のように、整流ダイオード２７にバイパス
電流を確実に流させるために整流ダイオード２８を入れ
ると、ゲート・ソース間寄生容量の電荷の放電が損なわ
れてしまう。そこで、これを改善するために、図１７に
示すような回路構成を採用する。
ト・ソース間にも寄生容量が存在し、これに蓄積された
電荷は、トランジスタ２２がオンでトランジスタ２３が
オフのときトランジスタ２２を介して放電される必要が
あるが、上述のように、整流ダイオード２７にバイパス
電流を確実に流させるために整流ダイオード２８を入れ
ると、ゲート・ソース間寄生容量の電荷の放電が損なわ
れてしまう。そこで、これを改善するために、図１７に
示すような回路構成を採用する。
【００４３】（実施例９）図１７の回路構成において
は、整流ダイオード２８とは極性を逆に並列接続したダ
イオード２８２が付加されている。これによって、ゲー
ト・ソース間寄生容量１４１の電荷は整流ダイオード２
８２を介して放電されるので、パワーＭＯＳＦＥＴの動
作を正常に行なうことができる。なお、寄生ダイオード
２３１とダイオード２８の順方向電圧降下はダイオード
２７の順方向電圧降下よりも大きいので、寄生ダイオー
ド２３１に電流が流れる前にダイオード２７に流れるの
で、トランジスタ２３の誤動作や破壊を引き起こすこと
はない。
は、整流ダイオード２８とは極性を逆に並列接続したダ
イオード２８２が付加されている。これによって、ゲー
ト・ソース間寄生容量１４１の電荷は整流ダイオード２
８２を介して放電されるので、パワーＭＯＳＦＥＴの動
作を正常に行なうことができる。なお、寄生ダイオード
２３１とダイオード２８の順方向電圧降下はダイオード
２７の順方向電圧降下よりも大きいので、寄生ダイオー
ド２３１に電流が流れる前にダイオード２７に流れるの
で、トランジスタ２３の誤動作や破壊を引き起こすこと
はない。
【００４４】（実施例１０）図１８は図１７に示すダイ
オード２８に替えて抵抗１５２を用いた例を示す。
オード２８に替えて抵抗１５２を用いた例を示す。
【００４５】この抵抗１５２によってもゲート・ソース
間寄生容量１４１の電荷を放電させることができる。た
だ、寄生ダイオード２３１の順方向電圧降下とこの抵抗
１５２の電圧降下の和がダイオード２７の順方向電圧降
下よりも小さいことが必要である。なお、パワーＭＯＳ
ＦＥＴ１１のゲート抵抗は抵抗１５１と抵抗１５２の和
であり、図１７に示す抵抗１５の値と同じものとされ
る。
間寄生容量１４１の電荷を放電させることができる。た
だ、寄生ダイオード２３１の順方向電圧降下とこの抵抗
１５２の電圧降下の和がダイオード２７の順方向電圧降
下よりも小さいことが必要である。なお、パワーＭＯＳ
ＦＥＴ１１のゲート抵抗は抵抗１５１と抵抗１５２の和
であり、図１７に示す抵抗１５の値と同じものとされ
る。
【００４６】（実施例１１）図１９は図４に示す例の改
善例を示す。図４に示す回路構成では放電電流がダイオ
ード２７とゲート抵抗１５を介して放電される。ダイオ
ード２７がショットキーバリアダイオードであれば、順
方向電圧降下が低いのでこのバイパス経路を介して放電
するが、整流ダイオードであれば、トランジスタ２３の
寄生ダイオード２３１を介しても電流が流れるおそれが
ある。そこで、本例ではトランジスタ２３のコレクタ側
に逆バイアス電流を阻止するダイオード２８２を設け
た。これによって完全にダイオード２７側に放電電流を
バイパスさせることができる。
善例を示す。図４に示す回路構成では放電電流がダイオ
ード２７とゲート抵抗１５を介して放電される。ダイオ
ード２７がショットキーバリアダイオードであれば、順
方向電圧降下が低いのでこのバイパス経路を介して放電
するが、整流ダイオードであれば、トランジスタ２３の
寄生ダイオード２３１を介しても電流が流れるおそれが
ある。そこで、本例ではトランジスタ２３のコレクタ側
に逆バイアス電流を阻止するダイオード２８２を設け
た。これによって完全にダイオード２７側に放電電流を
バイパスさせることができる。
【００４７】（実施例１２）図２０は別の改善例を示
す。この例の図１９の例と異なる点は、逆バイアス電流
を阻止するダイオード２８２をトランジスタ２８のエミ
ッタ側に設けた点にあり、図１９の例と同様な効果を得
ることができる。
す。この例の図１９の例と異なる点は、逆バイアス電流
を阻止するダイオード２８２をトランジスタ２８のエミ
ッタ側に設けた点にあり、図１９の例と同様な効果を得
ることができる。
【００４８】（実施例１３）図２１は本発明をＨブリッ
ジのドライバ回路に適用した実施例を示す。なお、図２
１において図２７に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。この回路も主スイッチ
ング半導体素子のＩＧＢＴ（Ｔ2 ）と制御回路の半導体
集積回路ＩＣ2 とを有しており、トランジスタ２３のコ
レクタ・エミッタ間にはバイパス経路のショットキーバ
リアダイオード２７が設けられている。これによって、
配線インダクタンスＬ11に誘起される逆起電力による電
流をバイパスできるので、上述の例と同様に、トランジ
スタ２２，２３の誤動作や破壊を防止でき、貫通電流に
よる電力損失を軽減することができる。
ジのドライバ回路に適用した実施例を示す。なお、図２
１において図２７に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。この回路も主スイッチ
ング半導体素子のＩＧＢＴ（Ｔ2 ）と制御回路の半導体
集積回路ＩＣ2 とを有しており、トランジスタ２３のコ
レクタ・エミッタ間にはバイパス経路のショットキーバ
リアダイオード２７が設けられている。これによって、
配線インダクタンスＬ11に誘起される逆起電力による電
流をバイパスできるので、上述の例と同様に、トランジ
スタ２２，２３の誤動作や破壊を防止でき、貫通電流に
よる電力損失を軽減することができる。
【００４９】
【発明の効果】以上説明したように、本発明は、第１
に、立ち上がり電圧の低いショットキーバリアダイオー
ドを以て電流バイパス経路を構成した点、第２に、整流
ダイオードを以て電流バイパス経路を形成すると共に、
そのバイパス経路に確実に放電電流を流し込むような回
路構成を採用した点に特徴を有するものであるので、次
のような効果を奏する。
に、立ち上がり電圧の低いショットキーバリアダイオー
ドを以て電流バイパス経路を構成した点、第２に、整流
ダイオードを以て電流バイパス経路を形成すると共に、
そのバイパス経路に確実に放電電流を流し込むような回
路構成を採用した点に特徴を有するものであるので、次
のような効果を奏する。
【００５０】 順方向の立ち上がり電圧が低く、順方
向の電圧降下の小さなショットキーバリアダイオードを
用いてバイパス経路を形成すると、スイッチング半導体
素子に発生する放電電流を、制御部をバイパスして流す
ことが可能である。従って、スイッチング半導体素子が
オフ状態での帰還容量の電荷や、配線インダクタンスに
よる逆電力による放電電流が発生しても、スイッチング
制御用半導体集積回路側の誤動作や破壊を防止できる。
さらに、半導体の動作の遅れを防止できるので、貫通電
流を抑制でき、消費電流の低減を図ることも可能とな
る。特に、バイパス経路の過電流を制限するため、スイ
ッチング半導体素子の過電流検出抵抗が含まれているの
で、電流制限抵抗として兼用できる。
向の電圧降下の小さなショットキーバリアダイオードを
用いてバイパス経路を形成すると、スイッチング半導体
素子に発生する放電電流を、制御部をバイパスして流す
ことが可能である。従って、スイッチング半導体素子が
オフ状態での帰還容量の電荷や、配線インダクタンスに
よる逆電力による放電電流が発生しても、スイッチング
制御用半導体集積回路側の誤動作や破壊を防止できる。
さらに、半導体の動作の遅れを防止できるので、貫通電
流を抑制でき、消費電流の低減を図ることも可能とな
る。特に、バイパス経路の過電流を制限するため、スイ
ッチング半導体素子の過電流検出抵抗が含まれているの
で、電流制限抵抗として兼用できる。
【００５１】 また、整流ダイオードでバイパス経路
を形成した場合にも、制御部側の放電経路に電圧降下手
段を付加することにより、上述の効果を得ることができ
る。なぜなら、放電時においては逆バイアスによる寄生
ダイオードの電圧降下に電圧降下手段の電圧降下が重畳
されるので、バイパス経路の負荷の方が小さくなり、必
然的にバイパス経路を介して放電電流が流れる。
を形成した場合にも、制御部側の放電経路に電圧降下手
段を付加することにより、上述の効果を得ることができ
る。なぜなら、放電時においては逆バイアスによる寄生
ダイオードの電圧降下に電圧降下手段の電圧降下が重畳
されるので、バイパス経路の負荷の方が小さくなり、必
然的にバイパス経路を介して放電電流が流れる。
【００５２】 スイッチング半導体素子の帰還容量に
蓄積された電荷は、通常、スイッチング制御半導体集積
回路のオン素子を介して放電されることもあるので、電
圧降下手段によって却ってその常態時の放電経路を阻害
してしまうおそれもあるが、電圧降下手段とは並列にダ
イオードを設けることによって、その放電電流を支障な
く通過させることができる。
蓄積された電荷は、通常、スイッチング制御半導体集積
回路のオン素子を介して放電されることもあるので、電
圧降下手段によって却ってその常態時の放電経路を阻害
してしまうおそれもあるが、電圧降下手段とは並列にダ
イオードを設けることによって、その放電電流を支障な
く通過させることができる。
【００５３】 更に、放電経路への逆バイアス時の流
入電流を阻止するダイオードを設けた場合には、この逆
バイアス状態のオフ素子に放電電流は流入せず、バイパ
ス経路のみに放電電流が完全に流れることになる。
入電流を阻止するダイオードを設けた場合には、この逆
バイアス状態のオフ素子に放電電流は流入せず、バイパ
ス経路のみに放電電流が完全に流れることになる。
【００５４】 バイパス経路を構成するショットキー
バリアダイオードをスイッチング半導体素子と同一基板
に作り込む第１の製造方法を採用した場合には、半導体
基板の主面でなく、スイッチング半導体素子の制御電極
層にショットキーバリアダイオードを形成することがで
きるので、ワンチップ化は勿論のこと、自由度の高いレ
イアウトとすることができる。また、スイッチング半導
体素子の形成プロセスをそのまま援用してショットキー
バリアダイオードを構成できるので、工程数の増加を招
かないという利点もある。
バリアダイオードをスイッチング半導体素子と同一基板
に作り込む第１の製造方法を採用した場合には、半導体
基板の主面でなく、スイッチング半導体素子の制御電極
層にショットキーバリアダイオードを形成することがで
きるので、ワンチップ化は勿論のこと、自由度の高いレ
イアウトとすることができる。また、スイッチング半導
体素子の形成プロセスをそのまま援用してショットキー
バリアダイオードを構成できるので、工程数の増加を招
かないという利点もある。
【００５５】 第２の製造方法を採用した場合には、
半導体基板ではなく、制御電極層と同層の単結晶上にシ
ョットキーバリアダイオードを形成できるので、良好な
特性のショットキーバリアダイオードを得ることができ
る。
半導体基板ではなく、制御電極層と同層の単結晶上にシ
ョットキーバリアダイオードを形成できるので、良好な
特性のショットキーバリアダイオードを得ることができ
る。
【図１】本発明の実施例１に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図２】本発明の実施例２に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図３】本発明の実施例３に係る半導体装置の構成を示
す回路図であり、（ａ）は共振用のコンデンサーがトラ
ンスと並列に接続された回路図、（ｂ）はトランスと直
列に接続された回路図である。
す回路図であり、（ａ）は共振用のコンデンサーがトラ
ンスと並列に接続された回路図、（ｂ）はトランスと直
列に接続された回路図である。
【図４】本発明の実施例４に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図５】本発明の実施例５に係る半導体装置の構成を示
す回路図である。
す回路図である。
【図６】図４に示す半導体装置の断面構造を示す断面図
である。
である。
【図７】図６に示す断面構造の等価回路を示す回路図で
ある。
ある。
【図８】図５に示す半導体装置の断面構造を示す断面図
である。
である。
【図９】図８に示す断面構造の等価回路を示す断面図で
ある。
ある。
【図１０】図８に示す半導体構造の製造工程をそれぞれ
示す断面図である。
示す断面図である。
【図１１】図５に示す半導体装置の別の断面構造を示す
断面図である。
断面図である。
【図１２】図１１に示す半導体構造の製造工程をそれぞ
れ示す断面図である。
れ示す断面図である。
【図１３】本発明の実施例６に係る半導体装置の構成を
示す回路図である。
示す回路図である。
【図１４】本発明に係る実施例６の半導体装置を用いて
構成されたインバータ回路を示す回路図である。
構成されたインバータ回路を示す回路図である。
【図１５】図１３と同様に逆バイアス電源が付加された
実施例７に係る半導体装置の構成を示す回路図である。
実施例７に係る半導体装置の構成を示す回路図である。
【図１６】本発明に係る半導体装置において、整流ダイ
オードを用いてバイパス経路を形成する場合の実施例８
の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例８
の構成を示す回路図である。
【図１７】本発明に係る半導体装置において、整流ダイ
オードを用いてバイパス経路を形成する場合の実施例９
の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例９
の構成を示す回路図である。
【図１８】本発明に係る半導体装置において、整流ダイ
オードを用いてバイパス経路を形成する場合の実施例１
０の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例１
０の構成を示す回路図である。
【図１９】本発明に係る半導体装置において、整流ダイ
オードを用いてバイパス経路を形成する場合の実施例１
１の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例１
１の構成を示す回路図である。
【図２０】本発明に係る半導体装置において、整流ダイ
オードを用いてバイパス経路を形成する場合の実施例１
２の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例１
２の構成を示す回路図である。
【図２１】本発明をＨ型ブリッジのドライバ回路に適用
した実施例１３を示す回路図である。
した実施例１３を示す回路図である。
【図２２】従来の半導体装置の構成を示す回路図であ
る。
る。
【図２３】図１９に示す半導体装置におけるパワーＭＯ
ＳＦＥＴに印加される電圧の変動を示すグラフ図であ
る。
ＳＦＥＴに印加される電圧の変動を示すグラフ図であ
る。
【図２４】従来の半導体装置であり、逆バイアス電源を
備えているものの構成を示す回路図である。
備えているものの構成を示す回路図である。
【図２５】（ａ）は図２４に示す半導体装置のパワーＭ
ＯＳＦＥＴに印加される電圧の変動を示すグラフ図、
（ｂ）はその逆バイアス電圧の変動を示すグラフ図であ
る。
ＯＳＦＥＴに印加される電圧の変動を示すグラフ図、
（ｂ）はその逆バイアス電圧の変動を示すグラフ図であ
る。
【図２６】従来のＨ型ブリッジのドライバ回路を示す回
路図である。
路図である。
【図２７】図２６に示すドライバ回路のスイッチング制
御用半導体集積回路の詳細を示す回路図である。
御用半導体集積回路の詳細を示す回路図である。
１・・トランス ２・・メイン電源 ３・・共振用のコンデンサー １０・・半導体装置 １１・・パワーＭＯＳＦＥＴ １２・・パワーＭＯＳＦＥＴの制御用入力端子 １３・・パワーＭＯＳＦＥＴの出力端子 １４・・パワーＭＯＳＦＥＴの帰還容量（ゲート・ドレ
イン間） １５・・制御抵抗 １６・・放電電流 １７・・過電流検出用抵抗 ２０・・制御部 ２１・・スイッチング制御用半導体集積回路の出力端子 ２２・・ＮＰＮ型トランジスタ ２３・・ＰＮＰ型トランジスタ ２５・・逆バイアス電源 ２７・・ショットキーバリアダイオード（ＳＢＤ） ２８・・整流ダイオード ３８・・ｎ+ 型半導体基板 ３９・・ｎ- 型エピタキシャル層 ４０・・ｐ型チャネル拡散層 ４０ａ・・ｐ+ 型拡散層 ４１・・ｎ+ ソース領域 ４２・・ゲート絶縁層 ４４・・多結晶シリコン層 ４４ａ・・低濃度の多結晶シリコン層（アノード電極） ４４Ｇ・・ゲート電極層 ４５・・層間絶縁層 ４６・・アルミニウム層 ４６Ｓ・・ソース電極 ４６・・カソード電極 ５４ａ・・低濃度の単結晶シリコン層（アノード電極） １４１・・・パワーＭＯＳＦＥＴの帰還容量（ゲート・
ソース間） ２３１・・寄生ダイオード ２８２・・ダイオード Ｔ1 〜Ｔ4 ・・ＩＧＢＴ Ｄ1 〜Ｄ4 ・・遮断時の逆起電力吸収用ダイオード ＩＣ1 〜ＩＣ4 ・・スイッチング制御用半導体集積回路 Ｒ1 〜Ｒ4 は制御抵抗 Ｌ11，Ｌ12，Ｌ21，Ｌ22・・配線インダクタンス Ｌ・・インダクタンス負荷
イン間） １５・・制御抵抗 １６・・放電電流 １７・・過電流検出用抵抗 ２０・・制御部 ２１・・スイッチング制御用半導体集積回路の出力端子 ２２・・ＮＰＮ型トランジスタ ２３・・ＰＮＰ型トランジスタ ２５・・逆バイアス電源 ２７・・ショットキーバリアダイオード（ＳＢＤ） ２８・・整流ダイオード ３８・・ｎ+ 型半導体基板 ３９・・ｎ- 型エピタキシャル層 ４０・・ｐ型チャネル拡散層 ４０ａ・・ｐ+ 型拡散層 ４１・・ｎ+ ソース領域 ４２・・ゲート絶縁層 ４４・・多結晶シリコン層 ４４ａ・・低濃度の多結晶シリコン層（アノード電極） ４４Ｇ・・ゲート電極層 ４５・・層間絶縁層 ４６・・アルミニウム層 ４６Ｓ・・ソース電極 ４６・・カソード電極 ５４ａ・・低濃度の単結晶シリコン層（アノード電極） １４１・・・パワーＭＯＳＦＥＴの帰還容量（ゲート・
ソース間） ２３１・・寄生ダイオード ２８２・・ダイオード Ｔ1 〜Ｔ4 ・・ＩＧＢＴ Ｄ1 〜Ｄ4 ・・遮断時の逆起電力吸収用ダイオード ＩＣ1 〜ＩＣ4 ・・スイッチング制御用半導体集積回路 Ｒ1 〜Ｒ4 は制御抵抗 Ｌ11，Ｌ12，Ｌ21，Ｌ22・・配線インダクタンス Ｌ・・インダクタンス負荷
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 17/60 17/695 (72)発明者 三田村 昌典 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 平４−115715（ＪＰ，Ａ) 特開 平１−133415（ＪＰ，Ａ) 特開 平２−7714（ＪＰ，Ａ) 特開 平３−57314（ＪＰ，Ａ) 特表 昭59−500593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 27/082 H03K 17/00 - 17/70 H01L 21/8249 H01L 21/8228 H01L 29/78
Claims (10)
- 【請求項１】 制御信号に応じて電流を導通・遮断する
スイッチング半導体素子と、このスイッチング半導体素
子の制御入力に該制御信号を供給する制御部を含むスイ
ッチング制御用半導体集積回路とを有する半導体装置で
あって、 前記スイッチング半導体素子の開閉に伴い前記制御部に
おいて生じる逆バイアスの素子を持つ放電経路に対して
ショットキーバリアダイオードを以て電流バイパスする
経路が形成されており、前記バイパス経路は前記スイッ
チング半導体素子の過電流検出抵抗を含むことを特徴と
する半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記ショットキーバリアダイオードが前記スイッチング
半導体素子と同一基板に形成されてなることを特徴とす
る半導体装置。 - 【請求項３】 制御信号に応じて電流を導通・遮断する
スイッチング半導体素子と、このスイッチング半導体素
子の制御入力に該制御信号を供給する制御部を含むスイ
ッチング制御用半導体集積回路とを有する半導体装置で
あって、 前記スイッチング半導体素子の開閉に伴い前記制御部に
おいて生じる逆バイアスの素子を持つ放電経路に対して
ショットキーバリアダイオードを以て電流バイパスする
経路が形成されており、前記ショットキーバリアダイオ
ードが前記スイッチング制御用半導体集積回路と同一基
板に形成されてなる ことを特徴とする半導体装置。 - 【請求項４】 制御信号に応じて電流を導通・遮断する
スイッチング半導体素子と、このスイッチング半導体素
子の制御入力に該制御信号を供給する制御部を含むスイ
ッチング制御用半導体集積回路と、前記制御部の出力と
前記制御入力との間に接続された制御抵抗とを有する半
導体装置であって、 前記スイッチング半導体素子の開閉に伴い前記制御部に
生じる逆バイアスの素子を持つ放電経路に対して整流ダ
イオードを以て電流バイパスする経路が形成されてお
り、前記バイパス経路は前記制御抵抗を含み、前記制御
部の出力と前記制御抵抗との間には電圧降下手段が接続
されてなることを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、
前記電圧降下手段は整流ダイオードであることを特徴と
する半導体装置。 - 【請求項６】 請求項４に記載の半導体装置において、
前記電圧降下手段は抵抗であることを特徴とする半導体
装置。 - 【請求項７】 請求項４に記載の半導体装置において、
前記電圧降下手段とは並列に接続され、前記逆バイアス
時に前記電圧降下手段にかかる印加電圧とは逆方向を順
方向とする整流ダイオードを有することを特徴とする半
導体装置。 - 【請求項８】 請求項５に記載の半導体装置において、
前記放電経路への前記逆バイアス時の流入電流を阻止す
るダイオードを有することを特徴とする半導体装置。 - 【請求項９】 制御信号に応じて電流を導通・遮断する
スイッチング半導体素子と、このスイッチング半導体素
子の制御入力に該制御信号を供給する制御部を含むスイ
ッチング制御用半導体集積回路とを有し、前記スイッチ
ング半導体素子の開閉に伴い前記制御部において生じる
逆バイアスの素子を持つ放電経路に対してショットキー
バリアダイオードを以て電流バイパスする経路が形成さ
れており、前記ショットキーバリアダイオードが前記ス
イッチング半導体素子と同一基板に形成されてなる半導
体装置の製造方法において、 一部が前記スイッチング半導体素子の制御電極層となる
べき同一層の不純物ドープの多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層の一部をマスクして前
記多結晶シリコン層の不純物濃度を更に高濃度化する工
程と、形成された前記不純物高濃度の前記多結晶シリコ
ン層上に絶縁層を形成してから前記マスクした部位にコ
ンタクト穴を形成する工程と、一部が前記スイッチング
半導体素子の出力電極層となるべき同一層の金属層を前
記絶縁層上に形成して前記マスクした部位の多結晶シリ
コン層に接触させる工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項１０】 制御信号に応じて電流を導通・遮断す
るスイッチング半導体素子と、このスイッチング半導体
素子の制御入力に該制御信号を供給する制御部を含むス
イッチング制御用半導体集積回路とを有し、前記スイッ
チング半導体素子の開閉に伴い前記制御部において生じ
る逆バイアスの素子を持つ放電経路に対してショットキ
ーバリアダイオードを以て電流バイパスする経路が形成
されており、前記ショットキーバリアダイオードが前記
スイッチング半導体素子と同一 基板に形成されてなる半
導体装置の製造方法において、 一部が前記スイッチング半導体素子の制御電極層となる
べき同一層の不純物高濃度の多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層の一部に開口部を形成
する工程と、前記開口部にエピタキシャル成長により周
りの前記不純物濃度よりも低い不純物濃度の単結晶シリ
コン層を形成する工程と、前記不純物高濃度の前記多結
晶シリコン層上に絶縁層を形成してから前記不純物低濃
度の単結晶シリコン層の部位にコンタクト穴を形成する
工程と、一部が前記スイッチング半導体素子の出力電極
層となるべき同一層の金属層を前記絶縁層上に形成して
前記不純物低濃度の単結晶シリコン層に接触させる工程
と、を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05149940A JP3139223B2 (ja) | 1992-11-26 | 1993-06-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31698492 | 1992-11-26 | ||
| JP4630793 | 1993-03-08 | ||
| JP5-46307 | 1993-03-08 | ||
| JP4-316984 | 1993-03-08 | ||
| JP05149940A JP3139223B2 (ja) | 1992-11-26 | 1993-06-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318678A JPH06318678A (ja) | 1994-11-15 |
| JP3139223B2 true JP3139223B2 (ja) | 2001-02-26 |
Family
ID=27292566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05149940A Expired - Fee Related JP3139223B2 (ja) | 1992-11-26 | 1993-06-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139223B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107064597A (zh) * | 2016-02-04 | 2017-08-18 | 阿尔卑斯电气株式会社 | 自供电式的电流传感器 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3728869B2 (ja) * | 1996-08-20 | 2005-12-21 | ブラザー工業株式会社 | インクジェットヘッド |
| JP4218221B2 (ja) * | 2001-04-02 | 2009-02-04 | 富士電機デバイステクノロジー株式会社 | 電力変換器の駆動回路 |
| JP4250412B2 (ja) * | 2002-12-13 | 2009-04-08 | 三菱電機株式会社 | 半導体装置 |
| JP4900662B2 (ja) | 2006-03-02 | 2012-03-21 | 独立行政法人産業技術総合研究所 | ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 |
| JP5747445B2 (ja) | 2009-05-13 | 2015-07-15 | 富士電機株式会社 | ゲート駆動装置 |
| US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
| JP5585732B2 (ja) | 2011-07-07 | 2014-09-10 | 富士電機株式会社 | ゲート駆動装置 |
| JP5576894B2 (ja) * | 2012-03-24 | 2014-08-20 | 株式会社東芝 | Ｆｅｔ駆動回路およびｆｅｔモジュール |
| JP6089850B2 (ja) * | 2013-03-25 | 2017-03-08 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
| CN107924872B (zh) | 2016-02-18 | 2022-03-04 | 富士电机株式会社 | 绝缘栅半导体装置 |
| CN107835002B (zh) | 2017-09-20 | 2024-03-12 | 同方威视技术股份有限公司 | 固态脉冲调制器中的保护电路、振荡补偿电路和供电电路 |
-
1993
- 1993-06-22 JP JP05149940A patent/JP3139223B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107064597A (zh) * | 2016-02-04 | 2017-08-18 | 阿尔卑斯电气株式会社 | 自供电式的电流传感器 |
| CN107064597B (zh) * | 2016-02-04 | 2021-03-12 | 阿尔卑斯阿尔派株式会社 | 自供电式的电流传感器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06318678A (ja) | 1994-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0505191B1 (en) | Semiconductor device with low concentration n region to improve dV/dt capability | |
| JP2988859B2 (ja) | パワーｍｏｓｆｅｔ | |
| JP2982785B2 (ja) | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ | |
| EP0343977A2 (en) | Mosfet having drain voltage detection function | |
| US5221850A (en) | Conductivity-modulating mosfet | |
| JPH08306924A (ja) | 高電圧保護能力を備えた半導体装置 | |
| JP3164065B2 (ja) | 半導体装置 | |
| JP3139223B2 (ja) | 半導体装置及びその製造方法 | |
| US20040004263A1 (en) | MOS power transistor | |
| US6256184B1 (en) | Method and apparatus for providing electrostatic discharge protection | |
| JP3155134B2 (ja) | 半導体装置 | |
| JP4501178B2 (ja) | 半導体装置のための保護装置 | |
| JP3075007B2 (ja) | スイッチング装置及びダブルゲート型半導体装置の制御装置 | |
| JP3183020B2 (ja) | 保護回路を内蔵した絶縁ゲート型半導体装置 | |
| JP3665367B2 (ja) | 半導体装置 | |
| US20020000609A1 (en) | Semiconductor device | |
| JP3444263B2 (ja) | 制御回路内蔵絶縁ゲート半導体装置 | |
| JP3444045B2 (ja) | 半導体回路およびその駆動方法並びに半導体素子 | |
| JP3663258B2 (ja) | 制御回路内蔵絶縁ゲート型半導体装置 | |
| US6707653B2 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit | |
| KR940008225B1 (ko) | 전력스위칭용모스트랜지스터 | |
| JP2001015750A (ja) | 半導体装置およびその使用方法 | |
| JP2783191B2 (ja) | 半導体装置の保護回路 | |
| JPH04280670A (ja) | スイッチ回路およびゲート電圧クランプ型半導体装置 | |
| US5532502A (en) | Conductivity-modulated-type MOSFET |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071215 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |