JP2007266520A

JP2007266520A - 電力半導体装置

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Publication number: JP2007266520A
Application number: JP2006092743A
Authority: JP
Inventors: Kentaro Yasuda; 健太郎安田; Takahiro Saeki; 貴広佐伯; Katsuaki Saito; 克明斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2007-10-11
Anticipated expiration: 2026-03-30
Also published as: JP4992269B2

Abstract

【課題】チップ面積に占める導通領域面積の割合を増大し、かつ阻止耐圧を安定化した高電圧半導体装置を提供する。
【解決手段】本発明の高電圧半導体装置は、主ｐｎ^- 接合を形成するｐ層をリング状に取り囲む多重に配置したｐ層と、このｐ層をさらに取り囲むリング状のｎ⁺ 層とを有し、多重のｐ層及びｎ⁺ 層の間及びその直下にｎ層配置して、高電圧半導体装置の等電位線の伸びを抑えることにより、電圧阻止領域の面積を縮小し、導通領域面積を増大し、界面の電荷の影響を受けにくい、安定した阻止耐圧を実現する。
【選択図】図１

Description

本発明は、電力半導体装置に係り、特に１.７ｋＶ以上の高い阻止電圧を有するプレーナ型電力半導体装置に関する。

最近、プレーナ型半導体装置の阻止電圧の向上が著しい。特許文献１では主電極と補助電極の長さの最適化を図り、等電位線を均等にすることで高電圧の阻止特性を得ている。

図２は、プレーナ型半導体装置の一例であるダイオードの平面図を示す。半導体装置１には、主電流を流す主電極２２と、この主電極２２をトラック状に取り囲む補助電極２２１、２２２、２２３、２２４、２２５、２２６、２２７と、さらに半導体装置１の最外周部であるｎ⁺ 層１４の電位に固定された補助電極２３が形成されている。また、図２中（ａ）で示した電圧阻止領域２をターミネーション領域と言い、図２中（ｂ）で示したｐ層１３の導通領域をアクティブ領域と言う。

図３は、図２の半導体装置１のＡ−Ａ′断面を示す。半導体基体であるｎ^- 層１２の他方の表面側にｎ⁺ 型またはｐ⁺ 型の半導体領域１１がエピタキシャル成長または拡散にて形成される。ここで、半導体領域１１の導電型は、絶縁ゲート型バイポーラトランジスタやＭＯＳ制御サイリスタ等のｐエミッタ層を有する半導体装置の場合にはｐ⁺ 型となり、ＭＯＳＦＥＴやダイオード等の場合はｎ⁺ 型となる。ｎ^- 層１２は一方の主表面に接し、半導体領域１１は他方の主表面に接する。ｎ^- 層１２が接する主表面からｐ層１３が拡散により形成されている。ｐ層１３を囲むようにｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７が形成される。さらに半導体装置１の最外周には、これらのｐ層を囲むようにチャンネルストッパとなるｎ⁺ 層１４が設けられている。

図３下面の他方の主表面には主電極２１がｎ⁺ 層またはｐ⁺ 層の半導体領域１１に低抵抗接触している。図３上面のｐ層１３にはもう一方の主電極２２が形成され、その一部は、絶縁膜３０を介してｎ^- 層１２上に延びている。この部分をフィールドプレートと言い、ｐ層１３とｎ⁺ 層またはｐ⁺ 層の半導体領域１１が逆バイアスされたときに生じる電界を緩和する役目を持つ。特に、電界が強くなりやすいｐ層１３の角の領域の電界緩和に有効である。その他のｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７は、主電極２１にプラス、他方の主電極２２にマイナスが印加された場合、その印加電圧を分散する役目を持つ。ここで、ＭＯＳＦＥＴやダイオード等の場合を例に取ると、主電極２１の電位はｎ⁺ 層の半導体領域１１に伝わり、ｎ⁺ 層の半導体領域１１とｎ^- 層１２はｎ⁺ ／ｎ^- 接合であるため、ほぼ同電位となり、さらにｎ⁺ 層１４も同様の電位となる。この結果、ｐ層１３とｎ⁺ 層１４が逆バイアス状態になり、各ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７は中間の電位を持つことになる。例えば、主電極２１に２０００Ｖが印加され、もう一方の主電極２２が０Ｖの場合、ｐ層１３１は３００Ｖ、ｐ層１３２は６００Ｖ、ｐ層１３３は９００Ｖ、ｐ層１３４は１２００Ｖ、ｐ層１３５は１５００Ｖ、ｐ層１３６は１８００Ｖ、ｐ層１３７は２１００Ｖ、ｎ⁺ 層１４は約２５００Ｖとなる。このように電位を分散することで、プレーナ型の半導体装置１の高電圧化が可能となる。

さらに、各ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７には補助電極２２１、２２２、２２３、２２４、２２５、２２６、２２７が各々形成され、フィールドプレートがそれぞれに設けられ、図３に示す長さＬ、Ｒでｎ^- 層１２上に延びている。これらのフィールドプレートも各ｐ層の角に加わる電界を緩和する。また、ｎ⁺ 層１４には、別の補助電極２３が形成され、半導体装置１の内側に延びるフィールドプレートが設けられている。これもｎ⁺ 層１４の角に加わる電界を緩和する役目を持つ。このように、ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７による電位分散と、フィールドプレートによる電界緩和によりプレーナ型半導体装置の高電圧化が可能となっている。なお、ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７は、ＦＬＲ（Field Limiting Ring ）と呼ばれている。

特開２０００−２０８７６８号公報（図１、（００２２）段落から（００２５）段落の記載。）

しかしながら、このようなＦＬＲを持つ高電圧のプレーナ型半導体装置においても、改善すべき点が存在する。１つ目は高電圧化に伴いチップ面積当りのアクティブ面積の割合が減少することであり、２つ目はより安定した阻止耐圧の確保である。

前者について、図３の部分拡大図である図４を用いて説明する。破線は、等電位線４０を示す。ｐ層１３６、１３７と補助電極２２６、２２７のフィールドプレートとにより、等電位線４０が周辺方向に伸ばされていることがわかる。阻止耐圧が増加してもｐ層１３６、１３７間の等電位線密度が低いため、等電位線は周辺方向へ配分されることになる。このため阻止耐圧の増加に伴い、ＦＬＲ本数を増加せざるをえない。

以上より、半導体装置が高耐圧になる程、チップ面積当りのターミネーション領域の面積が増大し、アクティブ領域の面積は減少することになる。これは、高耐圧半導体装置の導通時の電圧降下が増大する原因の１つでもある。

次に後者について説明する。等電位線の広がりは絶縁膜３６とｎ^- 層１２との界面に存在して固定的な値を持つ界面電荷にも影響を受け、これにより等電位線がターミネーション領域の内側または外側に偏る現象が生じ、阻止耐圧に大きく影響する。この界面電荷の密度をＱｓｓと表す。界面電荷の密度Ｑｓｓはチップ製作プロセス工程に強く依存し、コントロールすることが難しい。また、このＱｓｓが阻止耐圧に及ぼす影響は、ｎ^- 層１２の不純物濃度が低い高耐圧半導体装置ほど大きい。

本発明は半導体装置の阻止電圧を維持しながら、ターミネーション領域の面積を減少させることにより、アクティブ領域の面積を増大させ、さらに界面電荷の密度Ｑｓｓによる影響を受けにくい、プレーナ型半導体装置を実現することを目的とする。

本発明の電力半導体装置は、主ｐｎ接合を形成するｐ層をリング状に取り囲む多重のｐ層、それらをさらに取り囲むリング状のｎ⁺ 層を有するプレーナ型半導体装置において、多重のｐ層及びｎ⁺ 層の間及び直下にｎ層を有する。

本発明によれば、高電圧半導体装置の等電位線の伸びを抑えることにより、電圧阻止領域の面積を縮小でき、導通領域面積を増大することができる。また、界面電荷の影響を受けにくい、安定した阻止耐圧を実現することができる。

以下本発明の詳細を図面を用いて説明する。

図１は、本実施例の１.７ｋＶ以上の高い阻止電圧を有する高電圧電力半導体装置のターミネーション領域を示す断面図である。半導体装置１においては、半導体基体であるｎ^- 層１２の他方の表面側にｎ⁺ 型またはｐ⁺ 型の半導体領域１１がエピタキシャル成長または拡散にて形成される。ここで、半導体領域１１の導電型は、絶縁ゲート型バイポーラトランジスタやＭＯＳ制御サイリスタ等のｐエミッタ層を有する半導体装置の場合にはｐ⁺ 型となり、ＭＯＳＦＥＴやダイオード等の場合はｎ⁺ となる。ｎ^- 層１２は一方の主表面に接し、半導体領域１１は他方の主表面に接する。ｎ^- 層１２が接する主表面からｐ層１３が拡散により形成されている。ｐ層１３を囲むようにＦＬＲのｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７が形成される。さらに半導体装置１の最外周には、これらのＦＬＲを囲むようにチャンネルストッパとなるｎ⁺ 層１４が設けられている。さらに各ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７、およびｎ⁺ 層１４とｎ^- 層１２の間にｎ層１５が形成される。半導体領域１１が接する主表面には主電極２１が、ｐ層１３にはフィールドプレートを持つもう一方の主電極２２が、それぞれ低抵抗接触するように形成されている。各ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７、およびｎ⁺ 層１４には、それぞれ補助電極２２１、２２２、２２３、２２４、２２５、２２６、２２７、２３が、各層に低抵抗接触するように設けられている。補助電極２２１〜２２７は、絶縁膜３０〜３７を介してｎ^- 層１２の表面上を覆うフィールドプレートを有している。また、補助電極２３も同様に、フィールドプレートを有している。

本実施例が、図３に示す従来技術の半導体装置の構造と異なる点は、各ｐ層１３１、１３２、１３３、１３４、１３５、１３６、１３７、およびｎ⁺ 層１４とｎ^- 層１２の間に第１導電型の第５の半導体領域であるｎ層１５が形成されている点である。この効果を図５に示す本実施例の電位分布を使って説明する。

図５は図１の部分拡大図である。ｐ層１３６、１３７、およびｎ^- 層１２の間にｎ層１５を有している。なお、ｎ層１５はｐ層１３６、１３７を覆う様に形成されていても、ｐ層１３６、１３７の間に形成されていても良い。

図５では、ｐ層１３６、１３７、および補助電極２２６、２２７の間の等電位線が図４より多くなっている。これはｎ^- 層１２より高濃度のｎ層１５を有することにより、等電位線の外周部への伸びが抑えられているためである。図１のようにｐ層１３６、１３７を覆うようにｎ層１５が形成されていれば主表面の全体で、また、ｐ層１３６、１３７の間に形成されていればその間の領域のみで等電位線の伸びを抑えることができる。これによって、外周部には等電位線が到達していないＦＬＲが存在することになる。このＦＬＲは阻止電圧を維持したまま削減することができるため、チップ当りのアクティブ面積の割合を増大することできる。

図６にｎ層１５の表面不純物濃度と、あるチップサイズでのアクティブ面積及び阻止耐圧について調査した結果を示す。ｎ層１５の濃度をｎ^- 層１２の濃度より高くすると、ある濃度のところで等電位線の伸びが抑えられ、ＦＬＲを削減することができるため、アクティブ領域の面積を広くすることができる。しかし、耐圧はｎ層１５の濃度をｎ^- 層１２の濃度より高くすると、ｐ層の角に電界が集中しやすくなるため、ある濃度のところで急激に低下する。以上より、ｎ層１５の濃度には最適値が存在する。この最適値はｎ^- 層１２の不純物濃度、ｐ層１３、１３１〜１３７、およびｎ⁺ 層１４の間隔、フィールドプレート長Ｌ、Ｒに依存する。

さらに、ｎ層１５の表面不純物濃度と阻止耐圧の関係を界面電荷の密度Ｑｓｓ大小の両者について調査した結果を図７に示す。ｎ層１５の表面不純物濃度がｎ^- 層１２と同等のときには界面電荷の密度Ｑｓｓが大きいと阻止耐圧は低いが、表面不純物濃度を高くすると界面電荷の密度Ｑｓｓによる影響を抑えることができるため界面電荷の密度Ｑｓｓの小さいときと同等の高い阻止耐圧が得られる。さらにｎ層１５の表面不純物濃度を高くすると図６と同様に耐圧は低下する。

本実施例の電力半導体装置の断面模式図を図８に示す。本実施例は、図８に示すように、ｐ層１３、１３１〜１３７、及びｎ⁺ 層１４よりも浅いｎ層１５を、絶縁膜３０〜３７の直下に極浅く入れた。本実施例では、ｎ層１５の不純物濃度を高くすることにより、さらに界面電荷の密度Ｑｓｓの影響を受けにくくなるので安定した阻止耐圧を確保出来る。

本実施例の電力半導体装置の断面模式図を図９に示す。本実施例は、図９に示すように、ｎ層１５を一部に配置した実施例である。ｐ層１３、１３１〜１３７、及びｎ⁺ 層１４のいずれか一部に適用しても、等電位線を均等にし、かつ外周部へ伸びを抑えることが可能となり、図５と同様の効果が得られる。

本実施例の電力半導体装置の断面模式図を図１０に示す。本実施例は、図１０に示すように、ＦＬＲの最外周のｐ層の外周側から、絶縁膜３７及びチャネルストッパであるｎ⁺ 層１４の直下を覆うようにｎ層１５を配置した。等電位線がチップ端のダイシングエリアのダイシングで生じる歪に到達すると漏れ電流が発生する。本実施例により、等電位線はチップの端に到達しにくくなるため、漏れ電流の発生を抑えることができ、安定した阻止耐圧を確保出来る。

本実施例の電力半導体装置の断面模式図を図１１に示す。本実施例は、図１１に示すように、実施例２、実施例３、実施例４で説明した、図８〜図１０を組み合わせたものである。本実施例の電力半導体装置は、アクティブ面積を増大しつつ、安定した阻止耐圧を有する。

以上、本発明の実施例について説明したが、本実施例において各半導体領域の導電型を逆極性にしたものについても同じ作用、効果がある。

実施例１の半導体装置のターミネーション領域の概略断面図。従来技術のプレーナ型半導体装置であるダイオードの平面図。図２の従来技術の半導体装置のＡ−Ａ′の断面。図３の部分拡大図。図１の部分拡大図。表面不純物濃度とアクティブ面積及び阻止耐圧の関係。界面電荷の密度Ｑｓｓの大小と表面不純物濃度と阻止耐圧との関係の説明図。実施例２の半導体装置の概略断面図。実施例３の半導体装置の概略断面図。実施例４の半導体装置の概略断面図。実施例５の半導体装置の概略断面図。

符号の説明

１…半導体装置、２…電圧阻止領域、１１…半導体領域、１２…ｎ^- 層、１３、１３１、１３２、１３３、１３４、１３５、１３６、１３７…ｐ層、１４…ｎ⁺ 層、１５…ｎ層、２１、２２…主電極、２３、２２１、２２２、２２３、２２４、２２５、２２６、２２７…補助電極、３０、３１、３２、３３、３４、３５、３６、３７…絶縁膜、４０…等電位線、４５…界面電荷。

Claims

一対の主表面を持つ第１導電型の第１の半導体領域と、一方の主表面より第１の半導体領域内に延びる第２導電型の第２の半導体領域と、第２の半導体領域を囲むように形成され、一方の主表面より第１の半導体領域内に延びる第２導電型の複数の第３の半導体領域と、第３の半導体領域を囲むように形成され、一方の主表面より第１の半導体領域に延びる第１導電型の第４の半導体領域と、
他方の主表面に形成された第１の主電極と、第２の半導体領域に低抵抗接触し、絶縁膜を介して形成される第２の主電極と、第３の半導体領域に低抵抗接触し、第２の半導体領域の側及びその反対側に絶縁膜を介して形成される複数の補助電極と、を有し、
一方の主表面より第１の半導体領域に延びる第２導電型の第２の半導体領域及び、一方の主表面より第１の半導体領域に延びる第２導電型の第３の半導体領域及び、一方の主表面より第１の半導体領域内に延びる第１導電型の第４の半導体領域を侵さず、一方の主表面より第１の半導体領域内に延びる、第１導電型の第５の半導体領域を有することを特徴とする半導体装置。
請求項１項において、前記第１導電型の第５の半導体領域は、その拡散長が、前記第２の半導体領域または、前記第２導電型の第３の半導体領域または、前記第１導電型の第４の半導体領域の拡散深さより深いことを特徴とする半導体装置。
請求項２項において、前記第１導電型の第５の半導体領域は、
前記第２導電型の第２の半導体領域または、前記第２導電型の第３の半導体領域または、前記第２導電型の第２の半導体領域と、複数ある第２導電型の第３の半導体領域と、第１導電型の第４の半導体領域の一部分の領域を囲むように、配置されていることを特徴とする半導体装置。
請求項１項において、前記第１導電型の第５の半導体領域はその拡散長が、
第１の半導体領域に延びる第２導電型の第２の半導体領域または、一方の主表面より第１の半導体領域に延びる第２導電型の第３の半導体領域または、一方の主表面より第１の半導体領域に延びる第１導電型の第４の半導体領域の拡散深さより浅いことを特徴とする半導体装置。
請求項４項において、前記第１導電型の第５の半導体領域は、
前記第２導電型の第２の半導体領域または、前記第２導電型の第３の半導体領域または、一方の主表面より第１の半導体領域に延びる第１導電型の第４の半導体領域を侵さず、一方の主表面より第１の半導体領域に延びる第２導電型の第２の半導体領域と、複数ある第２導電型の第３の半導体領域と、第１導電型の第４の半導体領域のいずれかの間に、有することを特徴とする半導体装置。