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JP2007258485A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）の設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供する。
【解決手段】Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、バッファ層との界面のＧｅ濃度に応じたＧｅ濃度でバッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、フィンのゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、フィンにおけるゲート絶縁膜を介してゲート電極と対向したチャネル領域は、ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置とする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に係り、特に、ＦｉｎＦＥＴ（Fin- Field Effect Transistor）のデバイス構造、及びその製造方法に関する。
近年、シリコン基板上に形成されるＬＳＩにおいて、そこに用いられる素子の微細化によって高性能化が達成されてきている。これは論理回路、またはＳＲＡＭなどの記憶装置に用いられるＭＯＳＦＥＴにおいて、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることで実現されている。現在３０ｎｍ以下の短チャネル領域においてカットオフ特性を改善するために、例えば、３次元構造ＭＩＳ型半導体装置の一種として、ＳＯＩ基板を用いてＳＯＩ層を短冊状に細く切り出して突起状領域を形成し（これをフィン（Ｆｉｎ）という）、それにゲート電極を立体交差させることで、切り出した突起状基板の上面及び側面をチャネルとするダブルゲート型Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ−ＳＯＩ ＭＯＳＦＥＴが提案されている（例えば、特許文献１参照）。この形のＦＥＴを特にＦｉｎＦＥＴと呼んでいる。
一方、最近ではデバイス性能、特に電流駆動力を改善するためにＭＯＳＦＥＴのチャネル領域に対して高いキャリア移動度を得るための工夫がなされてきている。
従来の他の半導体装置として、例えば、シリコンに歪みを加えてサブバンド構造を変調し、キャリアの散乱確率と伝導の有効質量（conductivity mass）を改善することで高いキャリア移動度を得ようとする歪みシリコン技術がある。これを実現する方法の一例として、ＳｉとＧｅの混晶層上にＳｉをエピタキシャル成長させ、両者の格子定数の違い（約４．８％）を利用してＳｉ層に引張り応力を与えて高性能ｎ型ＦＥＴを形成する。
また、ｐ型ＦＥＴにおいてはＧｅ自身をチャネルにすると高いホール移動度を持つのでこれもＣＭＯＳ高性能化に寄与できる。この場合、ＳｉＧｅ、もしくはｐｕｒｅ Ｇｅに近い層を使う場合があるが、いずれにしても高濃度のＧｅ層を基板上に作りこむ必要がある。これにはＳＧＯＩ（Silicon Germanium on Insulator）基板のＳｉＧｅ領域を酸化してＧｅ濃縮するか、もしくはＳｉＧｅ上に高濃度ゲルマニウム層をエピタキシャル成長することで得られる（例えば、非特許文献１参照）。
しかし、非特許文献１によると、プレーナ（planar）型ＦＥＴは比較的簡単に形成できるが、Ｇｅチャネル、もしくはＳｉＧｅチャネルのＦｉｎＦＥＴを想定した場合には問題がある。例えば、従来のＳｉＧｅ／バッファ層 ＳｉＧｅ／Ｓｉ積層構造ウエハーに酸化によるＧｅ濃縮工程を行って高濃度ゲルマニウム層を形成するには、基板底部へのＧｅ拡散を抑制するために基板構造はＳＧＯＩ（Silicon Germanium on Insulator）基板に限定されてしまう。また縦方向への酸化によってＧｅ濃縮を行っているため、この場合Ｇｅ濃度の高い領域の厚さは当初のＳｉＧｅ膜の厚さよりも小さくなる。従って、ＦｉｎＦＥＴのＦｉｎ高さ、すなわち最大チャネル幅がそれで決まってしまうので、ＦｉｎＦＥＴの電流駆動力が必然的に制限されることになり、設計の自由度が失われる。
また、ＳｉＧｅ層上に高濃度ゲルマニウム層をエピタキシャル成長で形成する場合は、Ｓｉ基板上にバッファ層、緩和層を形成しておいてからＧｅ層をエピタキシャル成長させる必要があり、やはりＧｅ層の膜厚を大きく取れない。もしＧｅを厚く積めたとしてもフィンの根元に近い領域では圧縮応力がかかっているが、フィン上部では応力が弱くなり、チャネル中での応力が一様にならないという問題がある。
特開２００５−１９９７０号公報 S. Takagi et al: IEDM Tech. Dig. pp. 57-61, (2003)
本発明の目的は、ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）が大きくできて、設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供することにある。
本発明の一態様によれば、Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、前記バッファ層との界面のＧｅ濃度に応じたＧｅ濃度で前記バッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、前記フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、前記フィンの前記ゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、前記フィンにおける前記ゲート絶縁膜を介して前記ゲート電極と対向したチャネル領域は、前記ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置を提供する。
本発明の一態様によれば、Ｓｉ半導体層上にＧｅ濃度を段階的に変化させて形成されたバッファ層と前記バッファ層の上にＧｅ濃度を略一定にして形成されたＳｉＧｅ層とを有する基板を所定の形状にエッチングしてフィンを形成する第１の工程と、前記フィンのバッファ層とＳｉＧｅ層を酸化して酸化層を形成することにより、前記フィンのＧｅ濃度を高める第２の工程と、前記酸化層をエッチングにより除去する第３の工程と、前記酸化層がエッチング除去された前記フィンの側面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介してゲート電極を形成する第４の工程と、前記ゲート電極の両側にソース領域及びドレイン領域を形成する第５の工程と、を含むフィン構造の半導体装置の製造方法を提供する。
本発明の実施の態様によれば、ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）が大きくできて、設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供することが可能となる。
（本発明の第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置であるｐ型ＦｉｎＦＥＴ（以下、ｐＦｉｎＦＥＴという）の構成を示す図である。
ｐＦｉｎＦＥＴは、所定の高さで形成されたフィン２０、ゲート電極３０、ソース領域４０、及び、ドレイン領域５０とを有して構成され、各素子は、素子分離膜６０で素子分離されている。
フィン２０は、Ｓｉ半導体層１０ｃ上にＧｅ濃度が段階的に変化して形成されたバッファ層１０ａとこのバッファ層１０ａ上にＧｅ濃度が略一定に形成されたＳｉＧｅ層１０ｂとにより形成された半導体基板１０上に、所定の厚さ及び所定の高さで形成されている。ＳｉＧｅ層１０ｂは、ｎ型不純物で所定の濃度に形成されている。また、フィン２０の厚さは、例えば、２０ｎｍ、フィンの高さは、５０ｎｍ〜１００ｎｍである。
フィン２０において、ゲート電極３０の下部には、ゲート絶縁膜３１を介して、ゲート電極３０と対向したチャネル領域３２がＳｉＧｅ層１０ｂの領域内に形成されている。
ソース領域４０、及び、ドレイン領域５０は、ゲート電極３０と対向したチャネル領域３２の両側に形成されている。ソース領域４０、及び、ドレイン領域５０は、ボロンＢ等のｐ型不純物がイオン注入されて所定の不純物濃度に形成されている。尚、以上のほかに、一般的に具備されているので図示は省略したが、ソース領域４０、及び、ドレイン領域５０へ電圧を印加するためのコンタクト部、電極部等がある。以下に、製造方法を説明しながら、上記半導体装置１を説明する。
（第１の実施の形態に係る半導体装置の製造方法）
図２（ａ）、（ｂ）、（ｃ）、（ｄ）、図３（ａ）、（ｂ）、（ｃ）、図４（ａ）、（ｂ）、（ｃ）、図５（ａ）、（ｂ）、（ｃ）、図６（ａ）、（ｂ）、（ｃ）は、本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
（１ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ（Chemical Vapor Deposition）法により、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。ＳｉＧｅ層１０ｂを、ｎ型不純物で所定の濃度に形成する。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、一定であることが好ましい。上記のようにして形成された半導体基板１０において、ＳｉＧｅ層１０ｂの上にＳｉＮマスク１１を形成する（図２（ａ））。本実施の形態においては、ＳｉＮマスク１１が形成された半導体基板１０を予め準備しておくことにより、以下の工程から本実施の形態に係る製造方法を始めることができる。
（１ｂ）リソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥ（Reactive Ion Etching）によりフィン２０を形成する（図２（ｂ））。
（１ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層１０ｂを酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図２（ｃ））。
（１ｄ）ＳｉＮマスク１１をホットリン酸により、スリミングして酸化後のＳｉＧｅ層１０ｂとほぼ同じ厚さにする（図２（ｄ））。
（１ｅ）ＳｉＧｅ層１０ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図３（ａ））。
（１ｆ）各ＦｉｎＦＥＴの素子分離のため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を堆積、充填する（図３（ｂ））。
（１ｇ）素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする（図３（ｃ））。
（１ｈ）各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散されるので、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図４（ａ））。
（１ｉ）ゲートとなるポリシリコンを堆積させる工程である。ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる（図４（ｂ））。
（１ｊ）上記の工程後、平坦化する。ＣＭＰにより、ＳｉＮマスク１１の上端をストッパ位置として、ポリシリコン７０を平坦化処理する（図４（ｃ））。
（１ｋ）平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる（図５（ａ））。
（１ｌ）ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト１３をＳｉＮ膜１２上に形成する（図５（ｂ））。
（１ｍ）ＳｉＮ膜１２をＲＩＥ等によりエッチングする（図５（ｃ））。
（１ｎ）ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される（図６（ａ））。
（１ｏ）ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部（図示を省略）を各々形成する。ゲート側壁３４を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる（図６（ｂ））。
（１ｐ）ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。ここで、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を各々形成する（図６（ｃ））。
（１ｑ）上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成することにより、ｐＦｉｎＦＥＴが作製されることになる。
（第１の実施の形態の効果）
１．本発明の第１の実施の形態によれば、高濃度Ｇｅをエピタキシャル成長させてある程度の膜厚を形成してからＦｉｎＦＥＴを構成した場合よりもフィン高さを比較的大きく確保できる。そして、ＦｉｎＦＥＴにおいて、チャネル領域を高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルとできるので、キャリア移動度の向上に有利な効果を有する。
２．また、バッファ層を介してＳｉＧｅ層をエピタキシャル成長させてフィンを形成し、チャネル領域として転移密度の大きいバッファ層を使用しないので、結晶欠陥が少ないフィン構造のＦＥＴを形成しやすい。そして、フィン下部に不純物をイオン注入して、パンチスルーストッパを形成するので、接合リーク電流の増大を抑制する効果を有する。
３．また、Ｇｅ濃度はフィン表面が高く、中心部にかけて傾斜分布を持つような低温酸化を行うことにより、中心部のＳｉＧｅ部のＧｅ濃度を小さくすることができる。従って外側のフィン表面よりも内部の方が格子定数が小さいので、フィン表面のＧｅチャネルに対しては圧縮歪みが印加されることになり、キャリア移動度の向上に有利な効果を有する。
４．また、素子分離のために高価なＳＧＯＩ基板等を使用しないので、コスト低減にも効果を有する。
（本発明の第２の実施の形態）
第２の実施の形態は、第１の実施の形態において、基板底部へのＧｅ拡散を抑制するためにＳｉ半導体基板の替わりに、ＳＧＯＩ基板を使用してｐＦｉｎＦＥＴを構成したものである。以下においては、第１の実施の形態との相違点について、その製造工程を説明する。
（第２の実施の形態に係る半導体装置の製造方法）
図７（ａ）、（ｂ）は、本発明の第２の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
（２ａ）Ｓｉ基板１００上に、埋め込み酸化膜であるＢＯＸ層１００ｄ、その上に形成されたＳｉ層１００ｃ、その上に形成されたバッファ層１００ａ、及び、その上にＧｅ濃度を略一定にして形成されたＳｉＧｅ層１００ｂを有するＳＧＯＩ基板を用意する。すなわち、ＢＯＸ層１００ｄ上のＳｉ層１００ｃには、Ｇｅ濃度を段階的に変化させてバッファ層１００ａが形成され、その上に、ＳｉＧｅ層１００ｂがＧｅ濃度を略一定にして形成されている。バッファ層１００ａは、ＢＯＸ層１００ｄからＳｉＧｅ層１００ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながら形成されている。ＳｉＧｅ層１００ｂは、ｎ型不純物で所定の濃度に形成されている。ＳｉＧｅ層１００ｂの上には、ＳｉＮマスク１１が形成されている（図７（ａ））。
（２ｂ）〜（２ｄ）の工程は、第１の実施の形態の（１ｂ）〜（１ｄ）の工程と同様である。
（２ｅ）ＳｉＧｅ層１００ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１００ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間のＢＯＸ層１００ｄの埋め込み酸化膜も、この工程により除去される。従って、エッチング量を時間の管理等により注意しながらこの工程を実施するのが好ましい（図７（ｂ））。以下の工程は、第１の実施の形態の（１ｉ）〜（１ｑ）と同様である。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態の効果に示した１及び３項の効果に加え、以下のような効果を有する。
ＳＧＯＩ基板を使用するので、基板底部へのＧｅ拡散を抑制でき、素子分離が容易になるという効果を有する。また、フィンの横方向からＧｅ濃縮を行うので、フィンの縦方向に関してＳｉＧｅ層のＧｅ濃度は均一に高濃度化され、Ｇｅ濃度の高い領域の厚さをＳｉＧｅ層の厚さ以上にできるという効果を有する。
（本発明の第３の実施の形態）
第３の実施の形態は、第１の実施の形態で示したｐＦｉｎＦＥＴと、ｎ型ＦｉｎＦＥＴ（以下、ｎＦｉｎＦＥＴという）を有し、１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置である。以下に、製造方法を説明しながら、上記半導体装置を説明する。
図８（ａ）、（ｂ）、（ｃ）、図９（ａ）、（ｂ）、（ｃ）、図１０（ａ）、（ｂ）、（ｃ）、図１１（ａ）、（ｂ）は、本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。左側にｎＦｉｎＦＥＴ領域、右側にｐＦｉｎＦＥＴ領域の製造工程を示す。
（３ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ法により、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、一定であることが好ましい。ＳｉＧｅ層１０ｂは、ｐＦｉｎＦＥＴ領域ではｎ型不純物で所定の濃度に形成され、ｎＦｉｎＦＥＴ領域ではｐ型不純物で所定の濃度に形成されている。ＳｉＧｅ層１０ｂの上に、ＳｉＮマスク１１を形成する（図８（ａ））。
（３ｂ）まず、ｐＦｉｎＦＥＴ領域を形成するため、ｎＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｐＦｉｎＦＥＴの製造工程を進める。ｐＦｉｎＦＥＴ領域にリソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥによりフィン２０を形成する（図８（ｂ））。
（３ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層を酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図８（ｃ））。
（３ｄ）次に、ｎＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦｉｎＦＥＴ領域に、リソグラフィ技術とＲＩＥによりフィン２０を形成するため、ＳｉＮマスク１１を所定の形状にパターニングする（図９（ａ））。
（３ｅ）ｐＦｉｎＦＥＴ領域のレジストを剥離した後、ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域において、ＳｉＮマスク１１をホットリン酸により、スリミングして酸化後のＳｉＧｅ層１０ｂとほぼ同じ厚さにする（図９（ｂ））。
（３ｆ）次に、ｎＦｉｎＦＥＴ領域を形成するため、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｎＦｉｎＦＥＴの製造工程を進める。ｎＦｉｎＦＥＴ領域において、ＳｉＮマスク１１を基にＲＩＥによりフィン２０を形成する（図９（ｃ））。
（３ｇ）ｐＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域において、ＳｉＧｅ層１０ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図１０（ａ））。
（３ｈ）ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域において、各ＦｉｎＦＥＴの素子分離を行うため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を堆積、充填する（図１０（ｂ））。
（３ｉ）素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする（図１０（ｃ））。
（３ｊ）ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。ボロンＢ又はインジウムＩｎ等のｐ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１１（ａ））。
（３ｋ）次に、ｎＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｐＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ又は砒素Ａｓ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１１（ｂ））。
（３ｌ）以下の工程は、第１の実施の形態において示した（１ｉ）〜（１ｑ）、すなわち、図４（ｂ）〜図６（ｃ）の製造工程と共通である。レジスト剥離後、ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる。上記の工程後、ＣＭＰにより、ＳｉＮマスク１１の上端をストッパ位置として、平坦化処理する。平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる。ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジストをＳｉＮ膜１２上に形成する。ＳｉＮ膜１２をＲＩＥ等によりエッチングした後、ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される。
ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を各々形成する。
ゲート側壁を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。そして、フィン２０の上面から垂直に、あるいは、傾斜させて、不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を各々形成する。
上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成するこにより、ｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴが作製されることになる。
尚、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部、ソース領域及びドレイン領域となる深い接合部の形成では、ｎＦｉｎＦＥＴの場合は、リンＰ等のｎ型不純物のイオン注入を行い、ｐＦｉｎＦＥＴの場合は、ボロンＢ等のｐ型不純物のイオン注入を行なう。
（第３の実施の形態の効果）
１．本発明の第３の実施の形態によれば、ｐＦｉｎＦＥＴにおいては、第１の実施の形態の効果と同様に、チャネル領域３２を高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルとできるので、キャリア移動度の向上に有利な効果を有する。また、ｎＦｉｎＦＥＴにおいては、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりも低濃度のＳｉＧｅチャネルが形成される。
２．上記のように、同一の基板上に、高濃度ＧｅのＳｉＧｅチャネルを有するｐＦｉｎＦＥＴと、低濃度ＧｅのＳｉＧｅチャネルを有するｎＦｉｎＦＥＴとが形成できるので、ＣＭＯＳ構成にする場合に特に効果を有する。
（本発明の第４の実施の形態）
本発明の第４の実施の形態は、第３の実施の形態において、Ｓｉ半導体基板上に成長させる結晶を、ｎＦｉｎＦＥＴとｐＦｉｎＦＥＴとで異ならせることにより、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりもさらに低濃度ＧｅのＳｉチャネルが形成されたｎＦｉｎＦＥＴを形成するものである。
図１２は、本発明の第４の実施の形態に係り、Ｓｉ半導体層１０ｃ上に、ｐＦｉｎＦＥＴ領域とｎＦｉｎＦＥＴ領域とで異なる層をエピタキシャル成長させた基板を示す図である。
ＣＶＤ法により、ｐＦｉｎＦＥＴを形成する領域には、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を一定にしてＳｉＧｅ層１０ｂを形成する。ＳｉＧｅ層１０ｂは、ｎ型不純物で所定の濃度に形成されている。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。
一方、ｎＦｉｎＦＥＴを形成する領域は、Ｓｉをエピタキシャル成長させたＳｉエピタキシャル層１０ｄとする。Ｓｉエピタキシャル層１０ｄは、ｐ型不純物で所定の濃度に形成されている。ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域へのエピタキシャル成長後に、全領域にＳｉＮマスク１１を形成する。
ｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造方法は、第３の実施の形態と同様であり、説明を省略する。
本発明の第４の実施の形態によれば、第３の実施の形態の効果に加え、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりもさらに低濃度ＧｅのＳｉチャネルが形成されたｎＦｉｎＦＥＴを形成できるので、ＣＭＯＳ構成にする場合に特に効果を有する。
（本発明の第５の実施の形態）
第５の実施の形態は、第１〜３の実施の形態で示したＦｉｎＦＥＴと、プレーナ型ＦＥＴを有する半導体装置である。以下に、製造方法を説明しながら、上記半導体装置を説明する。
図１３（ａ）、（ｂ）、（ｃ）、図１４（ａ）、（ｂ）、（ｃ）、図１５（ａ）、（ｂ）、（ｃ）、図１６（ａ）、（ｂ）、（ｃ）、図１７（ａ）、（ｂ）、（ｃ）、図１８は、本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。本説明では、ＦｉｎＦＥＴはｐＦｉｎＦＥＴ、及び、プレーナ型ＦＥＴはｎ型のプレーナ型ＦＥＴ（以下、ｎＦＥＴという）とする。各図においては、左側にｎＦＥＴ領域、右側にｐＦｉｎＦＥＴ領域の製造工程を示す。
（５ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ法により、ｐＦｉｎＦＥＴを形成する領域には、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。ＳｉＧｅ層１０ｂは、ｎ型不純物で所定の濃度に形成されている。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅを変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、略一定であることが好ましい。
一方、ｎＦＥＴを形成する領域は、Ｓｉをエピタキシャル成長させたＳｉエピタキシャル層１０ｄとする。Ｓｉエピタキシャル層１０ｄは、ｐ型不純物で所定の濃度に形成されている。ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域へのエピタキシャル成長後に、全領域にＳｉＮマスク１１を形成する。図１３（ａ）参照。
（５ｂ）まず、ｐＦｉｎＦＥＴ領域を形成するため、ｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｐＦｉｎＦＥＴの製造工程を進める。ｐＦｉｎＦＥＴ領域にリソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥによりフィン２０を形成する（図１３（ｂ））。
（５ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層１０ｂを酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図１３（ｃ））。
（５ｄ）次に、ｎＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦＥＴ領域に、リソグラフィ技術とＲＩＥによりｎＦＥＴ素子領域８３を形成するため、ＳｉＮマスク１１を所定の形状にパターニングする（図１４（ａ））。
（５ｅ）ＳｉＮマスク１１により、ｎＦＥＴ素子領域８３の素子分離のためのトレンチ８１をＳｉ半導体層１０ｃに達するまでエッチングする（図１４（ｂ））。
（５ｆ）ｐＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域において、ＳｉＧｅ層１０ｂ及びバッファ層１０ａの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図１４（ｃ））。
（５ｇ）ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域において、ＳｉＮマスク１１をホットリン酸により、スリミングする。ｐＦｉｎＦＥＴ領域では、スリミングした後のＳｉＮマスク１１厚さは、ＳｉＯ２酸化膜１２が除去された後のＳｉＧｅ層１０ｂとほぼ同じ厚さとなる（図１５（ａ））。
（５ｈ）ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域において、各素子の素子分離を行うため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を各フィン２０の間及びトレンチ８１に堆積、充填する（図１５（ｂ））。
（５ｉ）素子分離膜６０をＳｉＮマスク１１をストッパとして、ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域の素子分離膜６０の高さが同一になるよう、エッチングする（図１５（ｃ））。
（５ｊ）次に、ｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする。次に、ｐＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ又は砒素Ａｓ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン２０の下部にもイオン注入され、フィン２０の下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１６（ａ））。
（５ｋ）ｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、ｎＦＥＴ領域のＳｉＮマスク１１を剥離する（図１６（ｂ））。
（５ｌ）
ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域に、各々、ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成する（図１６（ｃ））。
（５ｍ）ゲートとなるポリシリコン７０を堆積させる工程である。ＭＯＣＶＤ法等によりポリシリコン７０をｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域全体に堆積させる（図１７（ａ））。
（５ｎ）上記の工程後、平坦化する。ＣＭＰにより、ｐＦｉｎＦＥＴ領域のＳｉＮマスク１１の上端をストッパ位置として、ポリシリコン７０を平坦化処理する（図１７（ｂ））。
（５ｏ）平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる（図１７（ｃ））。
（５ｐ）
ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦＥＴ領域のゲート電極８２を所定のパターンで形成する（図１８）。
（５ｑ）以下、ｐＦｉｎＦＥＴ領域の工程は、第１の実施の形態において示した（１ｌ）〜（１ｑ）、すなわち、図５（ｂ）〜図６（ｃ）の製造工程と共通である。すなわち、ｐＦｉｎＦＥＴ領域のレジスト剥離後、ｎＦＥＴ領域にレジスト（図示を省略）を施し、ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト１３をＳｉＮ膜１２上に形成する。ＳｉＮ膜１２をＲＩＥ等によりエッチングした後、ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される。ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を形成する。ゲート側壁３４を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。ここで、フィン上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を形成する。
（５ｒ）一方、ｎＦＥＴ領域では、上面からリンＰ等のｎ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を形成する。次に、ゲート側壁を形成するため、ＳｉＯ２膜をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜をエッチバック除去して、ゲート側壁を形成する。上面から、リンＰ等のｎ型不純物のイオン注入を行い、ゲート側壁をマスクエッジとして、ソース領域及びドレイン領域となる深い接合部を形成する。
上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成することにより、ｐＦｉｎＦＥＴ及びｎＦＥＴが作製されることになる。
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、第１〜４の実施の形態に示した効果に加え、同一基板上にＦｉｎＦＥＴとプレーナ型ＦＥＴとが形成され、各々を混載した半導体装置が可能となる。
ＦｉｎＦＥＴは、高集積化に寄与し、かつ、大電流化が可能となるが、周辺回路の構成にはプレーナ型ＦＥＴを必要とする場合があり、実際の集積半導体装置を構成する場合に有利な効果を有する。
本発明の第１の実施の形態に係る半導体装置であるｐＦｉｎＦＥＴの構成を示す図である。 本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 本発明の第２の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。 本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。 本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。 本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。 本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。 本発明の第４の実施の形態に係り、Ｓｉ半導体層１０ｃ上に、ｐＦｉｎＦＥＴ領域とｎＦｉｎＦＥＴ領域とで異なる層をエピタキシャル成長させた基板を示す図である。 本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。 本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。 本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。 本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。 本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。 本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
符号の説明
１ 半導体装置
１０ 半導体基板
１０ａ バッファ層
１０ｂ ＳｉＧｅ層
１０ｃ Ｓｉ半導体層
２０ フィン
３０ ゲート電極
３１ ゲート絶縁膜
３２ チャネル領域
４０ ソース領域
５０ ドレイン領域

Claims (5)

  1. Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、前記バッファ層との界面のＧｅ濃度に応じたＧｅ濃度で前記バッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、
    前記フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、
    前記フィンの前記ゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、
    前記フィンにおける前記ゲート絶縁膜を介して前記ゲート電極と対向したチャネル領域は、前記ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置。
  2. 前記フィン、前記ゲート電極、前記ソース領域及びドレイン領域とを有して形成される半導体素子領域を他の半導体素子領域から分離する素子分離層をさらに有し、
    前記素子分離層は、前記バッファ層を埋め込む位置まで形成されていることを特徴とする請求項１に記載のフィン構造のＦＥＴを有する半導体装置。
  3. 少なくとも１つのｐ型の前記フィン構造のＦＥＴと、少なくとも１つのｎ型のフィン構造のＦＥＴとで構成され、
    前記ｐ型の前記フィン構造のＦＥＴの前記Ｇｅ濃度は、前記ｎ型のフィン構造のＦＥＴのＧｅ濃度よりも高いことを特徴とする請求項１又は２に記載のフィン構造のＦＥＴを有する半導体装置。
  4. 前記Ｓｉ半導体層上に、さらにプレーナ構造のＦＥＴが形成されたことを特徴とする前記請求項１乃至３のいずれか１に記載のＦＥＴを有する半導体装置。
  5. Ｓｉ半導体層上にＧｅ濃度を段階的に変化させて形成されたバッファ層と前記バッファ層の上にＧｅ濃度を略一定にして形成されたＳｉＧｅ層とを有する基板を所定の形状にエッチングしてフィンを形成する第１の工程と、
    前記フィンのバッファ層とＳｉＧｅ層を酸化して酸化層を形成することにより、前記フィンのＧｅ濃度を高める第２の工程と、
    前記酸化層をエッチングにより除去する第３の工程と、
    前記酸化層がエッチング除去された前記フィンの側面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介してゲート電極を形成する第４の工程と、
    前記ゲート電極の両側にソース領域及びドレイン領域を形成する第５の工程と、を含むフィン構造の半導体装置の製造方法。
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Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010790A (ja) * 2006-06-30 2008-01-17 Toshiba Corp 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
JP2009188388A (ja) * 2007-12-27 2009-08-20 Commissariat A L'energie Atomique 局所的にＧｅを濃縮するステップを含む、絶縁層上に半導体を製造するステップ
JP2009267021A (ja) * 2008-04-24 2009-11-12 Toshiba Corp 半導体装置及びその製造方法
WO2009141977A1 (ja) * 2008-05-22 2009-11-26 パナソニック株式会社 半導体装置およびその製造方法
JP2010034467A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置の製造方法
JP2010129974A (ja) * 2008-12-01 2010-06-10 Toshiba Corp 相補型半導体装置とその製造方法
JP2010157723A (ja) * 2008-12-29 2010-07-15 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造及びその製造方法
JP2010219249A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2011505697A (ja) * 2007-11-30 2011-02-24 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ヘテロ構造逆ｔ字電界効果トランジスタ
JP2011071517A (ja) * 2009-09-24 2011-04-07 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
JP2011119724A (ja) * 2009-12-03 2011-06-16 Taiwan Semiconductor Manufacturing Co Ltd マルチフィン高さを有するＦｉｎＦＥＴ
JP2011151272A (ja) * 2010-01-22 2011-08-04 Toshiba Corp 半導体装置及びその製造方法
JP2013513250A (ja) * 2009-12-23 2013-04-18 インテル コーポレイション 非平面ゲルマニウム量子井戸デバイス
KR101302956B1 (ko) 2011-12-30 2013-09-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｃｍｏｓ ｆｉｎｆｅｔ 소자 및 그 형성 방법
JP2013197589A (ja) * 2012-03-19 2013-09-30 Samsung Electronics Co Ltd 電界効果トランジスタの製造方法
JP2014068008A (ja) * 2012-09-14 2014-04-17 Imec バンド設計された半導体デバイスおよびその製造方法
JP2014096565A (ja) * 2012-10-05 2014-05-22 Imec 歪みＧｅフィン構造の製造方法
JP2014140017A (ja) * 2012-12-05 2014-07-31 Imec デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法
JP2014179604A (ja) * 2013-03-11 2014-09-25 Renesas Electronics Corp フィンｆｅｔ構造を有する半導体装置及びその製造方法
US8859389B2 (en) 2011-01-28 2014-10-14 Kabushiki Kaisha Toshiba Methods of making fins and fin field effect transistors (FinFETs)
KR101492740B1 (ko) * 2013-05-30 2015-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들에서의 튜닝 응력
JP2015103814A (ja) * 2013-11-26 2015-06-04 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． ｆｉｎＦＥＴ半導体素子及びその製造方法
KR20150099744A (ko) * 2012-12-20 2015-09-01 인텔 코포레이션 나노스케일 구조체 상의 에피택셜 막
JP2016001755A (ja) * 2009-07-28 2016-01-07 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． 集積回路のトランジスタ構造
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9391134B2 (en) 2013-07-31 2016-07-12 Samsung Electronics Co., Ltd. Fin field effect transistor, semiconductor device including the same and method of forming the semiconductor device
JP2016192471A (ja) * 2015-03-31 2016-11-10 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
JP2017037887A (ja) * 2015-08-07 2017-02-16 株式会社日立国際電気 半導体装置の製造方法、基板処理システム、プログラム、記録媒体および基板処理装置
JP2017507498A (ja) * 2013-12-28 2017-03-16 日本テキサス・インスツルメンツ株式会社 高移動度トランジスタ
JP2017523589A (ja) * 2014-06-24 2017-08-17 インテル・コーポレーション 同じダイ上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルのトランジスタを形成するための技術
CN111129143A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其形成方法
JP2020074389A (ja) * 2010-12-21 2020-05-14 インテル・コーポレーション ホウ素ドープゲルマニウムの濃度が高いトランジスタ
WO2020141758A1 (ko) * 2018-12-31 2020-07-09 울산과학기술원 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
US11476344B2 (en) 2011-09-30 2022-10-18 Daedalus Prime Llc Contact resistance reduction employing germanium overlayer pre-contact metalization

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242737A (ja) * 2006-03-06 2007-09-20 Toshiba Corp 半導体装置
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US8158484B2 (en) * 2007-10-03 2012-04-17 Freescale Semiconductor, Inc. Method of forming an inverted T shaped channel structure for an inverted T channel field effect transistor device
JP5193583B2 (ja) * 2007-12-17 2013-05-08 株式会社東芝 フィン型トランジスタ
US8541267B2 (en) * 2008-03-20 2013-09-24 Nxp B.V. FinFET transistor with high-voltage capability and CMOS-compatible method for fabricating the same
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
JP5269478B2 (ja) * 2008-05-26 2013-08-21 株式会社東芝 半導体装置
WO2009153712A1 (en) * 2008-06-17 2009-12-23 Nxp B.V. Finfet method and device
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
US9087725B2 (en) 2009-12-03 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin height and EPI height setting
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US20110291188A1 (en) * 2010-05-25 2011-12-01 International Business Machines Corporation Strained finfet
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8354319B2 (en) * 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
KR101884796B1 (ko) * 2010-12-07 2018-08-03 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 액정표시장치와 이들의 제조방법
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US9893163B2 (en) * 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
CN103258740B (zh) * 2012-02-17 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种鳍型场效应晶体管的制造方法
CN103367253B (zh) * 2012-03-29 2015-03-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US8828813B2 (en) * 2012-04-13 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
CN103811325B (zh) * 2012-11-13 2016-12-21 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9209265B2 (en) * 2012-11-15 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. ESD devices comprising semiconductor fins
CN103854965B (zh) * 2012-11-30 2017-03-01 中国科学院微电子研究所 平坦化处理方法
US8829617B2 (en) * 2012-11-30 2014-09-09 International Business Machines Corporation Uniform finFET gate height
US9299809B2 (en) * 2012-12-17 2016-03-29 Globalfoundries Inc. Methods of forming fins for a FinFET device wherein the fins have a high germanium content
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
CN103928333B (zh) * 2013-01-15 2019-03-12 中国科学院微电子研究所 半导体器件及其制造方法
CN103985753B (zh) * 2013-02-08 2017-05-31 中国科学院微电子研究所 半导体器件及其制造方法
US8828818B1 (en) * 2013-03-13 2014-09-09 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit device with fin transistors having different threshold voltages
CN104078350A (zh) * 2013-03-29 2014-10-01 中国科学院微电子研究所 半导体器件制造方法
US8940602B2 (en) * 2013-04-11 2015-01-27 International Business Machines Corporation Self-aligned structure for bulk FinFET
US8975168B2 (en) * 2013-05-28 2015-03-10 Stmicroelectronics, Inc. Method for the formation of fin structures for FinFET devices
US8951850B1 (en) * 2013-08-21 2015-02-10 International Business Machines Corporation FinFET formed over dielectric
US9425042B2 (en) * 2013-10-10 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Hybrid silicon germanium substrate for device fabrication
US9368492B2 (en) 2013-10-15 2016-06-14 Globalfoundries Forming fins of different materials on the same substrate
US9368626B2 (en) 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
CN104733315B (zh) * 2013-12-18 2017-11-28 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10204794B2 (en) * 2013-12-23 2019-02-12 Intel Corporation Advanced etching technologies for straight, tall and uniform fins across multiple fin pitch structures
US9324665B2 (en) * 2013-12-27 2016-04-26 Intel Corporation Metal fuse by topology
US9257556B2 (en) 2014-01-03 2016-02-09 Qualcomm Incorporated Silicon germanium FinFET formation by Ge condensation
US9190328B2 (en) 2014-01-30 2015-11-17 International Business Machines Corporation Formation of fins having different heights in fin field effect transistors
US9865688B2 (en) 2014-03-14 2018-01-09 International Business Machines Corporation Device isolation using preferential oxidation of the bulk substrate
US9882027B2 (en) 2014-03-27 2018-01-30 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
CN105097511B (zh) * 2014-04-18 2018-09-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102190477B1 (ko) 2014-04-25 2020-12-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10700170B2 (en) * 2014-04-29 2020-06-30 Globalfoundries Inc. Multiple fin finFET with low-resistance gate structure
CN105280496B (zh) * 2014-06-05 2019-06-11 联华电子股份有限公司 具有鳍状结构的半导体元件及其制作方法
KR102155327B1 (ko) * 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
CN104134698B (zh) * 2014-08-15 2020-03-10 唐棕 FinFET及其制造方法
KR101628197B1 (ko) 2014-08-22 2016-06-09 삼성전자주식회사 반도체 소자의 제조 방법
US9412838B2 (en) 2014-09-30 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Ion implantation methods and structures thereof
US9780214B2 (en) * 2014-12-22 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin- FET and manufacturing method thereof
US9768301B2 (en) 2014-12-23 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Short channel effect suppression
US10141310B2 (en) 2014-12-23 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Short channel effect suppression
US10032912B2 (en) * 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions
US9954107B2 (en) 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
US9548361B1 (en) 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
KR20170004381A (ko) * 2015-07-02 2017-01-11 삼성전자주식회사 불순물 영역을 포함하는 반도체 장치의 제조 방법
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9601386B1 (en) * 2015-09-11 2017-03-21 International Business Machines Corporation Fin isolation on a bulk wafer
US9680017B2 (en) * 2015-09-16 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin FET and manufacturing method thereof
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US10276572B2 (en) * 2015-11-05 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9837535B2 (en) * 2016-03-03 2017-12-05 International Business Machines Corporation Directional deposition of protection layer
US11018254B2 (en) 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US9754837B1 (en) * 2016-05-20 2017-09-05 Globalfoundries Inc. Controlling within-die uniformity using doped polishing material
US9905692B2 (en) 2016-05-20 2018-02-27 Globalfoundries Inc. SOI FinFET fins with recessed fins and epitaxy in source drain region
US9773875B1 (en) 2016-07-20 2017-09-26 International Business Machines Corporation Fabrication of silicon-germanium fin structure having silicon-rich outer surface
US10079233B2 (en) * 2016-09-28 2018-09-18 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10056390B1 (en) 2017-04-20 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM having discontinuous PMOS fin lines
US10229856B2 (en) * 2017-05-16 2019-03-12 International Business Machines Corporation Dual channel CMOS having common gate stacks
US10319817B2 (en) * 2017-09-11 2019-06-11 International Business Machines Corporation Lattice matched epitaxial oxide layer for a super steep retrograde well
US10586738B2 (en) 2017-10-26 2020-03-10 Samsung Electronics Co., Ltd. Method of providing source and drain doping for CMOS architecture including FinFET and semiconductor devices so formed
US10164048B1 (en) 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
EP3718142A4 (en) * 2017-11-30 2021-09-22 Intel Corporation STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT
US10699967B2 (en) 2018-06-28 2020-06-30 International Business Machines Corporation Co-integration of high carrier mobility PFET and NFET devices on the same substrate using low temperature condensation
US11211479B2 (en) * 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6900103B2 (en) * 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US20070069302A1 (en) * 2005-09-28 2007-03-29 Been-Yih Jin Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby

Cited By (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778766B2 (en) 2006-06-30 2014-07-15 Kabushiki Kaisha Toshiba Field effect transistor, integrated circuit element, and method for manufacturing the same
US7728324B2 (en) 2006-06-30 2010-06-01 Kabushiki Kaisha Toshiba Field effect transistor, integrated circuit element, and method for manufacturing the same
US8288760B2 (en) 2006-06-30 2012-10-16 Kabushiki Kaisha Toshiba Field effect transistor, integrated circuit element, and method for manufacturing the same
JP2008010790A (ja) * 2006-06-30 2008-01-17 Toshiba Corp 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
JP2011505697A (ja) * 2007-11-30 2011-02-24 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ヘテロ構造逆ｔ字電界効果トランジスタ
KR101392436B1 (ko) 2007-11-30 2014-05-07 어드밴스드 마이크로 디바이시즈, 인코포레이티드 헤테로 구조의 반전된 ｔ형 전계 효과 트랜지스터
JP2009188388A (ja) * 2007-12-27 2009-08-20 Commissariat A L'energie Atomique 局所的にＧｅを濃縮するステップを含む、絶縁層上に半導体を製造するステップ
JP2009267021A (ja) * 2008-04-24 2009-11-12 Toshiba Corp 半導体装置及びその製造方法
US8420467B2 (en) 2008-04-24 2013-04-16 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8035199B2 (en) 2008-04-24 2011-10-11 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2009141977A1 (ja) * 2008-05-22 2009-11-26 パナソニック株式会社 半導体装置およびその製造方法
JP2010034467A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置の製造方法
JP2010129974A (ja) * 2008-12-01 2010-06-10 Toshiba Corp 相補型半導体装置とその製造方法
JP2010157723A (ja) * 2008-12-29 2010-07-15 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造及びその製造方法
JP2010219249A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2016001755A (ja) * 2009-07-28 2016-01-07 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． 集積回路のトランジスタ構造
JP2013243381A (ja) * 2009-09-24 2013-12-05 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
US9698060B2 (en) 2009-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
JP2011071517A (ja) * 2009-09-24 2011-04-07 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
JP2011119724A (ja) * 2009-12-03 2011-06-16 Taiwan Semiconductor Manufacturing Co Ltd マルチフィン高さを有するＦｉｎＦＥＴ
JP2013513250A (ja) * 2009-12-23 2013-04-18 インテル コーポレイション 非平面ゲルマニウム量子井戸デバイス
US10236369B2 (en) 2009-12-23 2019-03-19 Intel Corporation Techniques for forming non-planar germanium quantum well devices
US9263557B2 (en) 2009-12-23 2016-02-16 Intel Corporation Techniques for forming non-planar germanium quantum well devices
US9153671B2 (en) 2009-12-23 2015-10-06 Intel Corporation Techniques for forming non-planar germanium quantum well devices
US9799759B2 (en) 2009-12-23 2017-10-24 Intel Corporation Techniques for forming non-planar germanium quantum well devices
US8394690B2 (en) 2010-01-22 2013-03-12 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method thereof
US8242568B2 (en) 2010-01-22 2012-08-14 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method thereof
JP2011151272A (ja) * 2010-01-22 2011-08-04 Toshiba Corp 半導体装置及びその製造方法
US11508813B2 (en) 2010-12-21 2022-11-22 Daedalus Prime Llc Column IV transistors for PMOS integration
JP2020074389A (ja) * 2010-12-21 2020-05-14 インテル・コーポレーション ホウ素ドープゲルマニウムの濃度が高いトランジスタ
US11387320B2 (en) 2010-12-21 2022-07-12 Intel Corporation Transistors with high concentration of germanium
US11251281B2 (en) 2010-12-21 2022-02-15 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8859389B2 (en) 2011-01-28 2014-10-14 Kabushiki Kaisha Toshiba Methods of making fins and fin field effect transistors (FinFETs)
US11476344B2 (en) 2011-09-30 2022-10-18 Daedalus Prime Llc Contact resistance reduction employing germanium overlayer pre-contact metalization
KR101302956B1 (ko) 2011-12-30 2013-09-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｃｍｏｓ ｆｉｎｆｅｔ 소자 및 그 형성 방법
JP2013197589A (ja) * 2012-03-19 2013-09-30 Samsung Electronics Co Ltd 電界効果トランジスタの製造方法
JP2014068008A (ja) * 2012-09-14 2014-04-17 Imec バンド設計された半導体デバイスおよびその製造方法
JP2014096565A (ja) * 2012-10-05 2014-05-22 Imec 歪みＧｅフィン構造の製造方法
JP2014140017A (ja) * 2012-12-05 2014-07-31 Imec デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法
KR102176642B1 (ko) * 2012-12-20 2020-11-09 인텔 코포레이션 나노스케일 구조체 상의 에피택셜 막
KR20150099744A (ko) * 2012-12-20 2015-09-01 인텔 코포레이션 나노스케일 구조체 상의 에피택셜 막
JP2014179604A (ja) * 2013-03-11 2014-09-25 Renesas Electronics Corp フィンｆｅｔ構造を有する半導体装置及びその製造方法
KR101492740B1 (ko) * 2013-05-30 2015-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들에서의 튜닝 응력
US9419098B2 (en) 2013-05-30 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9941404B2 (en) 2013-05-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9871141B2 (en) 2013-07-17 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9391134B2 (en) 2013-07-31 2016-07-12 Samsung Electronics Co., Ltd. Fin field effect transistor, semiconductor device including the same and method of forming the semiconductor device
JP2015103814A (ja) * 2013-11-26 2015-06-04 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． ｆｉｎＦＥＴ半導体素子及びその製造方法
JP2017507498A (ja) * 2013-12-28 2017-03-16 日本テキサス・インスツルメンツ株式会社 高移動度トランジスタ
JP2017523589A (ja) * 2014-06-24 2017-08-17 インテル・コーポレーション 同じダイ上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルのトランジスタを形成するための技術
US9997414B2 (en) 2014-06-24 2018-06-12 Intel Corporation Ge/SiGe-channel and III-V-channel transistors on the same die
JP2016192471A (ja) * 2015-03-31 2016-11-10 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
JP2017037887A (ja) * 2015-08-07 2017-02-16 株式会社日立国際電気 半導体装置の製造方法、基板処理システム、プログラム、記録媒体および基板処理装置
US10868183B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
KR102291301B1 (ko) * 2018-10-31 2021-08-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 디바이스 및 그 형성 방법
KR20200050345A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 디바이스 및 그 형성 방법
CN111129143A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11626518B2 (en) 2018-10-31 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
CN111129143B (zh) * 2018-10-31 2023-08-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法
WO2020141758A1 (ko) * 2018-12-31 2020-07-09 울산과학기술원 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
US11908863B2 (en) 2018-12-31 2024-02-20 Unist(Ulsan National Institute Of Science And Technology) Transistor element, ternary inverter apparatus comprising same, and method for producing same

Also Published As

Publication number Publication date
US20070221956A1 (en) 2007-09-27

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