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JP5269478B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、シリコンゲルマニウム層がシリコン基板上に混載された半導体装置に適用して好適なものである。
バルクＣＭＯＳなどの半導体製造プロセスでは、シリコン基板にゲルマニウムを添加し、シリコンゲルマニウム層にアクティブ領域を形成することで、電界効果トランジスタの駆動力改善を行っているものがある（非特許文献１）。
しかしながら、シリコンゲルマニウム層をシリコン基板に形成すると、ＰＮ接合の降伏電圧が低下したり、接合リーク電流が増加したり、順方向拡散電流が著しく増加したりする。また、シリコンゲルマニウム層をエピタキシャル成長にてソース／ドレイン領域に形成すると、エピタキシャル成長前の元のシリコン表面から極めて浅い位置にＰＮ接合が形成されるため、接合リークが増大する。このため、シリコンゲルマニウム層をシリコン基板上に形成する方法は、電界効果トランジスタの高速化には有用であるが、ＰＮ接合ダイオードなどで構成される静電保護素子にとっては、静電保護素子としての能力が低下したり、通常動作時のリーク電流が増加するという問題があった。
また、シリコンゲルマニウム層を用いる方法は、特に、Ｐチャンネル電界効果トランジスタの駆動力の上昇に寄与する。このため、ＳＲＡＭの負荷トランジスタをＰチャンネル電界効果トランジスタで構成すると、データ書き込み時にビット線がプルダウンされる動作が負荷トランジスタにて妨害され、ＳＲＡＭのライトマージンが低下する上に、ＳＲＡＭのビットセル部の接合リークも増大するという問題があった。
Ｓｔｕｄｙ ｏｎ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ （１１０） ＰＦＥＴｓ ｗｉｔｈ Ｅｍｂｅｄｄｅｄ ＳｉＧｅ，Ｏｋａｍｏｔｏ， Ｓ．； Ｍｉｙａｓｈｉｔａ， Ｋ．； Ｙａｓｕｔａｋｅ， Ｎ．； Ｏｋａｄａ， Ｔ．； Ｉｔｏｋａｗａ， Ｈ．； Ｍｉｚｕｓｈｉｍａ， Ｉ．； Ａｚｕｍａ， Ａ．； Ｙｏｓｈｉｍｕｒａ， Ｈ．； Ｎａｋａｙａｍａ， Ｔ．；Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００７． ＩＥＤＭ ２００７． ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ，１０−１２ Ｄｅｃ． ２００７ Ｐａｇｅ（ｓ）：２７７ − ２８０
そこで、本発明の目的は、シリコンゲルマニウム層による特性の劣化を顕在化させることなく、シリコンゲルマニウム層による特性の改善を享受させることが可能な半導体装置を提供することである。
上述した課題を解決するために、本発明の一態様によれば、シリコン基板と、前記シリコン基板上に形成された第１のシリコンゲルマニウム層と、前記シリコン基板上に形成され、前記第１のシリコンゲルマニウム層よりもゲルマニウムの濃度の濃い第２のシリコンゲルマニウム層と、ソース層およびドレイン層が前記第１のシリコンゲルマニウム層を用いて形成された静電保護素子と、ソース層およびドレイン層が前記第２のシリコンゲルマニウム層を用いて形成されたロジック回路と、前記静電保護素子に並列に近接して配置され、ソース層およびドレイン層が前記第１のシリコンゲルマニウム層を用いて形成された出力バッファと、ソース層およびドレイン層が前記第２のシリコンゲルマニウム層を用いて形成された入力バッファとを備えることを特徴とする半導体装置を提供する。
また、本発明の一態様によれば、シリコン基板と、前記シリコン基板上の一部の領域に形成されたシリコンゲルマニウム層と、ソース層およびドレイン層が前記シリコンゲルマニウム層を用いて前記シリコン基板上に形成されたロジック回路と、ソース層およびドレイン層が前記シリコンゲルマニウム層を用いることなく前記シリコン基板上に形成された静電保護素子と、前記静電保護素子に並列に近接して配置され、ソース層およびドレイン層が前記シリコンゲルマニウム層を用いることなく前記シリコン基板上に形成された出力バッファと、ソース層およびドレイン層が前記シリコンゲルマニウム層を用いて前記シリコン基板上に形成された入力バッファとを備えることを特徴とする半導体装置を提供する。
以上説明したように、本発明によれば、シリコンゲルマニウム層による特性の劣化を顕在化させることなく、シリコンゲルマニウム層による特性の改善を享受することが可能となる。
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図およびＡ部分の機能的な構成を示すブロック図である。
図１において、シリコンチップ１０には、内部回路１４が形成されるとともに、内部回路１４の周辺部には、パッド電極１１、静電保護素子１２および入出力バッファ１３が形成されている。なお、内部回路１４は、特に駆動力を高めることが好ましい回路で構成することができ、例えば、ロジック回路、プロセッサ、各種演算回路、ＤＲＡＭなどで構成することができる。また、静電保護素子１２は、ダイオードストリング、サイリスタ、バイポーラトランジスタあるいは駆動力を特に必要としない電界効果トランジスタにて構成することができる。
ここで、シリコンチップ１０には、シリコンゲルマニウム層が形成されていないシリコンゲルマニウム非形成領域Ｒ１およびシリコンゲルマニウム層が形成されたシリコンゲルマニウム形成領域Ｒ２が設けられている。そして、内部回路１４および入出力バッファ１３は、シリコンゲルマニウム形成領域Ｒ２に配置され、パッド電極１１および静電保護素子１２は、シリコンゲルマニウム非形成領域Ｒ１に配置されている。
例えば、パッド電極１１としてパッド電極１１ａ〜１１ｃが設けられ、静電保護素子１２として静電保護素子１２ａ〜１２ｃが設けられている。そして、パッド電極１１ａ、１１ｂ間には静電保護素子１２ａが接続され、パッド電極１１ｂ、１１ｃ間には静電保護素子１２ｂが接続され、パッド電極１１ａ、１１ｃ間には静電保護素子１２ｃが接続され、パッド電極１１ｂには入出力バッファ１３が接続されている。また、パッド電極１１ａは高電源電位ＶＤＤに接続し、パッド電極１１ｂは入出力端子Ｉ／Ｏに接続し、パッド電極１１ｃは低電源電位ＶＳＳに接続することができる。
なお、静電保護素子１２ａは、パッド電極１１ａ、１１ｂにサージ電圧が印加されると、パッド電極１１ａ、１１ｂ間を短絡させ、入出力バッファ１３および内部回路１４を静電気から保護することができる。また、静電保護素子１２ｂは、パッド電極１１ｂ、１１ｃにサージ電圧が印加されると、パッド電極１１ｂ、１１ｃ間を短絡させ、入出力バッファ１３および内部回路１４を静電気から保護することができる。また、静電保護素子１２ｃは、パッド電極１１ａ、１１ｃにサージ電圧が印加されると、パッド電極１１ａ、１１ｃ間に印加される電圧をクランプすることができる。
そして、内部回路１４および入出力バッファ１３は、シリコンゲルマニウム形成領域Ｒ２に配置し、パッド電極１１ａ〜１１ｃおよび静電保護素子１２ａ〜１２ｃは、シリコンゲルマニウム非形成領域Ｒ１に配置することができる。
これにより、内部回路１４および入出力バッファ１３は、シリコンゲルマニウム層を用いてシリコンチップ１０上に形成することが可能となるとともに、静電保護素子１２は、シリコンゲルマニウム層を用いることなくシリコンチップ１０上に形成することができる。このため、内部回路１４および入出力バッファ１３については、シリコンゲルマニウム層を用いたことによる駆動力の向上を達成することが可能となるとともに、静電保護素子１２については、シリコンゲルマニウム層による降伏電圧の低下や拡散電流領域の順方向電流の増加を防止することができ、静電保護素子１２および内部回路１４を同一のシリコンチップ１０上に混載した場合においても、静電保護素子１２としての能力が低下したり、通常動作時のリーク電流が増加したりするのを防止することができる。
図２は、本発明の第１実施形態に係る半導体装置の一部分の概略構成を示す断面図である。
図２において、図１のシリコンチップ１０には、シリコン基板１０１が設けられている。そして、シリコン基板１０１にはウェル１０２が形成され、ウェル１０２には、素子分離を行う素子分離領域１０３が形成されている。なお、シリコン基板１０１としては、例えば、Ｐ型シリコン基板、ウェル１０２としては、例えば、Ｎウェルを用いることができる。また、素子分離領域１０３には、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いるようにしてもよいし、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）構造を用いるようにしてもよい。
そして、シリコンゲルマニウム非形成領域Ｒ１では、ゲート絶縁膜１０６ａを介してゲート電極１０７ａがウェル１０２上に形成され、ゲート電極１０７ａの側壁にはサイドウォール１０８ａが形成されている。そして、ゲート電極１０７ａの両側のサイドウォール１０８ａ下には、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層１０４ａが形成され、ＬＤＤ層１０４ａの外側には高濃度不純物拡散層１０５ａが形成されている。そして、高濃度不純物拡散層１０５ａ上には、シリサイド層１１２ａが形成されている。
一方、シリコンゲルマニウム形成領域Ｒ２では、ゲート絶縁膜１０６ｂを介してゲート電極１０７ｂがウェル１０２上に形成され、ゲート電極１０７ｂの側壁にはサイドウォール１０８ｂが形成されている。そして、ゲート電極１０７ｂの両側のサイドウォール１０８ｂ下には、ＬＤＤ層１０４ｂが形成され、ＬＤＤ層１０４ｂの外側には高濃度不純物拡散層１０５ｂが形成されている。そして、高濃度不純物拡散層１０５ｂ上には、シリコンゲルマニウム層１１１ｂが形成され、シリコンゲルマニウム層１１１ｂ上には、シリサイド層１１２ｂが形成されている。
なお、ＬＤＤ層１０４ａ、１０４ｂ、高濃度不純物拡散層１０５ａ、１０５ｂおよびシリコンゲルマニウム層１１１ｂの導電型はＰ型とすることができる。また、ＬＤＤ層１０４ａ、１０４ｂ、高濃度不純物拡散層１０５ａ、１０５ｂおよびシリコンゲルマニウム層１１１ｂに導入される不純物としては、ボロンを用いることができる。また、ゲート絶縁膜１０６ａ、１０６ｂとしては、例えば、熱酸化膜を用いることができ、ゲート電極１０７ａ、１０７ｂとしては、例えば、多結晶シリコンを用いることができる。また、サイドウォール１０８ａ、１０８ｂとしては、例えば、熱酸化膜、シリコン窒化膜およびＴＥＯＳ(テトラエトキシシラン)を用いたＣＶＤ酸化膜からなる三層構造を用いることができる。あるいは、ＴＥＯＳを用いたＣＶＤ酸化膜の代わりにＰＳＧ膜やＢＰＳＧ膜を用いるようにしてもよい。
そして、シリコンゲルマニウム形成領域Ｒ２にシリコンゲルマニウム層１１１ｂを選択的に形成する場合、フォトリソグラフィー技術を用いた選択エッチングを用いることで、シリコンゲルマニウム非形成領域Ｒ１が覆われるように配置されたブロッキング層を、サイドウォール１０８ａ、１０８ｂが形成されたシリコン基板１０１上に選択的に形成する。なお、ブロッキング層は、シリコンゲルマニウム層１１１ｂがシリコン基板１０１上にエピタキシャル成長されるのを阻止することができ、ブロッキング層の材料としては、例えば、シリコン酸化膜、シリコン窒化膜またはＰＳＧ膜を用いることができる。また、ブロッキング層の材料は、サイドウォール１０８ａ、１０８ｂよりもエッチング時の選択比の大きくなるように選択する。
そして、ブロッキング層をマスクとしてシリコンゲルマニウム層１１１ｂをシリコン基板１０１の表面上に選択的にエピタキシャル成長させることで、シリコンゲルマニウム形成領域Ｒ２にシリコンゲルマニウム層１１１ｂを選択的に形成する。なお、シリコンゲルマニウム層１１１ｂをシリコン基板１０１の表面上にエピタキシャル成長させる場合、シリコンソースガスとして、例えば、ＳｉＨ４（シラン）ガス、Ｓｉ２Ｈ６（ジシラン）ガスまたはＳｉＨ２ＨＣｌ２（ジクロロシラン）ガスを用いることができ、ゲルマニウムソースガスとして、例えば、ＧｅＨ４（モノゲルマン）ガスを用いることができる。
そして、シリコンゲルマニウム形成領域Ｒ２にシリコンゲルマニウム層１１１ｂが形成されると、シリコン基板１０１上からブロッキング層を除去する。
ここで、シリコンゲルマニウム層１１１ｂではボロンの活性化率がシリコンに比べて上昇することから、シリコンゲルマニウム層１１１ｂをシリコン基板１０１上に形成することで、コンタクト抵抗を低減することができる。また、シリコンゲルマニウム層１１１ｂをシリコン基板１０１上に形成することで、シリコン基板１０１にストレスを発生させ、キャリアの移動度を上昇させることができる。このため、特に、Ｐチャンネル電界効果トランジスタで駆動力を顕著に改善することが可能となることから、駆動力を特に必要とするＰチャンネル電界効果トランジスタはシリコンゲルマニウム形成領域Ｒ２に配置し、駆動力を特に必要としないＰチャンネル電界効果トランジスタはシリコンゲルマニウム非形成領域Ｒ１に配置することで、シリコンゲルマニウム層１１１ｂによる特性の劣化を顕在化させることなく、シリコンゲルマニウム層１１１ｂによる特性の改善を享受させることができる。
図３は、本発明の第１実施形態に係る半導体装置のその他の一部分の概略構成を示す断面図である。
図３において、図１のシリコンチップ１０には、シリコン基板１０１が設けられている。そして、シリコン基板１０１にはウェル１０２が形成され、ウェル１０２には、素子分離を行う素子分離領域１０３が形成されている。
そして、シリコンゲルマニウム非形成領域Ｒ１には、素子分離領域１０３にて互いに隔てられたＮ型高濃度不純物拡散層１２０ａおよびＰ型高濃度不純物拡散層１２１ａが形成されている。そして、Ｎ型高濃度不純物拡散層１２０ａおよびＰ型高濃度不純物拡散層１２１ａ上には、シリサイド層１２４ａ、１２５ａがそれぞれ形成されている。
一方、シリコンゲルマニウム形成領域Ｒ２には、素子分離領域１０３にて互いに隔てられたＮ型高濃度不純物拡散層１２０ｂおよびＰ型高濃度不純物拡散層１２１ｂが形成されている。そして、Ｎ型高濃度不純物拡散層１２０ｂおよびＰ型高濃度不純物拡散層１２１ｂ上には、Ｎ型シリコンゲルマニウム層１２２ｂおよびＰ型シリコンゲルマニウム層１２３ｂがそれぞれ形成され、Ｎ型シリコンゲルマニウム層１２２ｂおよびＰ型シリコンゲルマニウム層１２３ｂ上には、シリサイド層１２４ｂ、１２５ｂがそれぞれ形成されている。
そして、Ｎ型シリコンゲルマニウム層１２２ｂおよびＰ型シリコンゲルマニウム層１２３ｂをシリコンゲルマニウム形成領域Ｒ２に選択的に形成する場合、フォトリソグラフィー技術を用いた選択エッチングを用いることで、シリコンゲルマニウム非形成領域Ｒ１が覆われるように配置されたブロッキング層をシリコン基板１０１上に選択的に形成する。
そして、ブロッキング層をマスクとしてＮ型シリコンゲルマニウム層１２２ｂおよびＰ型シリコンゲルマニウム層１２３ｂをシリコン基板１０１の表面上に選択的にエピタキシャル成長させる。そして、シリコンゲルマニウム形成領域Ｒ２にＮ型シリコンゲルマニウム層１２２ｂおよびＰ型シリコンゲルマニウム層１２３ｂが形成されると、シリコン基板１０１上からブロッキング層を除去する。
ここで、Ｐ型シリコンゲルマニウム層１２３ｂではボロンの活性化率がシリコンに比べて上昇することから、Ｐ型シリコンゲルマニウム層１２３ｂをシリコン基板１０１上に形成することで、コンタクト抵抗を低減することができる。このため、駆動力を特に必要とするデバイスは、シリコンゲルマニウム形成領域Ｒ２に形成し、駆動力を特に必要とせず、降伏電圧の低下や拡散電流領域の順方向電流の増加によって動作に支障をきたすデバイスは、シリコンゲルマニウム非形成領域Ｒ１に形成することができる。
図４は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図およびＢ部分の機能的な構成を示すブロック図である。
図４において、シリコンチップ２０には、内部回路２４が形成されるとともに、内部回路２４の周辺部には、パッド電極２１、静電保護素子２２、入力バッファ２３および出力バッファ２５が形成されている。なお、内部回路２４は、特に駆動力を高めることが好ましい回路にて構成することができ、例えば、ロジック回路、プロセッサ、各種演算回路、ＤＲＡＭなどで構成することができる。また、静電保護素子２２は、ダイオードストリング、サイリスタ、バイポーラトランジスタあるいは駆動力を特に必要としない電界効果トランジスタにて構成することができる。
ここで、シリコンチップ２０には、シリコンゲルマニウム層が形成されていないシリコンゲルマニウム非形成領域Ｒ１１およびシリコンゲルマニウム層が形成されたシリコンゲルマニウム形成領域Ｒ１２が設けられている。そして、内部回路２４および入力バッファ２３は、シリコンゲルマニウム形成領域Ｒ１２に配置され、パッド電極２１、静電保護素子２２および出力バッファ２３は、シリコンゲルマニウム非形成領域Ｒ１１に配置されている。
例えば、パッド電極２１としてパッド電極２１ａ〜２１ｃが設けられ、静電保護素子２２として電界効果トランジスタ２２ａ、２２ｂおよび静電保護素子２２ｃが設けられ、入力バッファ２３としてインバータ２３ｃが設けられ、出力バッファ２５として電界効果トランジスタ２５ａ、２５ｂが設けられている。そして、パッド電極２１ａ、２１ｂ間には電界効果トランジスタ２２ａ、２５ａがそれぞれ接続され、電界効果トランジスタ２２ａのゲートはパッド電極２１ａに接続され、電界効果トランジスタ２５ａのゲートは内部回路２４に接続されている。また、パッド電極２１ｂ、２１ｃ間には、電界効果トランジスタ２２ｂ、２５ｂがそれぞれ接続され、電界効果トランジスタ２２ｂのゲートはパッド電極２１ｃに接続され、電界効果トランジスタ２５ｂのゲートは内部回路２４に接続されている。また、パッド電極２１ａ、２１ｃ間には静電保護素子２２ｃが接続され、パッド電極２１ｂは、インバータ２３ｃを介して内部回路２４に接続されている。また、パッド電極２１ａは高電源電位ＶＤＤに接続し、パッド電極２１ｂは入出力端子Ｉ／Ｏに接続し、パッド電極２１ｃは低電源電位ＶＳＳに接続することができる。
そして、電界効果トランジスタ２２ａのゲートには高電源電位ＶＤＤが印加され、通常では電界効果トランジスタ２２ａはオフ状態に維持されるとともに、電界効果トランジスタ２２ｂのゲートには低電源電位ＶＳＳが印加され、通常では電界効果トランジスタ２２ｂはオフ状態に維持される。
そして、電界効果トランジスタ２２ａは、パッド電極２１ａ、２１ｂにサージ電圧が印加されると、パッド電極２１ａ、２１ｂ間を短絡させることで、内部回路２４を静電気から保護することができる。また、電界効果トランジスタ２２ｂは、パッド電極２１ｂ、２１ｃにサージ電圧が印加されると、パッド電極２１ｂ、２１ｃ間を短絡させることで、内部回路２４を静電気から保護することができる。また、静電保護素子２２ｃは、パッド電極２１ａ、２１ｃにサージ電圧が印加されると、パッド電極２１ａ、２１ｃ間に印加される電圧をクランプすることができる。
また、電界効果トランジスタ２５ａ、２５ｂは、内部回路２４からの電圧がゲートにそれぞれ印加されると、その電圧に対応した信号をパッド電極２１ｂからそれぞれ出力させることができる。
そして、内部回路２４およびインバータ２３ｃは、シリコンゲルマニウム形成領域Ｒ１２に配置し、パッド電極２１ａ〜２１ｃ、静電保護素子２２ｃおよび電界効果トランジスタ２２ａ、２２ｂ、２５ａ、２５ｂは、シリコンゲルマニウム非形成領域Ｒ１１に配置することができる。
これにより、シリコンゲルマニウム形成領域Ｒ１２にインバータ２３ｃを配置しつつ、電界効果トランジスタ２２ａ、２２ｂ、２５ａ、２５ｂをシリコンゲルマニウム非形成領域Ｒ１１に配置することが可能となる。このため、入力バッファ２３の駆動力の向上を達成しつつ、静電保護素子２２と出力バッファ２５とを並列に近接して配置させることが可能となり、静電保護素子２２と出力バッファ２５とが静電放電時に降伏電圧の違いによる不均一動作するのを防止することができる。
図５は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図である。
図５において、シリコンチップには、内部回路３１が形成されるとともに、内部回路３１にはＳＲＡＭマクロ３２が搭載されている。なお、内部回路３１は、特に駆動力を高めることが好ましい回路で構成することができ、例えば、ロジック回路、プロセッサ、各種演算回路、ＤＲＡＭなどで構成することができる。また、ＳＲＡＭマクロ３２には、例えば、デコーダ４１、セレクタ４２、セル４３およびセンスアンプ４４などを設けることができる。ここで、セル４３には、２個の負荷トランジスタ、２個の駆動トランジスタおよび２個の伝送トランジスタをビットセルごとに設けることができる。なお、負荷トランジスタとしては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタおよび伝送トランジスタとしては、Ｎチャンネル電界効果トランジスタを用いることができる。そして、伝送トランジスタのソースにはビット線が接続され、伝送トランジスタのゲートにはワード線が接続されている。
そして、シリコンチップには、シリコンゲルマニウム層が形成されていないシリコンゲルマニウム非形成領域Ｒ２１およびシリコンゲルマニウム層が形成されたシリコンゲルマニウム形成領域Ｒ２２が設けられている。そして、内部回路３１は、シリコンゲルマニウム形成領域Ｒ２２に配置され、ＳＲＡＭマクロ３２は、シリコンゲルマニウム非形成領域Ｒ２１に配置されている。
そして、Ｎチャンネル電界効果トランジスタからなるライトドライバによって、ビット線およびＳＲＡＭ内部ノードをプルダウンさせ、ビットセルのラッチデータを反転させることで、ＳＲＡＭのデータ書き込みを実行することができる。
ここで、シリコンゲルマニウム非形成領域Ｒ２１にＳＲＡＭマクロ３２を配置することで、Ｐチャンネル電界効果トランジスタからなる負荷トランジスタの駆動力の上昇を抑制することができる。このため、データ書き込み時にビット線がプルダウンされる動作が負荷トランジスタにて妨害されるのを抑えることができ、シリコンゲルマニウム形成領域Ｒ２２にＳＲＡＭマクロ３２を配置した場合に比べ、低電圧動作時におけるＳＲＡＭのライトマージンを向上させることが可能となるとともに、ＳＲＡＭのセル４３の接合リークを低減することができる。
なお、上述した実施形態では、ＰＮ接合の降伏電圧の低下や接合リーク電流の増加や順方向拡散電流の増加によって動作に支障をきたすデバイスをシリコンゲルマニウム非形成領域に配置し、特に駆動力を高めることが好ましいデバイスをシリコンゲルマニウム形成領域に配置する方法について説明したが、ゲルマニウムの濃度が互いに異なるシリコンゲルマニウム形成領域を同一のシリコンチップ上に形成するようにしてもよい。そして、降伏電圧の低下や拡散電流領域の順方向電流の増加によって動作に支障をきたすデバイスをゲルマニウムの濃度の薄いシリコンゲルマニウム形成領域に配置し、特に駆動力を高めることが好ましいデバイスをゲルマニウムの濃度の濃いシリコンゲルマニウム形成領域に配置するようにしてもよい。
また、電界効果トランジスタのソース／ドレイン部にシリコンゲルマニウム層を用いる場合に限らず、ゲート下にもシリコンゲルマニウム層を設ける場合においても、同様の手法を用いることにより、静電保護素子とＳＲＡＭをシリコンゲルマニウム非形成領域に選択的に形成するようにしてもよい。
本発明の第１実施形態に係る半導体装置の概略構成を示す平面図およびＡ部分の機能的な構成を示すブロック図。 本発明の第１実施形態に係る半導体装置の一部分の概略構成を示す断面図。 本発明の第１実施形態に係る半導体装置のその他の一部分の概略構成を示す断面図。 本発明の第２実施形態に係る半導体装置の概略構成を示す平面図およびＢ部分の機能的な構成を示すブロック図。 本発明の第３実施形態に係る半導体装置の概略構成を示す平面図。
符号の説明
Ｒ１、Ｒ１１、Ｒ２１ シリコンゲルマニウム非形成領域、Ｒ２、Ｒ１２、Ｒ２２ シリコンゲルマニウム形成領域、１０、２０ シリコンチップ、１１、１１ａ〜１１ｃ、２１ パッド電極、１２、１２ａ〜１２ｃ、２２、２２ｃ 静電保護素子、１３ 入出力バッファ、１４、２４、３１ 内部回路、２２ａ、２２ｂ、２５ａ、２５ｂ 電界効果トランジスタ、２３ 入力バッファ、２３ｃ インバータ、２５ 出力バッファ、３２ ＳＲＡＭマクロ、４１ デコーダ、４２ セレクタ、４３ セル、４４ センスアンプ、１０１ シリコン基板、１０２ ウェル、１０３ 素子分離領域、１０４ａ、１０４ｂ ＬＤＤ層、１０５ａ、１０５ｂ 高濃度不純物拡散層、１０６ａ、１０６ｂ ゲート絶縁膜、１０７ａ、１０７ｂ ゲート電極、１０８ａ、１０８ｂ サイドウォール、１１１ｂ シリコンゲルマニウム層、１１２ａ、１１２ｂ、１２４ｂ、１２５ｂ シリサイド層、１２０ａ、１２０ｂ Ｎ型高濃度不純物拡散層、１２１ａ、１２１ｂ Ｐ型高濃度不純物拡散層、１２２ｂ Ｎ型シリコンゲルマニウム層、１２３ｂ Ｐ型シリコンゲルマニウム層

Claims (2)

  1. シリコン基板と、
    前記シリコン基板上に形成された第１のシリコンゲルマニウム層と、
    前記シリコン基板上に形成され、前記第１のシリコンゲルマニウム層よりもゲルマニウムの濃度の濃い第２のシリコンゲルマニウム層と、
    ソース層およびドレイン層が前記第１のシリコンゲルマニウム層を用いて形成された静電保護素子と、
    ソース層およびドレイン層が前記第２のシリコンゲルマニウム層を用いて形成されたロジック回路と、
    前記静電保護素子に並列に近接して配置され、ソース層およびドレイン層が前記第１のシリコンゲルマニウム層を用いて形成された出力バッファと、
    ソース層およびドレイン層が前記第２のシリコンゲルマニウム層を用いて形成された入力バッファとを備えることを特徴とする半導体装置。
  2. シリコン基板と、
    前記シリコン基板上の一部の領域に形成されたシリコンゲルマニウム層と、
    ソース層およびドレイン層が前記シリコンゲルマニウム層を用いて前記シリコン基板上に形成されたロジック回路と、
    ソース層およびドレイン層が前記シリコンゲルマニウム層を用いることなく前記シリコン基板上に形成された静電保護素子と、
    前記静電保護素子に並列に近接して配置され、ソース層およびドレイン層が前記シリコンゲルマニウム層を用いることなく前記シリコン基板上に形成された出力バッファと、
    ソース層およびドレイン層が前記シリコンゲルマニウム層を用いて前記シリコン基板上に形成された入力バッファとを備えることを特徴とする半導体装置。
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