JP2010219249A

JP2010219249A - 半導体装置の製造方法及び半導体装置

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Publication number: JP2010219249A
Application number: JP2009063467A
Authority: JP
Inventors: Yoko Tada; 陽子多田; Kunihiro Suzuki; 邦広鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-03-16
Filing date: 2009-03-16
Publication date: 2010-09-30

Abstract

【課題】電界効果型トランジスタの動作速度を向上させる半導体装置の製造方法、及び半導体装置を提供する。
【解決手段】ゲルマニウム基板の上にシリコンゲルマニウムを含むエピタキシャル成長層を形成する工程と、エピタキシャル成長層上に酸化物層を形成する工程と、エピタキシャル成長層を熱処理する熱処理工程と、を含み、熱処理工程における熱処理は、加熱温度が６００℃以上９００℃以下であり、ゲルマニウム基板の上にシリコンゲルマニウムからなるエピタキシャル成長層を形成する工程は、エピタキシャル成長層にシリコンが５％以上２０％以下、及びゲルマニウムが８０％以上９５％以下の割合で含有するように形成する。
【選択図】図４

Description

本発明は、ゲルマニウム基板を用いた半導体装置の製造方法及び半導体装置に関する。

半導体装置における基板として、従来からシリコン基板が用いられてきた。しかし、ゲルマニウム基板は、反転層における電子および正孔の移動度がシリコン基板中よりも大きい点で着目されている。反転層におけるシリコン基板中の正孔移動度は４８０ｃｍ^２／Ｖ・ｓｅｃである。また、反転層におけるシリコン基板中の電子移動度は１３５０ｃｍ^２／Ｖ・ｓｅｃである。一方、反転層におけるゲルマニウム基板中の正孔移動度は１９００ｃｍ^２／Ｖ・ｓｅｃである。また、反転層におけるゲルマニウム基板中の電子移動度は３９００ｃｍ^２／Ｖ・ｓｅｃである。反転層におけるゲルマニウム基板中の正孔移動度は反転層におけるシリコン基板中の正孔移動度と比較して略４倍である。また、反転層におけるゲルマニウム基板中の電子移動度は反転層におけるシリコン基板中の正孔移動度と比較して略３倍である。そのため、ゲルマニウム基板によって電界効果型トランジスタを製造した場合、原理的な動作速度の向上が期待できる。

ゲルマニウム基板を半導体基板として使用する場合、ゲルマニウム基板上にゲート絶縁層を形成する必要がある。しかし、ゲルマニウム基板とゲート絶縁層との界面において、ゲルマニウム原子とゲート絶縁層を形成する酸素原子間では、シリコン原子と酸素原子間のような安定な結合が形成されにくい。そのため、ゲルマニウム基板とゲート絶縁層との界面において結晶性の乱れが発生し、欠陥が発生する。発生した欠陥によって、界面準位が発生してしまう。発生した界面準位によって、該トランジスタのキャリアが捕獲されてしまう。従って、ゲルマニウム基板の使用によって向上した動作速度を維持することができない。

このような界面準位の発生を抑制するために、半導体基板としてのゲルマニウム基板の上に、加熱温度が４２０℃の条件下においてシリコン原子層をエピタキシャル成長によって形成する技術が開示されている（例えば、非特許文献１参照）。

このような半導体装置の製造方法においては、ゲルマニウム基板とシリコン原子層との境界がはっきりしているため、ゲルマニウム基板上にシリコン原子層を４原子層より大きい厚みで形成すると、ゲルマニウムの格子定数及びシリコンの格子定数の差に起因したシリコン原子層の歪が発生しやすい。シリコン原子層に歪が発生すると、歪を緩和するために結晶欠陥が生じ界面準位が発生する。そのため、ゲルマニウム基板上には、シリコン原子層を４原子層の厚みに制御して形成する必要がある。

しかしながら、ゲルマニウム基板上にシリコン原子層を４原子層の厚みとなるように制御して形成するためには、製造条件を厳密に制御する必要がある。そのため、界面準位の発生を抑制することはできても、製造歩留まりを確保することが困難であった。

Ｂ．ＤｅＪａｅｇｅｒ，Ｒ．Ｂｏｎｚｏｍ，Ｆ．Ｌｅｙｓ，Ｏ．Ｒｉｃｈａｒｄ，Ｊ．ＶａｎＳｔｒｅｅｎｂｅｒｇｅｎ，Ｇ．Ｗｉｎｄｅｒｉｃｋｘ，Ｅ．ＶａｎＭｏｏｒｈｅｍ，Ｇ．Ｒａｓｋｉｎ，Ｆ．Ｌｅｔｅｒｔｒｅ，Ｔ．Ｂｉｌｌｏｎ，Ｍ．Ｍｅｕｒｉｓ，ａｎｄＭ．Ｈｅｙｎｓ， "ＯｐｔｉｍｉｓａｔｉｏｎｏｆａｔｈｉｎｅｐｉｔａｘｉａｌＳｉｌａｙｅｒｓａｓＧｅｐａｓｓｉｖａｔｉｏｎｌａｙｅｒｔｏｄｅｍｏｎｓｔｒａｔｅｄｅｅｐｓｕｂ-ｍｉｃｒｏｎｎ- ａｎｄｐ-ＦＥＴｓｏｎＧｅ-ＯｎＩｎｓｕｌａｔｏｒｓｕｂｓｔｒａｔｅｓ，" ＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒｉｎｇ，ｖｏｌ．８０，ｐｐ．２６-２９，２００５．

本発明は、電界効果型トランジスタの動作速度を向上させる半導体装置の製造方法及び半導体装置を提供することを目的とする。

本発明の課題を解決するため、本発明の第１の側面によれば、ゲルマニウム基板の上にシリコンゲルマニウムを含むエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層上に酸化物層を形成する工程と、前記エピタキシャル成長層を熱処理する熱処理工程と、を含む半導体装置の製造方法を提供することを特徴とする。

本発明の課題を解決するため、本発明の第２の側面によれば、ゲルマニウムを含む半導体基板と、前記半導体基板上に形成され、シリコン及びゲルマニウムを含み、且つ第１のシリコン濃度を有する第１の層と、前記第１の層上に形成され、シリコン及びゲルマニウムを含み、前記第１のシリコン濃度よりも低い第２のシリコン濃度を有する第２の層と、前記第２の層上に形成され、シリコン及びゲルマニウムを含み、前記第２の層との界面における前記第２のシリコン濃度よりも高い第３のシリコン濃度を有する第３の層と、前記第３の層上にゲート絶縁層を介して形成されたゲート電極と、前記ゲート電極の両側の前記第２の層、及び前記第３の層に形成された不純物を含有する不純物拡散領域と、を含む半導体装置を提供することを特徴とする。

本発明に係る半導体装置の製造方法及び半導体装置によれば、酸化物層とエピタキシャル成長層との界面にシリコンが偏析する。一方、ゲルマニウムは、エピタキシャル成長層とゲルマニウム基板との界面に引き寄せられる。従って、相対的にゲルマニウム基板方向へのシリコンの拡散が抑制される。そのため、エピタキシャル成長層とゲルマニウム基板との界面近傍の領域にもシリコンが偏析する。その結果、エピタキシャル成長層の両方の界面にシリコンが偏析し、その中間領域ではゲルマニウムの含有率が高くなる。

また、電界効果型トランジスタの反転層は、ゲート絶縁層及びエピタキシャル成長層の界面と、その界面近傍のゲルマニウム含有層が高いエピタキシャル成長層内に形成される。そこで、エピタキシャル成長層上に形成された電界効果型トランジスタのキャリアの移動度は、ゲルマニウム基板上に形成された電界効果型トランジスタのキャリアの移動度と同様に大きくなる。一方、エピタキシャル成長層におけるシリコンの偏析層とゲート絶縁層との界面では界面準位の発生が少なく、キャリアの移動度の減少が起きない。そのため、電界効果型トランジスタの移動度を向上させることができる。

図１は、第１実施例によるｐ型ＭＩＳトランジスタ５０の製造方法を示す図である。図２は、第１実施例によるｐ型ＭＩＳトランジスタ５０の製造方法を示す図である。図３は、第１実施例によるｐ型ＭＩＳトランジスタ５０の製造方法を示す図である。図４は、第１実施例によるｐ型ＭＩＳトランジスタ５０の構造を示す図である。図５は、第１実施例によるｐ型ＭＩＳトランジスタ５０の製造過程におけるシリコンのＳＩＭＳによる濃度分布を示す図である。図６は、第２実施例によるｐ型ＭＩＳトランジスタ５１の製造方法を示す図である。図７は、第２実施例によるｐ型ＭＩＳトランジスタ５１の製造方法を示す図である。図８は、第２実施例によるｐ型ＭＩＳトランジスタ５１の製造方法を示す図である。図９は、第２実施例によるｐ型ＭＩＳトランジスタ５１の構造を示す図である。図１０は、第２実施例によるｐ型ＭＩＳトランジスタ５１の製造過程におけるシリコンのＳＩＭＳによる濃度分布を示す図である。

以下、本発明の実施例１及び実施例２について説明する。ただし、本発明は各実施例に限定されるものではない。

実施例１において、図１から図５までの図は、ｐ型ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５０の製造方法及びｐ型ＭＩＳトランジスタ５０の構造を詳細に説明するものである。なお、ＭＩＳトランジスタとは電界効果トランジスタのことをいう。

図１から図４は、実施例１に係るｐ型ＭＩＳトランジスタ５０の製造方法を説明するものである。

図１Ａは、ｎ型ゲルマニウム基板１を準備するようすを示す図である。ｎ型ゲルマニウム基板１は、ｎ型導電性不純物濃度が例えば１×１０^１６ｃｍ^−３である。

図１Ｂは、ｎ型ゲルマニウム基板１上にシリコンゲルマニウムからなるエピタキシャル成長層２を形成するようすを示す図である。エピタキシャル成長層２は、例えばシリコンを５％以上２０％以下、及びゲルマニウムを８０％以上９５％以下の割合で含有することが望ましい。エピタキシャル成長層２は、例えばＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法によって形成される。ＣＶＤ法に用いられる混合ガスは、シリコンのソースガスとしてＳｉＨ_４又はＳｉＨ_２Ｃｌ_２、ゲルマニウムのソースガスとしてＧｅＨ_４、及び雰囲気の調整ガスとしてＨ_２が用いられる。形成温度は、例えば６５０℃から７００℃であることが望ましい。この工程によって、エピタキシャル成長層２はｎ型ゲルマニウム基板１上に例えば４ｎｍから１２ｎｍの膜厚で形成される。なお、エピタキシャル成長層２におけるシリコンの含有率が５％未満の場合、後述するエピタキシャル成長層４におけるシリコンの供給量が不足する可能性がある。上記シリコンの含有率が２０％よりも大きい場合、エピタキシャル成長層２におけるシリコンゲルマニウムの結晶性が悪化する可能性がある。

図１Ｃは、エピタキシャル成長層２の上に酸化物層３を形成するようすを示す図である。図１Ｃに示すように、エピタキシャル成長層２の上に、酸化物層３が例えばＣＶＤ法、ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ（ＡＬＤ）法、又はＭｅｔａｌｏｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ（ＭＯＣＶＤ）法によって形成される。酸化物層３は、例えばＳｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、又はＬａ_２Ｏ_３を含むことが望ましい。この工程によって、酸化物層３は例えば１ｎｍから１００ｎｍの層厚で形成される。

図１Ｄは、エピタキシャル成長層２を熱処理するようすを示す図である。この熱処理によって、エピタキシャル成長層２の表面におけるシリコンがゲルマニウムよりも先に反応して、エピタキシャル成長層２と酸化物層３との界面で酸化シリコンを形成する。そのため、酸化物層３との界面にシリコンが偏析したエピタキシャル成長層４が形成される。この工程によって、ｎ型ゲルマニウム基板１の導電型を決定する不純物がエピタキシャル成長層２内に拡散するため、熱処理後のエピタキシャル成長層４に導電型が付与される。エピタキシャル成長層２の熱処理条件は、例えば加熱温度が６００℃以上９００℃以下であることが望ましい。熱処理における加熱温度が６００℃未満の場合、エピタキシャル成長層４におけるシリコンが十分に偏析しない可能性がある。熱処理における加熱温度が９００℃より大きい場合、ｎ型ゲルマニウム基板１及びエピタキシャル成長層２におけるゲルマニウムが融解してしまう可能性がある。エピタキシャル成長層２の熱処理条件は、例えば加熱温度が６００℃及び加熱時間が４７時間から１４３時間までの間、又は加熱温度が７００℃及び加熱時間が１時間であることが望ましい。

エピタキシャル成長層４のシリコン偏析層は、エピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍまでの範囲に形成されていることが望ましい。シリコン偏析層とは、ｎ型ゲルマニウム基板１の表面にシリコンが偏析している層のことをいう。

図２Ａは、エピタキシャル成長層４の上の酸化物層３を除去するようすを示す図である。図２Ａに示すように、例えば弗酸（ＨＦ）溶液によるウェットエッチングによって、酸化物層３はエピタキシャル成長層４の上から除去される。この工程によって、ｎ型ゲルマニウム基板１の上のエピタキシャル成長層４が露出する。

なお、エピタキシャル成長層４の上の酸化物層３を除去する工程は必須ではない。エピタキシャル成長層４の上に酸化物層３を残す場合、酸化物層３は、予め、例えば１ｎｍから１０ｎｍの層厚で形成されることが望ましい。

図２Ｂは、エピタキシャル成長層４の上にゲート絶縁層５ａを形成するようすを示す図である。図２Ｂに示すように、ゲート絶縁層５ａは、例えば、ＡＬＤ法、又はＭＯＣＶＤ法から形成される。ゲート絶縁層５ａは、例えば酸化ジルコニア又は酸化ハフニウムから形成されることが望ましい。ゲート絶縁層５ａは、例えば１ｎｍから１０ｎｍの層厚で形成される。

図２Ｃは、ゲート絶縁層５ａの上に金属層６ａを形成するようすを示す図である。図２Ｃに示すように、金属層６ａは、例えばスパッタ法から形成される。金属層６ａは、例えば窒化タンタル（ＴａＮ）から形成されることが望ましい。

図２Ｄは、ゲート絶縁層５ａの上にゲート電極６を形成するようすを示す図である。図２Ｄに示すように、ゲート電極６は、例えばリソグラフィー工程及びエッチング工程により金属層６ａをパターニングして電極形状とすることにより形成される。

図３Ａは、ｎ型ゲルマニウム基板１にエピタキシャル成長層４を介してソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂを形成するようすを示す図である。図３Ａに示すように、ソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂは、ゲート電極６をマスクとしてエピタキシャル成長層４を介してｎ型ゲルマニウム基板１のソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂにイオン注入を行うことによって形成される。ｐ型導電性不純物は、例えばボロンを用いることができる。ソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂにおけるボロンのイオン注入条件は、例えば加速エネルギー５．０ｋｅＶから２０．０ｋｅＶ、及びドーズ量１．０×１０^１５／ｃｍ^２から１．０×１０^１６／ｃｍ^２であることが望ましい。

図３Ｂは、エピタキシャル成長層４の上にサイドウォール８を形成するようすを示す図である。サイドウォール８は、例えば酸化シリコンによって形成される。

まず、絶縁材料である酸化シリコン膜は、ゲート電極６を覆うようにエピタキシャル成長層４の上に例えばＣＶＤ法により３ｎｍから７０ｎｍの厚みで形成される。具体的な酸化シリコン膜の形成方法は、低圧ＣＶＤ法により、例えばテトラエトキシシラン（ＴＥＯＳ）とＯ_２をソースガスとして基板温度４００℃から６００℃の温度で反応させる方法を用いることができる。

次に、サイドウォール８は、エピタキシャル成長層４の全面において、酸化シリコン膜を異方性エッチングすることにより形成される。酸化シリコン膜のエッチングは、フッ素系ガスであるＣ_４Ｆ_８を含有するＣ_４Ｆ_８／Ａｒ／Ｏ_２ガスを用いることができる。このように、サイドウォール８は、絶縁材料によって、ゲート電極６の側壁上に形成される。

図４Ａは、ｎ型ゲルマニウム基板１にエピタキシャル成長層４を介してソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂを形成するようすを示す図である。図４Ａに示すように、ソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂは、ゲート電極６及びサイドウォール８をマスクとして、ゲート電極６及びサイドウォール８の両側に、エピタキシャル成長層４を介してｎ型ゲルマニウム基板１のソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂにｐ型導電性不純物をイオン注入することによって形成される。ｐ型導電性不純物は、例えばボロンを用いることができる。ソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂにおけるボロンのイオン注入条件は、例えば加速エネルギー５．０ｋｅＶから２０．０ｋｅＶ、及びドーズ量１．０×１０^１５／ｃｍ^２から１．０×１０^１６／ｃｍ^２であることが望ましい。次いで、短時間の熱処理を行い、ソース領域１２及びドレイン領域１３の不純物を活性化させる。熱処理工程における条件は、例えば６００℃〜７００℃で昇温及び降温の時間を除くと、ほぼ３０秒のＲＴＡ処理（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。

そして、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て、ｐ型ＭＩＳトランジスタ５０が完成する。

図４Ｂは、ｐ型ＭＩＳトランジスタ５０の平面図を示す。図４Ａは、図４ＢのＸ−Ｙ線に沿った断面図である。なお、図４Ｂ中、先の実施例１における図１から図３、及び図４Ａで説明した同一の部材は同一の参照番号を付し、その説明を省略する。

図４Ｂに示すように、素子分離領域１５はｎ型ＭＩＳトランジスタ５０の周囲に設けられている。活性領域１４は、素子分離領域１５に画定されている矩形の領域である。ゲート電極６は、その矩形状のパターン部分が活性領域１４の中央部を横断するように設けられている。エピタキシャル成長層４は、ゲート電極６の矩形状のパターン部分に重なるように形成されている。サイドウォール８は、ゲート電極６の周囲に設けられている。ソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂは、活性領域１４に、ゲート電極６に隣接して所定の幅に設けられている。ソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂは、上面から見た場合に、活性領域１４のうち、ゲート電極６及びサイドウォール８を除いた領域に設けられている。

図５は、実施例１のｐ型ＭＩＳトランジスタ５０の製造過程によるシリコン及びゲルマニウムのＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ：二次イオン質量分析法）による濃度分布を示す特性図である。図５の縦軸は、各物質の濃度（ｃｍ^−３）を示す。図５の横軸は、エピタキシャル成長層４表面からの深さ（ｎｍ）を示す。

図５は、図１Ｄの線Ａ−Ｂに示す断面におけるエピタキシャル成長層４及びｎ型ゲルマニウム基板１のシリコンの濃度分布を説明する図である。破線２１は、エピタキシャル成長層２を熱処理する前のシリコンの濃度分布を示す。実線２２は、エピタキシャル成長層２を加熱温度６００℃及び加熱時間４７時間の条件において熱処理した後のシリコンの濃度分布を示す。

図５において、エピタキシャル成長層２を熱処理する前のシリコンの濃度分布は、破線２１で示すようになだらかな分布である。一方、熱処置後のエピタキシャル成長層４のシリコンの濃度分布は、実線２２で示すようにエピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所において濃度ピーク値を示すことがわかる。即ち、熱処置後のエピタキシャル成長層４は、エピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍにシリコンが偏析した第３層４ｃ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所においてシリコンが偏析した第１層４ａが形成される。エピタキシャル成長層４を熱処理した後において、シリコンの濃度分布は、実線２２で示すようにエピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍにおいて、濃度ピーク値である１．５×１０^２０（ｃｍ^−３）を有することがわかる。なお、実施例１におけるエピタキシャル成長層４は、シリコンの原子数密度が５×１０^２２（ｃｍ^−３）であることから、シリコンを２．８％、及びゲルマニウムを９７．２％の割合で含有することがわかる。

エピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍにおいて、シリコンは、エピタキシャル成長層４の表面にあるゲルマニウムの未結合手、即ちダングリングボンドを終端して結合を安定化させるためにエピタキシャル成長層４と酸化物層３との界面に引き寄せられる。エピタキシャル成長層４と酸化物層３との界面に引き寄せられたシリコンは、酸化物層３における酸素と結合して酸化シリコンを形成する。その結果、エピタキシャル成長層４と酸化物層３との界面にシリコンが偏析し、第３のシリコン含有率を有する第３層４ｃが形成される。第３層４ｃに偏析するシリコンは、エピタキシャル成長層４と酸化物層３との界面における界面準位を抑制する作用を有する。ゲルマニウムは、エピタキシャル成長層４とｎ型ゲルマニウム基板１との界面に引き寄せられて偏析する。偏析したゲルマニウムによって、相対的に上記界面方向へのシリコンの拡散が抑制される。そのため、界面近傍の領域にシリコンが偏析し、エピタキシャル成長層４の表面近傍深さ６ｎｍから７ｎｍにおいて第１のシリコン含有率を有する第１層４ａが形成される。第１層４ａに偏析するシリコンは、エピタキシャル成長層４及びｎ型ゲルマニウム基板１の界面における界面準位を抑制する作用を有する。なお、第１層４ａと第３層４ｃとの間にある第２層４ｂには、第１層４ａに偏析したシリコン及び第３層４ｃに偏析したシリコンによって拡散が抑制されたゲルマニウムが偏析する。そのため、第２層４ｂにおける第２のシリコン濃度は、第１層４ａにおける第１のシリコン濃度よりも低い。また、第３層４ｃにおける第３のシリコン濃度は、第２層４ｂと第３層４ｃとの界面における第２のシリコン濃度よりも高い。

本発明の実施例１に係るｐ型ＭＩＳトランジスタ５０によれば、酸化物層３とエピタキシャル成長層４との界面にシリコンが偏析する。一方、ゲルマニウムは、エピタキシャル成長層４とｎ型ゲルマニウム基板１との界面に引き寄せられる。従って、相対的にｎ型ゲルマニウム基板１方向へのシリコンの拡散が抑制される。そのため、エピタキシャル成長層４とｎ型ゲルマニウム基板１との界面近傍の領域にもシリコンが偏析する。その結果、エピタキシャル成長層４の両方の界面にシリコンが偏析し、その中間領域ではゲルマニウムの含有率が高くなる。

また、ｐ型ＭＩＳトランジスタ５０の反転層は、主にゲート絶縁層５及びエピタキシャル成長層４との界面から、その界面近傍のゲルマニウム含有率が高いエピタキシャル成長層４内に形成される。そこで、エピタキシャル成長層４上に形成されたｐ型ＭＩＳトランジスタ５０のキャリアの移動度は、ゲルマニウム基板上に形成された電界効果型トランジスタのキャリアの移動度と同様に大きくなる。一方、エピタキシャル成長層４におけるシリコンの偏析層とゲート絶縁層５との界面では界面準位の発生が少なく、キャリアの移動度の減少が起きない。そのため、ｐ型ＭＩＳトランジスタ５０の移動度を向上させることができる。

実施例２において、図６から図１０までの図は、ｐ型ＭＩＳトランジスタ５１の製造方法及びｐ型ＭＩＳトランジスタ５１の構造を詳細に説明するものである。

図６から図９は、実施例２に係るｐ型ＭＩＳトランジスタ５１の製造方法を説明するものである。

図６Ａは、実施例１の図１Ａで説明した工法と同様の工法を用いて、ｎ型ゲルマニウム基板１を準備するようすを示す図である。

図６Ｂは、ｎ型ゲルマニウム基板１にシリコンイオンを注入してシリコン注入層１０を形成するようすを示す図である。シリコンイオンの注入条件は、例えば加速エネルギー５ｋｅＶから４０ｋｅＶ、ドーズ量１×１０^１５／ｃｍ^２から１×１０^１６／ｃｍ^２及びｎ型ゲルマニウム基板１に対するシリコンイオンの注入角度が０°から７°であることが望ましい。この工程によって、ｎ型ゲルマニウム基板１の表面に、シリコン注入層１０が形成される。

図６Ｃは、実施例１の図１Ｃで説明した工法と同様の工法を用いて、シリコン注入層１０の上に酸化物層３を形成するようすを示す図である。

図６Ｄは、実施例１の図１Ｄで説明した工法と同様の工法を用いて、シリコン注入層１０を熱処理して結晶化するようすを示す図である。シリコン注入層１０の熱処理条件は、例えば加熱温度が６００℃以上９００℃以下であることが望ましい。熱処理における加熱温度が６００℃未満の場合、シリコン注入層１０におけるシリコンが十分に偏析しない可能性がある。熱処理における加熱温度が９００℃より大きい場合、ｎ型ゲルマニウム基板１及びシリコン注入層１０におけるゲルマニウムが融解してしまう可能性がある。この熱処理によって、シリコン注入層１０が結晶化して酸化物層３との界面にシリコンが偏析したシリコン偏析層を有するシリコン注入層１６が形成される。シリコン注入層１０の熱処理条件は、例えば加熱温度が６００℃及び加熱時間が４７時間から１４３時間までの間、又は加熱温度が７００℃及び加熱時間が１時間であることが望ましい。

シリコン注入層１６のシリコン偏析層は、シリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍまでの範囲に形成されていることが望ましい。シリコン偏析層とは、ｎ型ゲルマニウム基板１の表面にシリコンが偏析している層のことをいう。

図７Ａは、実施例１の図２Ａで説明した工法と同様の工法を用いて、シリコン注入層１６の上の酸化物層３を除去するようすを示す図である。この工程によって、ｎ型ゲルマニウム基板１の上のシリコン注入層１６が露出する。

なお、実施例１と同様に、シリコン注入層１６の上の酸化物層３を除去する工程は必須ではない。シリコン注入層１６の上に酸化物層３を残す場合、酸化物層３は、予め、例えば１ｎｍから１０ｎｍの層厚で形成されることが望ましい。

図７Ｂは、実施例１の図２Ｂで説明した工法と同様の工法を用いて、シリコン注入層１６の上にゲート絶縁層５ａを形成するようすを示す図である。

図７Ｃは、実施例１の図２Ｃで説明した工法と同様の工法を用いて、ゲート絶縁層５ａの上に金属層６ａを形成するようすを示す図である。

図７Ｄは、実施例１の図２Ｄで説明した工法と同様の工法を用いて、ゲート絶縁層５ａの上にゲート電極６を形成するようすを示す図である。

図８Ａは、実施例１の図３Ａで説明した工法と同様の工法を用いて、ｎ型ゲルマニウム基板１にシリコン注入層１６を介してソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂを形成するようすを示す図である。

図８Ｂは、実施例１の図３Ｂで説明した工法と同様の工法を用いて、シリコン注入層１６の上にサイドウォール８を形成するようすを示す図である。

図９Ａは、実施例１の図４Ａで説明した工法と同様の工法を用いて、ｎ型ゲルマニウム基板１にシリコン注入層１６を介してソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂを形成するようすを示す図である。

そして、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て、ｐ型ＭＩＳトランジスタ５１が完成する。

図９Ｂは、ｐ型ＭＩＳトランジスタ５１の平面図を示す。図９Ａは、図９ＢのＸ−Ｙ線に沿った断面図である。なお、図９Ｂ中、先の実施例２における図６から図８、及び図９Ａで説明した同一の部材は同一の参照番号を付し、その説明を省略する。図９Ｂに示すように、シリコン注入層１６は、ゲート電極６の矩形状のパターン部分に重なるように形成されている。

図１０は、実施例２のｐ型ＭＩＳトランジスタ５１によるシリコンのＳＩＭＳによる濃度分布を示す特性図である。図１０の縦軸は、シリコンの濃度（ｃｍ^−３）を示す。図１０の横軸は、ｎ型ゲルマニウム基板１表面からの深さ（ｎｍ）を示す。

図１０は、図６Ｄの線Ａ−Ｂに示す断面におけるシリコン注入層１６及びｎ型ゲルマニウム基板１のシリコンの濃度分布を説明する図である。実線３１の○は、シリコン注入層１０を熱処理する前のシリコンの濃度分布を示す。実線３２の■は、シリコン注入層１０を加熱温度６００℃及び加熱時間４７時間の条件において熱処理した後のシリコンの濃度分布を示す。実線３３の◇は、シリコン注入層１０を加熱温度６００℃及び加熱時間１４３時間の条件において熱処理した後のシリコンの濃度分布を示す。実線３４の□は、シリコン注入層１０を加熱温度７００℃及び加熱時間１時間の条件において熱処理した後のシリコンの濃度分布を示す。

図１０において、シリコン注入層１０を熱処理する前のシリコンの濃度分布は、実線３１で示すようになだらかな分布である。一方、熱処置後のシリコン注入層１６のシリコンの濃度分布は、実線３２、実線３３、及び実線３４で示すようにシリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所において濃度ピーク値を示すことがわかる。即ち、熱処置後のシリコン注入層１６は、シリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所においてシリコン偏析層を有することがわかる。シリコン注入層１６を熱処理した後において、シリコンの濃度分布は、実線３２、実線３３、及び実線３４で示すようにシリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍにおいて、濃度ピーク値である１．９×１０^２０（ｃｍ^−３）から３．１×１０^２０（ｃｍ^−３）を有することがわかる。なお、実施例２におけるシリコン注入層１６は、シリコンの原子数密度が５×１０^２２（ｃｍ^−３）であることから、シリコンを０．４％以上０．６％以下、及びゲルマニウムを９９．４％以上９９．６％以下の割合で含有することがわかる。

シリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍにおいて、シリコンは、シリコン注入層１６の表面にあるゲルマニウムの未結合手、即ちダングリングボンドを終端して結合を安定化させるためにシリコン注入層１６と酸化物層３との界面に引き寄せられる。シリコン注入層１６と酸化物層３との界面に引き寄せられたシリコンは、酸化物層３における酸素と結合して酸化シリコンを形成する。その結果、シリコン注入層１６と酸化物層３との界面にシリコンが偏析し、第３のシリコン含有率を有する第３層１６ｃが形成される。第３層１６ｃに偏析するシリコンは、シリコン注入層１６と酸化物層３との界面における界面準位を抑制する作用を有する。ゲルマニウムは、シリコン注入層１６とｎ型ゲルマニウム基板１との界面に引き寄せられて偏析する。偏析したゲルマニウムによって、相対的に上記界面方向へのシリコンの拡散が抑制される。そのため、界面近傍の領域にシリコンが偏析し、シリコン注入層１６の表面近傍深さ６ｎｍから７ｎｍにおいて第１のシリコン含有率を有する第１層１６ａが形成される。第１層１６ａに偏析するシリコンは、シリコン注入層１６及びｎ型ゲルマニウム基板１の界面における界面準位を抑制する作用を有する。なお、第１層１６ａと第３層１６ｃとの間にある第２層１６ｂには、第１層１６ａに偏析したシリコン及び第３層１６ｃに偏析したシリコンによって拡散が抑制されたゲルマニウムが偏析する。そのため、第２層１６ｂにおける第２のシリコン濃度は、第１層１６ａにおける第１のシリコン濃度よりも低い。また、第３層１６ｃにおける第３のシリコン濃度は、第２層１６ｂと第３層１６ｃとの界面における第２のシリコン濃度よりも高い。

本発明の実施例２に係るｐ型ＭＩＳトランジスタ５１によれば、酸化物層３とシリコン注入層１６との界面にシリコンが偏析する。一方、ゲルマニウムは、シリコン注入層１６とｎ型ゲルマニウム基板１との界面に引き寄せられる。従って、相対的にｎ型ゲルマニウム基板１方向へのシリコンの拡散が抑制される。そのため、シリコン注入層１６とｎ型ゲルマニウム基板１との界面近傍の領域にもシリコンが偏析する。その結果、シリコン注入層１６の両方の界面にシリコンが偏析し、その中間領域ではゲルマニウムの含有率が高くなる。

また、ｐ型ＭＩＳトランジスタ５１の反転層は、主にゲート絶縁層５及びシリコン注入層１６との界面から、その界面近傍のゲルマニウム含有率が高いシリコン注入層１６内に形成される。そこで、シリコン注入層１６上に形成されたｐ型ＭＩＳトランジスタ５１のキャリアの移動度は、ゲルマニウム基板上に形成された電界効果型トランジスタのキャリアの移動度と同様に大きくなる。一方、シリコン注入層１６におけるシリコンの偏析層とゲート絶縁層５との界面では界面準位の発生が少なく、キャリアの移動度の減少が起きない。そのため、ｐ型ＭＩＳトランジスタ５１の移動度を向上させることができる。

さらに、実施例２に係るｐ型ＭＩＳトランジスタ５１によれば、実施例１におけるエピタキシャル成長層２をｎ型ゲルマニウム基板１上に形成する工程の代わりに、ｎ型ゲルマニウム基板１にシリコンイオンを注入してシリコン注入層１０を形成する。そのため、実施例１と比較して工程を簡便化することができる。

１ｎ型ゲルマニウム基板
２エピタキシャル成長層
３酸化物層
４エピタキシャル成長層（第１実施例）
４ａ第１層
４ｂ第２層
４ｃ第３層
５ゲート絶縁層
５ａゲート絶縁層
６ゲート電極
６ａ金属層
７ａソース領域の不純物濃度が低い領域
７ｂドレイン領域の不純物濃度が低い領域
８サイドウォール
９ａソース領域の不純物濃度が高い領域
９ｂドレイン領域の不純物濃度が高い領域
１０シリコン注入層（第２実施例）
１２ソース領域
１３ドレイン領域
１４活性領域
１５素子分離領域
１６シリコン注入層（第２実施例）
１６ａ第１層
１６ｂ第２層
１６ｃ第３層
２１熱処理前のシリコン濃度分布（第１実施例）
２２熱処理後（６００℃×４７時間）のシリコン濃度分布（第１実施例）
２３熱処理後（６００℃×４７時間）のゲルマニウム濃度分布（第１実施例）
３１熱処理前のシリコン濃度分布（第２実施例）
３２熱処理後（６００℃×４７時間）のシリコン濃度分布（第２実施例）
３３熱処理後（６００℃×１４３時間）のシリコン濃度分布（第２実施例）
３４熱処理後（７００℃×１時間）のシリコン濃度分布（第２実施例）
５０ｐ型ＭＩＳトランジスタ（第１実施例）
５１ｐ型ＭＩＳトランジスタ（第２実施例）

Claims

ゲルマニウム基板の上にシリコン及びゲルマニウムを含むエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層上に酸化物層を形成する工程と、
前記エピタキシャル成長層を熱処理する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
前記熱処理工程における熱処理は、加熱温度が６００℃以上９００℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
前記ゲルマニウム基板の上に前記シリコン及び前記ゲルマニウムを含む前記エピタキシャル成長層を形成する前記工程は、前記エピタキシャル成長層にシリコンが５％以上２０％以下、及びゲルマニウムが８０％以上９５％以下の割合で含有するように形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
ゲルマニウム基板にシリコンイオンを注入してシリコン注入層を形成する工程と、
前記シリコン注入層の上に酸化物層を形成する工程と、
前記シリコン注入層を熱処理して結晶化する結晶化工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ゲルマニウム基板に前記シリコンイオンを注入して前記シリコン注入層を形成する前記工程におけるイオン注入は、前記シリコンイオンの加速エネルギーが５ｋｅＶから４０ｋｅＶ、ドーズ量が１．０×１０^１５／ｃｍ^２から１．０×１０^１６／ｃｍ^２で行われることを特徴とする請求項４に記載の半導体装置の製造方法。
ゲルマニウムを含む半導体基板と、
前記半導体基板上に形成され、シリコン及びゲルマニウムを含み、且つ第１のシリコン濃度を有する第１の層と、
前記第１の層上に形成され、シリコン及びゲルマニウムを含み、前記第１のシリコン濃度よりも低い第２のシリコン濃度を有する第２の層と、
前記第２の層上に形成され、シリコン及びゲルマニウムを含み、前記第２の層との界面における前記第２のシリコン濃度よりも高い第３のシリコン濃度を有する第３の層と、
前記第３の層上にゲート絶縁層を介して形成されたゲート電極と、
前記ゲート電極の両側の前記第２の層、及び前記第３の層に形成された不純物を含有する不純物拡散領域と、
を含むことを特徴とする半導体装置。