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JP2007165836A - 半導体装置 - Google Patents

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JP2007165836A JP2006230862A JP2006230862A JP2007165836A JP 2007165836 A JP2007165836 A JP 2007165836A JP 2006230862 A JP2006230862 A JP 2006230862A JP 2006230862 A JP2006230862 A JP 2006230862A JP 2007165836 A JP2007165836 A JP 2007165836A
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Shinko Electric Industries Co Ltd
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Abstract

【課題】本発明は、半導体チップを封止する封止樹脂を備えた半導体装置に関し、反りの発生を抑制することのできる半導体装置を提供することを課題とする。
【解決手段】チップ支持部１５及び端子部１６を有するリードフレーム１１と、チップ支持部１５上に設けられ、端子部１６と電気的に接続される半導体チップ１２と、半導体チップ１２を封止する封止樹脂１４とを備え、半導体チップ１２上にリードフレーム１１と熱膨張係数の略等しい第１の熱膨張係数緩和部材１３を設け、第１の熱膨張係数緩和部材１３の上面１３Ａと封止樹脂１４の上面１４Ａとを略面一とした。
【選択図】図４

Description

本発明は、半導体装置に係り、半導体チップを封止する封止樹脂を備えた半導体装置に関する。
半導体装置には、様々な形態があり、例えば、基板上（テープ状の基板も含む）に設けられた接続パッドに半導体チップを電気的に接続して半導体チップを封止する封止樹脂を設けた半導体装置や、リードフレームの一部を接続パッドにして、リードフレームの接続パッド部分に半導体チップを電気的に接続して半導体チップを封止する封止樹脂を設けた半導体装置がある。
図１は、従来の半導体装置の断面図（その１）であり、図２は、図１に示した半導体装置を平面視した図である。なお、図２では、説明の便宜上、チップ支持部１０８及び端子部１０９上に設けられた封止樹脂１０３の図示を省略する。
図１及び図２を参照するに、半導体装置１００は、リードフレーム１０１と、半導体チップ１０２と、封止樹脂１０３とを有する。
リードフレーム１０１は、半導体チップ１０２が配設されるチップ支持部１０５と、半導体チップ１０２と電気的に接続されたワイヤ１０７が接続される複数の端子部１０６とを有する。端子部１０６は、半導体装置１００をマザーボード等の実装基板に接続する際の外部接続端子である。チップ支持部１０５と端子部１０６との間には、貫通部１０９が形成されている。この貫通部１０９により、チップ支持部１０５及び各端子部１０６はそれぞれ分離されている。
半導体チップ１０２は、チップ本体１１１と、複数の電極パッド１１２とを有する。チップ本体１１１は、接着剤１１４によりチップ支持部１０５上に接着されている。電極パッド１１２は、ワイヤ１０７を介して、端子部１０６と電気的に接続されている。つまり、半導体チップ１０２は、端子部１０６に対してワイヤボンディング接続されている。
封止樹脂１０３は、ワイヤ１０７及び半導体チップ１０２を封止すると共に、貫通部１０９を充填するように設けられている。
また、リードフレームを備えた半導体装置の中には、チップ支持部１０５を備えていないものがある（図３参照）。
図３は、従来の半導体装置の断面図（その２）である。図３において、半導体装置１００と同一構成部分には同一符号を付す。
図３を参照するに、半導体装置１２０は、半導体装置１００の構成からチップ支持部１０５を取り除くと共に、電極パッド１１２が形成された側とは反対側のチップ本体１１１の面を封止樹脂１０３から露出した構成とされている（例えば、特許文献１参照。）。
特開２００４−３１９５７７号公報
しかしながら、従来の半導体装置１００では、半導体装置１００の厚さ方向に熱膨張係数の異なるリードフレーム、半導体チップ１０２、及び封止樹脂１０３が積層された構成であったため、半導体装置１００に反りが発生してしまうという問題があった。
また、従来の半導体装置１２０では、半導体装置１２０の厚さ方向に熱膨張係数の異なる半導体チップ１０２及び封止樹脂１０３が積層された構成であったため、半導体装置１２０に反りが発生してしまうという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、本発明の目的は、反りの発生を抑制可能な半導体装置を提供することである。
本発明の一観点によれば、半導体チップと、前記半導体チップが配設されるチップ支持部と、前記半導体チップが電気的に接続される端子部とを有するリードフレームと、前記半導体チップを封止する封止樹脂と、を備えた半導体装置において、前記半導体チップ上に前記リードフレームと熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、該第１の熱膨張係数緩和部材の上面を前記封止樹脂の上面と略面一としたことを特徴とする半導体装置が提供される。
本発明によれば、半導体チップ上にリードフレームと熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、第１の熱膨張係数緩和部材の上面を封止樹脂の上面と略面一としたことにより、半導体チップの上下両側に熱膨張係数の略等しいチップ支持部及び第１の熱膨張係数緩和部材が配置されるため、半導体装置に反りが発生することを抑制できる。
本発明の他の観点によれば、半導体基板と、該半導体基板上に形成された半導体素子とを有する半導体チップと、前記半導体チップを封止する封止樹脂と、前記半導体素子と電気的に接続され、前記封止樹脂から露出される外部接続端子と、を備えた半導体装置において、前記半導体チップ上に前記半導体基板と熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、該第１の熱膨張係数緩和部材の上面を前記封止樹脂の上面と略面一としたことを特徴とする半導体装置が提供される。
本発明によれば、半導体チップ上に半導体基板と熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、第１の熱膨張係数緩和部材の上面を封止樹脂の上面と略面一としたことにより、半導体チップの上下両側に熱膨張係数の略等しい部材半導体基板及び第１の熱膨張係数緩和部材が配置されるため、半導体装置に反りが発生することを抑制できる。
本発明のその他の観点によれば、基材と、該基材の第１の主面に設けられた接続パッドと、前記第１の主面とは反対側の前記基板の第２の主面に設けられ、前記接続パッドと電気的に接続される外部接続端子とを有する基板と、前記基材の第１の主面に設けられ、前記接続パッドと電気的に接続される半導体チップと、前記半導体チップを封止する封止樹脂と、を備えた半導体装置において、前記半導体チップ上に前記基材と熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、該第１の熱膨張係数緩和部材の上面を前記封止樹脂の上面と略面一としたことを特徴とする半導体装置が提供される。
本発明によれば、半導体チップ上に基材と熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、第１の熱膨張係数緩和部材の上面を封止樹脂の上面と略面一としたことにより、半導体チップの上下両側に熱膨張係数の略等しい基材及び第１の熱膨張係数緩和部材が配置されるため、半導体装置に反りが発生することを抑制できる。
本発明によれば、半導体装置に反りが発生することを抑制できる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図４は、本発明の第１の実施の形態に係る半導体装置の断面図である。図４において、Ａは半導体チップ１２が配設される領域（以下、「チップ配設領域Ａ」とする）を示している。
図４を参照して、本発明の第１の実施の形態に係る半導体装置１０について説明する。半導体装置１０は、リードフレーム１１と、半導体チップ１２と、第１の熱膨張係数緩和部材１３と、封止樹脂１４とを有する。
図５は、リードフレームを平面視した図である。
図４及び図５を参照するに、リードフレーム１１は、１つのチップ支持部１５と、複数の端子部１６とを有する。チップ支持部１５は、半導体チップ１２が配設されるチップ配設領域Ａを有する。端子部１６は、チップ支持部１５の外周縁から離間すると共に、チップ支持部１５の外周部と対向するように配置されている。また、複数の端子部１６は、隣り合う端子部１６から離間するように配置されている。チップ支持部１５及び複数の端子部１６の間には、チップ支持部１５及び複数の端子部１６を分離する貫通部２１が形成されている。貫通部２１には、封止樹脂１４が充填されている。
端子部１６の上面１６Ａには、電極パッド２３と接続されたワイヤ１８が接続されている。これにより、半導体チップ１２は、端子部１６とワイヤボンディング接続される。端子部１６は、半導体装置１０を他の半導体装置やマザーボード等の実装基板等に接続する際の外部接続端子である。端子部１６の下面１６Ｂは、封止樹脂１３から露出されている。リードフレーム１１の材料としては、導電金属を用いることができ、具体的には、例えば、Ｃｕを用いることができる。
図６は、リードフレーム群の平面図である。
図６を参照するに、リードフレーム群２５は、リードフレーム１１を支持する枠体２６と、複数のリードフレーム１１とを有する。リードフレーム１１は、リードフレーム群２５を切断することで形成する。
半導体チップ１２は、半導体基板２２と、図示していない半導体素子及び多層配線構造体と、複数の電極パッド２３とを有する。半導体基板２２は、半導体素子及び多層配線構造体（図示せず）を形成するための基板である。半導体基板２２の裏面２２Ｂは、接着材２９により、チップ配設領域Ａに対応するチップ支持部１５上に接着されている。接着材２９としては、例えば、ダイアタッチフィルムを用いることができる。また、半導体基板２２の材料としては、例えば、ＳｉやＧａ−Ａｓ等を用いることができる。
半導体素子（図示せず）は、トランジスタ等の素子であり、半導体基板２２の表面２２Ａ側に設けられている。多層配線構造体（図示せず）は、半導体基板２２の表面２２Ａと電極パッド２３との間に設けられている。多層配線構造体は、半導体素子と電極パッド２３との間を電気的に接続している。
電極パッド２３は、半導体チップ１２の上面の外周部に額縁状に設けられている。電極パッド２３は、多層配線構造体を介して、半導体素子と電気的に接続されている。電極パッド２３は、ワイヤ１８を介して、端子部１６と電気的に接続されている。これにより、半導体チップ１２は、端子部１６とワイヤボンディング接続されている。
第１の熱膨張係数緩和部材１３は、電極パッド２３の形成位置よりも内側に位置する半導体チップ１２上に接着材３１により接着されている。第１の熱膨張係数緩和部材１３の上面１３Ａは、封止樹脂１４の上面１４Ａと略面一とされている。第１の熱膨張係数緩和部材１３は、リードフレーム１１と略等しい熱膨張係数を有する部材である。第１の熱膨張係数緩和部材１３の材料としては、リードフレーム１１と同じ材料を用いるとよい。リードフレーム１１の材料がＣｕである場合には、第１の熱膨張係数緩和部材１３をＣｕで構成するとよい。接着材３１としては、例えば、ダイアタッチフィルムを用いるとよい。
このように、チップ支持部１５上に配設された半導体チップ１２上に、リードフレーム１１と略等しい熱膨張係数を有する第１の熱膨張係数緩和部材１３を設け、第１の熱膨張係数緩和部材１３の上面１３Ａと封止樹脂１４の上面１４Ａとを略面一とすることにより、半導体チップ１２の上下両側に熱膨張係数の略等しいチップ支持部１５及び第１の熱膨張係数緩和部材１３が配置されるため、半導体装置１０に反りが発生することを抑制できる。
なお、第１の熱膨張係数緩和部材１３の材料は、半導体基板２２と同じ材料を用いることができる。
封止樹脂１４は、半導体チップ１２及びワイヤ１８を封止すると共に、貫通部２１を充填するように設けられている。封止樹脂１４の上面１４Ａは、第１の熱膨張係数緩和部材１３の上面１３Ａと略面一とされている。封止樹脂１４としては、例えば、エポキシ系樹脂を用いることができる。封止樹脂１４は、例えば、トランスファーモールド法により形成することができる。
本実施の形態の半導体装置によれば、チップ支持部１５上に配設された半導体チップ１２上に、リードフレーム１１と略等しい熱膨張係数を有する第１の熱膨張係数緩和部材１３を設け、第１の熱膨張係数緩和部材１３の上面１３Ａと封止樹脂１４の上面１４Ａとを略面一とすることにより、半導体チップ１２の上下両側に熱膨張係数の略等しいチップ支持部１５及び第１の熱膨張係数緩和部材１３が配置されるため、半導体装置１０に反りが発生することを抑制できる。
なお、本実施の形態の半導体装置は、図６に示したリードフレーム群２５の半導体チップ１２をチップ支持部１５上に貼り付け、続いて、第１の熱膨張係数緩和部材１３を半導体チップ１２上に貼り付け、次いで、電極パッド２３と端子部１６とをワイヤ１８で接続後に半導体チップ１２及びワイヤ１８を封止樹脂１４で封止し、その後、半導体装置１０の形成位置に対応するリードフレーム群２５を切断することで製造する。
図７は、本実施の形態の変形例に係る半導体装置の断面図である。図７において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図７を参照するに、半導体装置３５は、半導体装置１０の構成にさらに第２の熱膨張係数緩和部材３６を設けた以外は、半導体装置１０と同様に構成される。
第２の熱膨張係数緩和部材３６は、第１の熱膨張係数緩和部材１３及び封止樹脂１４上に設けられている。第２の熱膨張係数緩和部材３６は、接着材３８により第１の熱膨張係数緩和部材１３及び封止樹脂１４上に接着されている。接着材３８としては、例えば、ダイアタッチテープを用いることができる。第２の熱膨張係数緩和部材３６は、板状とされており、リードフレーム１１と略等しい熱膨張係数を有する。また、第１の熱膨張係数緩和部材１３の上面１３Ａと対向する第２の熱膨張係数緩和部材３６の面３６Ａの面積は、第１の熱膨張係数緩和部材１３の上面１３Ａの面積よりも大きくなるように構成されている。好ましくは、第２の熱膨張係数緩和部材３６の面３６Ａの面積は、リードフレーム１１の上面の面積（チップ支持部１５の上面１５Ａ及び端子部１６の上面１６Ａの面積）と略等しくなるように構成するとよい。
このように、第１の熱膨張係数緩和部材１３及び封止樹脂１４上に、リードフレーム１１と略等しい熱膨張係数を有し、かつリードフレーム１１の上面（チップ支持部１５の上面１５Ａ及び端子部１６の上面１６Ａ）と略等しい面積を有する第２の熱膨張係数緩和部材３６を設けることにより、半導体チップ１２及び封止樹脂１４の上下両側に熱膨張係数の略等しいリードフレーム１１及び第２の熱膨張係数緩和部材３６が配置されるため、第１の熱膨張係数緩和部材１３のみを備えた半導体装置１０と比較して、反りの発生をさらに抑制することができる。
なお、半導体装置３５は、半導体装置１０に相当する構造体を製造後、第１の熱膨張係数緩和部材１３上に第２の熱膨張係数緩和部材３６を貼り付け、封止樹脂１４により封止する。
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る半導体装置の断面図である。図８において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図８を参照するに、半導体装置４０は、第１の実施の形態の半導体装置１０の構成からチップ支持部１５を取り除くと共に、第１の熱膨張係数緩和部材１３の代わりに第１の熱膨張係数緩和部材４１を設け、半導体基板２２の裏面２２Ｂを端子部１６の下面１６Ｂと略面一として半導体基板２２の裏面２２Ｂを封止樹脂１４から露出させた以外は、半導体装置１０と同様に構成される。
第１の熱膨張係数緩和部材４１は、接着材３１により電極パッド２３の形成位置よりも内側に位置する半導体チップ１２上に接着されており、半導体基板２２と略等しい熱膨張係数を有する。第１の熱膨張係数緩和部材４１の上面４１Ａは、封止樹脂１４の上面１４Ａと略面一とされている。第１の熱膨張係数緩和部材４１の材料としては、半導体基板２２と同じ材料を用いるとよい。例えば、半導体基板２２の材料がＳｉである場合には、第１の熱膨張係数緩和部材４１をＳｉで構成するとよい。
本実施の形態の半導体装置によれば、半導体チップ１２上に、半導体基板２２と略等しい熱膨張係数を有する第１の熱膨張係数緩和部材４１を設け、第１の熱膨張係数緩和部材４１の上面４１Ａと封止樹脂１４の上面１４Ａとを略面一とすることにより、半導体チップ１２の上下両側にそれぞれ熱膨張係数の略等しい半導体基板２２及び第１の熱膨張係数緩和部材４１が配置されるため、半導体装置４０に反りが発生することを抑制できる。
図９は、本発明の第２の実施の形態に係る半導体装置を製造する際に使用されるリードフレーム群の平面図である。図９において、Ｂは半導体装置４０が形成される領域（以下、「半導体装置形成領域Ｂ」とする）、Ｃはダイシングによりリードフレーム群４５を切断する位置（以下、「切断位置Ｃ」とする）をそれぞれ示している。また、図９において、図６で説明したリードフレーム群２５と同一構成部分には同一符号を付す。
図９を参照するに、リードフレーム群４５は、図６で説明したリードフレーム群２５の構成からチップ支持部１５を取り除いた以外は、リードフレーム群２５と同様に構成される。
図１０〜図１５は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図１０〜図１５において、第２の実施の形態の半導体装置４０と同一構成部分には同一符号を付す。また、図１０において、Ｄは半導体チップ１２が配設される領域（以下、「チップ配設領域Ｄ」とする）を示している。
次に、図１０〜図１５を参照して、リードフレーム群４５に複数の半導体装置４０を製造する場合を例に挙げて、本発明の第２の実施の形態に係る半導体装置４０の製造方法について説明する。
始めに、図１０に示す工程では、粘着性を有した支持テープ４７上に、リードフレーム群４５を貼り付ける。支持テープ４７としては、例えば、ポリイミドフィルムを用いることができる。支持テープ４７の厚さは、例えば、３０μｍとすることができる。
次いで、図１１に示す工程では、チップ配設領域Ｄに対応する支持テープ４７上に半導体基板２２の裏面２２Ｂを貼り付け、続いて、接着材３１により、第１の熱膨張係数緩和部材４１を半導体チップ１２上に貼り付ける。
次いで、図１２に示す工程では、電極パッド２３と端子部１６との間を接続するワイヤ１８を形成する。これにより、半導体チップ１２は、端子部１６とワイヤボンディング接続される。
次いで、図１３に示す工程では、半導体チップ１２及びワイヤ１８を封止する封止樹脂１４を形成する。この際、封止樹脂１４は、第１の熱膨張係数緩和部材４１の上面４１Ａと封止樹脂１４の上面１４Ａとが略面一となるように形成する。これにより、半導体装置形成領域Ｂに半導体装置４０に相当する構造体が形成される。封止樹脂１４としては、例えば、エポキシ系樹脂を用いることができる。また、封止樹脂１４は、例えば、トランスファーモールド法により形成することができる。
次いで、図１４に示す工程では、支持テープ４７を剥がす。次いで、図１５に示す工程では、ダイシングにより、切断位置Ｃに対応する封止樹脂１４及びリードフレーム群４５を切断する。これにより、複数の半導体装置４０が製造される。
図１６は、本実施の形態の第１変形例に係る半導体装置の断面図である。図１６において、第２の実施の形態の半導体装置４０と同一構成部分には同一符号を付す。
図１６を参照するに、半導体装置４８は、第２の実施の形態の半導体装置４０に設けられたワイヤ１８の代わりに、はんだバンプ４９を設け、半導体チップ１２を端子部１６にフリップチップ接続した以外は、半導体装置４０と同様に構成される。
このような構成とされた半導体装置４８においても、第２の実施の形態の半導体装置４０と同様な効果を得ることができる。
図１７は、本実施の形態の第２変形例に係る半導体装置の断面図である。図１７において、第２の実施の形態の半導体装置４０と同一構成部分には同一符号を付す。
図１７を参照するに、半導体装置５０は、第２の実施の形態の半導体装置４０の構成にさらに第２の熱膨張係数緩和部材５１を設けた以外は、半導体装置４０と同様に構成されている。
第２の熱膨張係数緩和部材５１は、第１の熱膨張係数緩和部材４１上に設けられており、半導体基板２２と対向するように配置されている。第２の熱膨張係数緩和部材５１は、その上面５１Ｂが露出された状態で、封止樹脂１４に封止されている。第２の熱膨張係数緩和部材５１の上面５１Ｂは、封止樹脂１４の上面１４Ａと略面一とされている。
第２の熱膨張係数緩和部材５１は、板状とされており、半導体基板２２と熱膨張係数が略等しい部材である。半導体基板２２と対向する第２の熱膨張係数緩和部材５１の下面５１Ａの面積は、半導体基板２２の表面２２Ａの面積と略等しくなるように構成されている。つまり、第２の熱膨張係数緩和部材５１の外形は、半導体基板２２の外形と略等しい。第２の熱膨張係数緩和部材５１は、接着材５２により第１の熱膨張係数緩和部材４１上に接着されている。接着材５２は、第２の熱膨張係数緩和部材５１の下面５１Ａ全体を覆うように設けられている。接着材５２としては、例えば、ダイアタッチテープを用いることができる。
このように、第１の熱膨張係数緩和部材４１上に、半導体基板２２と熱膨張係数が略等しく、かつ半導体基板２２の外形と略等しい第２の熱膨張係数緩和部材５１を設け、第２の熱膨張係数緩和部材５１を半導体基板２２と対向するように配置することにより、第１の熱膨張係数緩和部材４１のみを備えた半導体装置４０と比較して、反りの発生をさらに抑制することができる。
なお、半導体装置５０は、図１２に示す半導体装置４０に相当する構造体を製造後、接着材５２により、第１の熱膨張係数緩和部材１３上に第２の熱膨張係数緩和部材５１を貼り付け、封止樹脂１４で封止することで製造できる。
図１８は、本実施の形態の第３変形例に係る半導体装置の断面図である。図１８において、第２の実施の形態の半導体装置４０と同一構成部分には、半導体装置４０の構成要素の符号に−１または−２を付し、その説明を省略する。
図１８を参照するに、半導体装置５５は、封止樹脂１４と、端子部１６と、半導体チップ５６，５７と、第１の熱膨張係数緩和部材６１とを有する。
半導体チップ５６は、封止樹脂１４により封止されており、半導体基板２２−１と、半導体チップ５６の片側１列に配置された複数の電極パッド２３−１とを有する。半導体基板２２−１は、半導体基板２２−１の裏面２２−１Ｂが封止樹脂１４の下面１４Ｂと略面一となるように配置されている。電極パッド２３−１は、ワイヤ１８−１を介して、端子部１６と電気的に接続されている。
半導体チップ５７は、封止樹脂１４により封止されており、半導体基板２２−２と、半導体チップ５７の片側１列に配置された複数の電極パッド２３−２とを有する。半導体基板２２−２は、半導体基板２２−１と同様な材料により構成されている。半導体基板２２−２の裏面２２−２Ｂは、接着材５９により半導体チップ５６上に接着されている。これにより、半導体チップ５７は、半導体チップ５６上に積層された構成とされている。接着材５９としては、例えば、ダイアタッチフィルムを用いることができる。電極パッド２３−２は、ワイヤ１８−２を介して、端子部１６と電気的に接続されている。
第１の熱膨張係数緩和部材６１は、接着材６２により、一番上に配置された半導体チップ５７上に接着されている。第１の熱膨張係数緩和部材６１の上面６１Ａは、封止樹脂１４の上面１４Ａと略面一とされている。第１の熱膨張係数緩和部材６１は、半導体基板２２−１，２２−２と略等しい熱膨張係数を有する部材である。第１の熱膨張係数緩和部材６１の材料としては、半導体基板２２−１，２２−２と同じ材料を用いるとよい。半導体基板２２−１，２２−２の材料としては、例えば、ＳｉやＧａ−ＡＳ等を用いることができる。
このように、積層された半導体チップ５６，５７のうち、一番上に配置された半導体チップ５７上に第１の熱膨張係数緩和部材６１を設け、第１の熱膨張係数緩和部材６１の上面６１Ａと封止樹脂１４の上面１４Ａとを略面一とすることにより、半導体装置５５の上下両側に熱膨張係数の略等しい半導体基板２２−１及び第１の熱膨張係数緩和部材６１が配置されるため、半導体装置５５の反りを抑制することができる。
なお、半導体装置５５は、第２の実施の形態の半導体装置４０と同様な手法により製造することができる。
図１９は、本実施の形態の第４変形例に係る半導体装置の断面図である。図１９において、図１８に示した半導体装置５５と同一構成部分には同一符号を付す。
図１９を参照するに、半導体装置６５は、半導体装置５５上にさらに第２の熱膨張係数緩和部材６６を設けた構成とされている。
第２の熱膨張係数緩和部材６６は、第１の熱膨張係数緩和部材６１上に設けられており、積層された半導体基板５６，５７と対向するように配置されている。第２の熱膨張係数緩和部材６６は、その上面６６Ａが露出された状態で、封止樹脂１４に封止されている。第２の熱膨張係数緩和部材６６の上面６６Ａは、封止樹脂１４の上面１４Ａと略面一とされている。
第２の熱膨張係数緩和部材６６は、接着材６７により第１の熱膨張係数緩和部材６１上に接着されている。接着材６７は、第２の熱膨張係数緩和部材６６の下面６６Ｂ全体を覆うように設けられている。接着材６７としては、例えば、ダイアタッチテープを用いることができる。
第２の熱膨張係数緩和部材６６は、板状とされており、半導体基板２２−１，２２−２と熱膨張係数が略等しい部材である。
このように、第１の熱膨張係数緩和部材６１上に、半導体基板２２−１，２２−２と熱膨張係数が略等しい第２の熱膨張係数緩和部材６６を積層された半導体基板５６，５７と対向するように設けることにより、第１の熱膨張係数緩和部材６１のみを備えた半導体装置５５と比較して、反りをさらに抑制することができる。
なお、半導体装置６５は、先に説明した半導体装置５０と同様な手法により製造することができる。
（第３の実施の形態）
図２０は、本発明の第３の実施の形態に係る半導体装置の断面図である。図２０において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図２０を参照するに、半導体装置７０は、基板７１と、半導体チップ１２と、第１の熱膨張係数緩和部材７３と、封止樹脂７４とを有する。
基板７１は、基材７５と、貫通ビア７６と、配線７７，８１と、接続パッド７８と、パッド８２と、ソルダーレジスト８４と、外部接続端子８５とを有する。
基材７５は、板状とされており、貫通孔８７を有する。基材７５としては、例えば、ガラスエポキシ基板を用いることができる。
貫通ビア７６は、貫通孔８７に設けられている。貫通ビア７６は、その軸方向に中空部７６Ａを有する。配線７７は、基材７５の上面７５Ａに設けられている。配線７７は、接続パッド７８及び貫通ビア７６と電気的に接続されている。
接続パッド７８は、基材７５の上面７５Ａに設けられている。接続パッド７８は、配線７７と電気的に接続されている。また、接続パッド７８は、ワイヤ８８により半導体チップ１２の電極パッド２３と電気的に接続されている。
配線８１は、基材７５の下面７５Ｂに設けられている。配線８１は、貫通ビア７６及びパッド８２と電気的に接続されている。パッド８２は、基材７５の下面７５Ｂに設けられている。パッド８２は、配線８１と電気的に接続されている。
ソルダーレジスト８４は、接続パッド７８及びパッド８２を露出した状態で、配線７７，８１を覆うように基材７５の両面７５Ａ，７５Ｂに設けられている。また、ソルダーレジスト８４は、貫通ビア７６の貫通部７６Ａを充填している。
外部接続端子８５は、パッド８２に設けられている。外部接続端子８５は、半導体装置７０をマザーボード等の実装基板に接続するための端子である。
半導体チップ１２は、接着材２９により、基材７５の上面７５Ａ側に設けられたソルダーレジスト８４上に接着されている。
第１の熱膨張係数緩和部材７３は、接着材３１を介して、半導体チップ１２上に接着されている。第１の熱膨張係数緩和部材７３の上面７３Ａは、封止樹脂７４の上面７４Ａと略面一とされている。第１の熱膨張係数緩和部材７３は、基材７５と略等しい熱膨張係数を有する部材である。第１の熱膨張係数緩和部材７３の材料としては、基材７５と同じ材料を用いるとよい。
封止樹脂７４は、第１の熱膨張係数緩和部材７３の上面７３Ａを露出した状態で、半導体チップ１２及びワイヤ８８を封止するように基板７１上に設けられている。封止樹脂７４の上面７４Ａは、第１の熱膨張係数緩和部材７３の上面７３Ａと略面一とされている。封止樹脂７４としては、例えば、エポキシ系樹脂を用いることができる。また、封止樹脂７４は、例えば、トランスファーモールド法により形成することができる。
本実施の形態の半導体装置７０によれば、基板７１上に配設された半導体チップ１２上に、基材７５と略等しい熱膨張係数を有する第１の熱膨張係数緩和部材７３を設け、第１の熱膨張係数緩和部材７３の上面７３Ａと封止樹脂７４の上面７４Ａとを略面一とすることにより、半導体チップ１２の上下両側に熱膨張係数の略等しい基材７５及び第１の熱膨張係数緩和部材７３が配置されるため、半導体装置７０の反りを抑制することができる。
図２１は、本実施の形態の変形例に係る半導体装置の断面図である。図２１において、第３の実施の形態の半導体装置７０と同一構成部分には同一符号を付す。
図２１を参照するに、半導体装置９０は、半導体装置７０の構成上にさらに第２の熱膨張係数緩和部材９１を設けた構成とされている。
第２の熱膨張係数緩和部材９１は、第１の熱膨張係数緩和部材７３及び封止樹脂７４の上面７３Ａ、７４Ａを覆うように設けられている。第２の熱膨張係数緩和部材９１は、接着材９２により第１の熱膨張係数緩和部材１３及び封止樹脂１４と接着されている。接着材９２としては、例えば、ダイアタッチテープを用いることができる。第２の熱膨張係数緩和部材９１は、板状とされており、基材７５と略等しい熱膨張係数を有する。第２の熱膨張係数緩和部材９１の材料としては、基材７５と同じ材料を用いるとよい。
このように、基材７５と略等しい熱膨張係数を有した第２の熱膨張係数緩和部材９１を第１の熱膨張係数緩和部材７３及び封止樹脂７４の上面７３Ａ，７４Ａを覆うように設けることにより、半導体チップ１２及び封止樹脂７４の上下両側に熱膨張係数の略等しい基材７５及び第２の熱膨張係数緩和部材９１が配置されるため、第１の熱膨張係数緩和部材７３のみを備えた半導体装置７０と比較して、反りの発生をさらに抑制することができる。
なお、本実施の形態では、基材７５としてガラスエポキシ基板を用いた場合を例に挙げて説明したが、半導体装置７０，９０の基材７５としてガラスエポキシ基板の代わりにテープ状基材を用いてもよい。テープ状基材としては、例えば、ポリイミドフィルムを用いることができる。
また、第１の熱膨張係数緩和部材７３の材料として、半導体基板２２と同じ材料を用いてもよい。
（第４の実施の形態）
図２２は、本発明の第４の実施の形態に係る半導体装置の断面図である。図２２において、第２及び第３の実施の形態の半導体装置４０，７０と同一構成部分には同一符号を付す。
図２２を参照するに、半導体装置１２０は、第２の実施の形態の半導体装置４０の構成から端子部１６を取り除くと共に、端子部１６の代わりに基板１２１を設けた以外は、半導体装置４０と同様に構成される。
基板１２１は、基板１２１の中央付近に半導体チップ１２を配設するためのチップ収容部１２１Ａを設けた以外は、第３の実施の形態で説明した基板７１と同様に構成される。チップ収容部１２１Ａは、基材７５を貫通するように形成されている。
このような構成とされた半導体装置１２０においても第２の実施の形態の半導体装置４０と同様な効果を得ることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、反りの発生を抑制可能な半導体装置に適用できる。
従来の半導体装置の断面図（その１）である。 図１に示した半導体装置を平面視した図である。 従来の半導体装置の断面図（その２）である。 本発明の第１の実施の形態に係る半導体装置の断面図である。 リードフレームを平面視した図である。 リードフレーム群の平面図である。 第１の実施の形態の変形例に係る半導体装置の断面図である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 本発明の第２の実施の形態に係る半導体装置を製造する際に使用されるリードフレーム群の平面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その４）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その５）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その６）である。 本実施の形態の第１変形例に係る半導体装置の断面図である。 本実施の形態の第２変形例に係る半導体装置の断面図である。 本実施の形態の第３変形例に係る半導体装置の断面図である。 本実施の形態の第４変形例に係る半導体装置の断面図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 本実施の形態の変形例に係る半導体装置の断面図である。 本発明の第４の実施の形態に係る半導体装置の断面図である。
符号の説明
１０，３５，４０，５０，４８，５５，６５，７０，９０，１２０ 半導体装置
１１ リードフレーム
１２，５６，５７ 半導体チップ
１３，４１，６１，７３ 第１の熱膨張係数緩和部材
１３Ａ〜１６Ａ，３６Ａ，４１Ａ，５１Ｂ，６１Ａ，６６Ａ，７３Ａ〜７５Ａ 上面
１４，７４ 封止樹脂
１４Ｂ，１６Ｂ，５１Ａ，６６Ｂ，７５Ｂ 下面
１５ チップ支持部
１６ 端子部
１８，１８−１，１８−２，８８ ワイヤ
２１ 貫通部
２２，２２−１，２２−２ 半導体基板
２２Ａ 表面
２２Ｂ，２２−１Ｂ，２２−２Ｂ 裏面
２３，２３−１，２３−２ 電極パッド
２５，４５ リードフレーム群
２６ 枠体
２９，３１，３８，５２，５９，６２，６７，９２ 接着材
３６，５１，６６，９１ 第２の熱膨張係数緩和部材
４７ 支持テープ
４９ はんだバンプ
７１，１２１ 基板
７５ 基材
７６ 貫通ビア
７６Ａ 中空部
７７，８１ 配線
７８ 接続パッド
８２ パッド
８４ ソルダーレジスト
８５ 外部接続端子
８７ 貫通孔
１２１ チップ収容部
Ａ，Ｄ チップ配設領域
Ｂ 半導体装置形成領域
Ｃ 切断位置

Claims (9)

  1. 半導体チップと、
    前記半導体チップが配設されるチップ支持部と、前記半導体チップが電気的に接続される端子部とを有するリードフレームと、
    前記半導体チップを封止する封止樹脂と、を備えた半導体装置において、
    前記半導体チップ上に前記リードフレームと熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、該第１の熱膨張係数緩和部材の上面を前記封止樹脂の上面と略面一としたことを特徴とする半導体装置。
  2. 前記第１の熱膨張係数緩和部材及び封止樹脂上に、前記基材と熱膨張係数の略等しい第２の熱膨張係数緩和部材をさらに設けたことを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップと前記第１の熱膨張係数緩和部材との間に、前記接続パッドと電気的に接続される他の半導体チップを少なくとも１つ設けたことを特徴とする請求項１または２記載の半導体装置。
  4. 半導体基板と、該半導体基板上に形成された半導体素子とを有する半導体チップと、
    前記半導体チップを封止する封止樹脂と、
    前記半導体素子と電気的に接続され、前記封止樹脂から露出される外部接続端子と、を備えた半導体装置において、
    前記半導体チップ上に前記半導体基板と熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、該第１の熱膨張係数緩和部材の上面を前記封止樹脂の上面と略面一としたことを特徴とする半導体装置。
  5. 前記第１の熱膨張係数緩和部材及び封止樹脂上に、前記半導体基板と熱膨張係数が略等しく、かつ前記半導体基板の外形と略等しい第２の熱膨張係数緩和部材をさらに設け、該第２の熱膨張係数緩和部材を前記半導体基板と対向するように配置したことを特徴とする請求項４記載の半導体装置。
  6. 前記半導体チップと前記第１の熱膨張係数緩和部材との間に、前記接続パッドと電気的に接続される他の半導体チップを少なくとも１つ設けたことを特徴とする請求項４または５記載の半導体装置。
  7. 基材と、該基材の第１の主面に設けられた接続パッドと、前記第１の主面とは反対側の前記基板の第２の主面に設けられ、前記接続パッドと電気的に接続される外部接続端子とを有する基板と、
    前記基材の第１の主面に設けられ、前記接続パッドと電気的に接続される半導体チップと、
    前記半導体チップを封止する封止樹脂と、を備えた半導体装置において、
    前記半導体チップ上に前記基材と熱膨張係数の略等しい第１の熱膨張係数緩和部材を設け、該第１の熱膨張係数緩和部材の上面を前記封止樹脂の上面と略面一としたことを特徴とする半導体装置。
  8. 前記第１の熱膨張係数緩和部材及び封止樹脂上に、前記基材と熱膨張係数の略等しい第２の熱膨張係数緩和部材をさらに設けたことを特徴とする請求項７記載の半導体装置。
  9. 前記半導体チップと前記第１の熱膨張係数緩和部材との間に、前記接続パッドと電気的に接続される他の半導体チップを少なくとも１つ設けたことを特徴とする請求項７または８記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105335A (ja) * 2007-10-25 2009-05-14 Spansion Llc 半導体装置及びその製造方法
JP2009267103A (ja) * 2008-04-25 2009-11-12 Kyocera Corp 発光装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731737B (zh) 2020-07-03 2021-06-21 財團法人工業技術研究院 導線架封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207061A (ja) * 1990-11-30 1992-07-29 Shinko Electric Ind Co Ltd 半導体装置
JPH06151703A (ja) * 1992-11-05 1994-05-31 Sony Corp 半導体装置及びその成形方法
JPH11163256A (ja) * 1997-12-02 1999-06-18 Rohm Co Ltd 樹脂パッケージ型半導体装置
JP2001352021A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
JP2005167292A (ja) * 2005-03-14 2005-06-23 Matsushita Electric Ind Co Ltd リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726079A (en) * 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
JPH10116936A (ja) * 1996-10-09 1998-05-06 Toshiba Microelectron Corp 半導体パッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207061A (ja) * 1990-11-30 1992-07-29 Shinko Electric Ind Co Ltd 半導体装置
JPH06151703A (ja) * 1992-11-05 1994-05-31 Sony Corp 半導体装置及びその成形方法
JPH11163256A (ja) * 1997-12-02 1999-06-18 Rohm Co Ltd 樹脂パッケージ型半導体装置
JP2001352021A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
JP2005167292A (ja) * 2005-03-14 2005-06-23 Matsushita Electric Ind Co Ltd リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105335A (ja) * 2007-10-25 2009-05-14 Spansion Llc 半導体装置及びその製造方法
JP2009267103A (ja) * 2008-04-25 2009-11-12 Kyocera Corp 発光装置

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