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KR20070053111A - 반도체 장치 - Google Patents

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KR20070053111A
KR20070053111A KR1020060110813A KR20060110813A KR20070053111A KR 20070053111 A KR20070053111 A KR 20070053111A KR 1020060110813 A KR1020060110813 A KR 1020060110813A KR 20060110813 A KR20060110813 A KR 20060110813A KR 20070053111 A KR20070053111 A KR 20070053111A
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KR
South Korea
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thermal expansion
control member
expansion control
semiconductor
semiconductor device
Prior art date
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KR1020060110813A
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Inventor
도시카즈 사노
도시유키 아키야마
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신꼬오덴기 고교 가부시키가이샤
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Publication date
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Abstract

반도체 칩을 밀봉하는 밀봉 수지를 사용하고 휘어짐(warpage)을 방지할 수 있는 반도체 장치가 개시된다. 반도체 장치는 반도체 칩과, 반도체 칩이 배설되는 칩 지지부 및 반도체 칩에 전기적으로 접속되는 단자부를 갖는 리드 프레임과, 반도체 칩을 밀봉하는 밀봉 수지를 포함한다. 리드 프레임의 열팽창 계수와 거의 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면은 밀봉 수지의 표면과 거의 동일한 면이다.
반도체 칩, 칩 지지부, 리드 프레임, 반도체 장치, 열팽창 제어 부재

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 종래 기술의 반도체 장치의 단면도.
도 2는 도 1에 나타낸 반도체 장치의 상면도.
도 3은 종래 기술의 다른 반도체 장치의 단면도.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 5는 도 4에 나타낸 반도체 장치의 상면도.
도 6은 제 1 실시예의 반도체 장치를 제조하기 위한 리드 프레임 그룹의 상면도.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 변형예의 단면도.
도 8은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 9는 제 2 실시예의 반도체 장치를 제조하기 위해 사용되는 리드 프레임 그룹의 상면도.
도 10은 제 2 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도.
도 11은 도 10으로부터 계속되는, 제 2 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도.
도 12는 도 11로부터 계속되는, 제 2 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도.
도 13은 도 12로부터 계속되는, 제 2 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도.
도 14는 도 13으로부터 계속되는, 제 2 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도.
도 15는 도 14로부터 계속되는, 제 2 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도.
도 16은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 1 변형예의 단면도.
도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 2 변형예의 단면도.
도 18은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 3 변형예의 단면도.
도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 4 변형예의 단면도.
도 20은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도.
도 21은 본 발명의 제 3 실시예에 따른 반도체 장치의 변형예의 단면도.
도 22는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 35, 40, 50, 48, 55, 65, 70, 90, 120 : 반도체 장치
11 : 리드 프레임 12, 56, 57 : 반도체 칩
13, 41, 61, 73 : 제 1 열팽창 제어 부재
13A ∼ 16A, 36A, 41A, 51B, 61A, 66A, 73A ∼ 75A : 상면
14, 74 : 밀봉 수지 14B, 16B, 51A, 66B, 75B : 하면
15 : 칩 지지부 16 : 단자부
18, 18-1, 18-2, 88 : 와이어
21 : 관통부 22, 22-1, 22-2 : 반도체 기판
22A : 표면 22B, 22-1B, 22-2B : 이면
23, 23-1, 23-2 : 전극 패드
25, 45 : 리드 프레임 그룹
26 : 프레임 본체
29, 31, 38, 52, 59, 62, 67, 92 : 접착제
36, 51, 66, 91 : 제 2 열팽창 제어 부재
47 : 지지 테이프 49 : 범프
71, 121 : 기판 75 : 기재
76 : 관통 비아 76A : 중공부
77, 81 : 배선 78 : 접속 패드
82 : 패드 84 : 솔더 레지스트
85 : 외부 접속 단자 87 : 관통홀
121 : 칩 수용부
본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 칩을 밀봉하기 위한 밀봉 수지를 포함하는 반도체 장치에 관한 것이다.
많은 종류의 반도체 장치가 있다. 예를 들어, 한 종류의 반도체 장치에서는, 반도체 칩이 기판(테이프(tape) 형상의 기판 포함) 상에 배치되는 접속 패드에 전기적으로 접속되고, 밀봉 수지는 반도체 칩을 밀봉하도록 설치된다. 다른 종류의 반도체 장치에서는, 리드 프레임 부가 접속 패드로서 사용되고, 반도체 칩은 리드 프레임의 접속 패드 부에 전기적으로 접속되며, 밀봉 수지는 반도체 칩을 밀봉하도록 설치된다.
도 1은 종래 기술의 반도체 장치의 단면도이다.
도 2는 도 1에 나타낸 반도체 장치의 상면도이다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는 리드 프레임(101), 반도체 칩(102), 및 밀봉 수지(103)를 포함한다.
리드 프레임(101)은 반도체 칩(102)이 배설되는 칩 지지부(105)와, 반도체 칩(102)에 전기적으로 접속되는 와이어(107)로 접속하기 위한 복수의 단자부(106)를 포함한다. 단자부(106)는 마더 보드(mother board) 등과 같은 실장 기판에 반도체 장치(100)를 접속하기 위한 외부 접속 단자이다. 도 2에서는, 설명 목적상, 칩 지지부(105)와 단자부(106) 상에 배설되는 밀봉 수지가 도시되지 않는 것을 유 의해야 한다.
칩 지지부(105)와 단자부(106) 사이에는, 단자부(106)로부터 칩 지지부(105)를 분리하도록 관통부(109)가 형성된다.
반도체 칩(102)은 칩 본체(111)와 복수의 전극 패드(112)를 포함한다. 칩 본체(111)는 접착제(114)에 의해 칩 지지부(105)에 부착된다. 전극 패드(112)는 와이어(107)를 통해 단자부(106)에 전기적으로 접속된다. 즉, 반도체 칩(102)은 와이어 본딩에 의해 단자부(106)에 접속된다.
밀봉 수지(103)는 와이어(107)와 반도체 칩(102)을 밀봉하고, 관통홀(109)을 충전시킨다.
도 3은 종래 기술의 다른 반도체 장치의 단면도이다.
도 3에서는, 도 1에 나타낸 것과 동일한 요소에 동일한 참조 번호가 부여된다.
도 3에 나타낸 반도체 장치는 리드 프레임을 또한 갖지만, 칩 지지부(105)를 갖지 않는다.
도 3을 참조하면, 반도체 장치(120)는 칩 지지부(105)가 제거되고, 전극 패드(112)에 대향하는 칩 본체(111)의 측이 밀봉 수지(103)로부터 노출되는 점이 반도체 장치(100)와 다르다.
예를 들어, 일본국 특허 공개 공보 제 2004-319577호는 그러한 종류의 구조를 개시한다.
하지만, 종래 기술의 반도체 장치(100)에서는, 리드 프레임(101), 반도체 칩(102), 및 밀봉 수지(103)가 두께 방향으로 다른 열팽창 계수를 갖기 때문에, 반도체 장치(100)에서 휘어짐이 발생한다.
또한, 종래 기술의 반도체 장치(120)에서는, 반도체 칩(102)과 밀봉 수지(103)가 두께 방향으로 다른 열팽창 계수를 갖기 때문에, 반도체 장치(120)에서 휘어짐이 발생한다.
본 발명은 종래 기술의 상기 하나 이상의 문제점을 해결하는 것을 목적으로 한다.
본 발명의 실시예는 휘어짐이 방지 가능한 반도체 장치를 제공하기 위한 것이다.
본 발명의 제 1 관점에 따르면, 반도체 칩과, 반도체 칩이 배설되는 칩 지지부 및 반도체 칩에 전기적으로 접속되는 단자부를 갖는 리드 프레임과, 반도체 칩을 밀봉하는 밀봉 수지를 포함하는 반도체 장치가 제공되고, 리드 프레임의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면은 상기 밀봉 수지의 상면과 거의 동일한 면이다.
본 발명에 따르면, 리드 프레임과 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면과 밀봉 수지의 상면이 거의 동일한 면이기 때문에, 거의 동일한 열팽창 계수를 갖는 칩 지 지부와 제 1 열팽창 제어 부재가 반도체 칩의 상하부 측에 배치되고, 이는 반도체 장치에서 휘어짐을 방지한다.
본 발명의 제 2 관점에 따르면, 반도체 기판, 및 반도체 기판 상에 형성되는 반도체 소자를 갖는 반도체 칩과, 반도체 칩을 밀봉하는 밀봉 수지와, 반도체 소자에 전기적으로 접속되고 밀봉 수지로부터 노출되는 외부 접속 단자를 포함하는 반도체 장치가 제공되고, 반도체 기판의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재는 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면은 상기 밀봉 수지의 상면과 거의 동일한 면이다.
본 발명에 따르면, 반도체 기판과 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면과 밀봉 수지의 상면이 거의 동일한 면이기 때문에, 거의 동일한 열팽창 계수를 갖는 반도체 기판과 제 1 열팽창 제어 부재가 반도체 칩의 상하부 측에 배치되고, 이는 반도체 장치에서 휘어짐을 방지한다.
본 발명의 제 3 관점에 따르면, 기재(基材)와, 기재의 제 1 주면(主面) 상에 배설되는 접속 패드, 및 제 1 주면에 대향하는 기재의 제 2 주면 상에 배설되어, 접속 패드에 전기적으로 접속되는 외부 접속 단자를 갖는 기판과, 기재의 제 1 주면 상에 배설되어, 접속 패드에 전기적으로 접속되는 반도체 칩과, 반도체 칩을 밀봉하는 밀봉 수지를 포함하는 반도체 장치가 제공되고, 기재의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면은 밀봉 수지의 상면과 거의 동일한 면이다.
본 발명에 따르면, 기재와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면과 밀봉 수지의 상면이 거의 동일한 면이기 때문에, 거의 동일한 열팽창 계수를 갖는 기재와 제 1 열팽창 제어 부재가 반도체 칩의 상하부 측에 배치되고, 이는 반도체 장치의 휘어짐을 방지한다.
이하, 본 발명의 상기 목적 및 다른 목적과, 특징과, 이점들은 첨부한 도면을 참조하여 주어지는 바람직한 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명된다.
제 1 실시예
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다.
도 4에서는, 문자 "A"는 반도체 칩(12)이 배설되는 영역을 지시한다. 이하, 이 영역은 "칩 배설 영역"(A)이라 칭한다.
도 4를 참조하면, 반도체 장치(10)는 리드 프레임(11), 반도체 칩(12), 제 1 열팽창 제어 부재(13), 및 밀봉 수지(14)를 포함한다.
도 5는 도 4에 나타낸 반도체 장치의 상면도이다.
도 4와 도 5를 참조하면, 리드 프레임(11)은 칩 지지부(15)와 복수의 단자부(16)를 포함한다. 칩 지지부(15)는 반도체 칩(12)이 배설되는 칩 배설 영역(A)을 갖는다. 단자부(16)는 칩 지지부(15)의 에지(edge)로부터 분리되어, 칩 지지부(15)의 에지를 향하도록 배치된다. 또한, 단자부(16)는 서로 분리되도록 배치된 다. 칩 지지부(15)와 단자부(16) 사이에는, 칩 지지부(15)를 단자부(16)로부터 분리하도록 관통부(21)가 형성된다. 관통부(21)는 밀봉 수지(14)로 충전된다.
전극 패드(23)와의 접속용 와이어(18)는 단자부(16)의 상면(16A)에 접속된다. 이 구조에서는, 반도체 칩(12)이 단자부(16)와 와이어 본딩에 의해 접속된다. 단자부(16)는 반도체 장치(10)를 다른 반도체 장치 또는 마더 보드 등과 같은 실장 기판에 접속하기 위한 외부 접속 단자이다. 단자부(16)의 하면(16B)은 밀봉 수지(14)로부터 노출되어 있다.
리드 프레임(11)은 금속, 예를 들어, 구리로 형성될 수도 있다.
도 6은 본 실시예의 반도체 장치를 제조하기 위한 리드 프레임 그룹의 상면도이다.
도 6을 참조하면, 리드 프레임 그룹(25)은 복수의 리드 프레임(11)과 리드 프레임(11)을 지지하는 프레임 본체(26)를 포함한다. 리드 프레임(11)은 리드 프레임 그룹(25)을 개개의 조각으로 절단함으로써 형성된다.
반도체 칩(12)은 반도체 기판(22), 도시되지 않은 반도체 소자와 다층 배선 구조체, 및 복수의 전극 패드(23)를 포함한다.
반도체 기판(22)은 반도체 소자와 다층 배선 구조체(도시 생략)가 형성되는 기판이다. 반도체 기판(22)의 이면(22B)은 접착제(29)에 의해 칩 배설 영역(A)에 대응하는 칩 지지부(15)에 부착된다. 접착제(29)는 다이 접착 필름(die attach film)일 수 있다. 반도체 기판(22)은 실리콘 또는 갈륨-비소(Ga-As)로 형성될 수 있다.
반도체 소자(도시 생략)는 트렌지스터 또는 다른 소자일 수 있고, 반도체 기판(22)의 표면(22A)에 배설된다. 다층 배선 구조체(도시 생략)는 반도체 기판(22)의 표면(22A)과 전극 패드(23) 사이에 배치된다. 다층 배선 구조는 반도체 소자와 전극 패드(23)를 전기적으로 접속시킨다.
전극 패드(23)는 프레임과 같이 반도체 칩(12)의 상면의 에지에 배설된다. 전극 패드(23)는 다층 배선 구조체를 통해 반도체 소자에 전기적으로 접속된다. 전극 패드(23)는 와이어(18)를 통해 단자부(16)에 전기적으로 접속된다. 따라서, 반도체 칩(12)은 와이어 본딩에 의해 단자부(16)와 접속된다.
제 1 열팽창 제어 부재(13)는 전극 패드(23)의 내측의 위치에서 접착제에 의해 반도체 칩(12)에 부착된다. 제 1 열팽창 제어 부재(13)의 상면(13A)은 밀봉 수지(14)의 상면(14A)과 거의 동일한 면이다. 제 1 열팽창 제어 부재(13)는 리드 프레임(11)의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는다. 제 1 열팽창 제어 부재(13)는 리드 프레임(11)과 동일한 재료로 형성될 수 있다. 예를 들어, 리드 프레임(11)이 구리로 형성될 경우, 제 1 열팽창 제어 부재(13) 또한 구리로 형성될 수 있다. 제 1 열팽창 제어 부재(13)는 반도체 기판(22)과 동일한 재료로도 형성될 수 있음을 유념해야 한다. 접착제(31)는 다이 접착 필름을 이용할 수도 있다.
리드 프레임(11)과 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재(13)는 칩 지지부(15) 상에 배설되는 반도체 칩(12) 상에 배치된다. 제 1 열팽창 제어 부재(13)의 상면(13A)과 밀봉 수지(14)의 상면(14A)은 거의 동일한 면이다. 거의 동일한 열팽창 계수를 갖는 칩 지지부(15)와 제 1 열팽창 제어 부재(13) 는 반도체 칩(12)의 상하부 측에 배치된다. 이러한 구조는 반도체 장치(10)에서의 휘어짐을 방지한다.
밀봉 수지(14)는 반도체 칩(12)과 와이어(18)를 밀봉하고, 관통부(21)를 충전하도록 설치된다. 밀봉 수지(14)의 상면(14A)과 제 1 열팽창 제어 부재(13)의 상면(13A)은 거의 동일한 면이다. 예를 들어, 밀봉 수지(14)는 에폭시 수지로 트랜스퍼 몰딩(transfer molding)에 의해 형성된다.
유사하게, 리드 프레임(11)과 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재(13)는 칩 지지부(15) 상에 배설되는 반도체 칩(12) 상에 배치된다. 제 1 열팽창 제어 부재(13)의 상면(13A)과 밀봉 수지(14)의 상면(14A)은 거의 동일한 면이다. 거의 동일한 열팽창 계수를 갖는 칩 지지부(15)와 제 1 열팽창 제어 부재(13)는 반도체 칩(12)의 상하부 측에 배치된다. 이러한 구조는 반도체 장치(10)에서 휘어짐을 방지한다.
본 실시예의 반도체 장치(10)는 다음의 방식으로 제조될 수 있다. 도 6에 나타낸 바와 같이, 반도체 칩(12)은 리드 프레임 그룹(25)의 칩 지지부(15) 상에 배설된다. 다음, 제 1 열팽창 제어 부재(13)가 반도체 칩(12) 상에 배설된다. 전극 패드(23)는 단자부(16)에 와이어(18)로 접속된다. 다음, 반도체 칩(12)과 와이어(18)는 밀봉 수지(14)로 밀봉되고, 다음, 리드 프레임 그룹(25)은 본 실시예의 반도체 장치(10)가 제조되는 위치에서 절단된다. 이 방식에 의해, 본 실시예의 반도체 장치(10)가 얻어진다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 변형예의 단면도이다.
도 7에서는, 전술한 것과 동일한 요소는 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 7을 참조하면, 반도체 장치(35)는 제 2 열팽창 제어 부재(36)가 부가적으로 제공되는 것을 제외하고, 도 4에 나타낸 바와 같은 반도체 장치(10)와 기본적으로 동일한 구조를 갖는다.
제 2 열팽창 제어 부재(36)는 접착제(38)에 의해 제 1 열팽창 제어 부재(13)와 밀봉 수지(14)에 부착된다. 접착제(38)는 다이 접착 필름을 이용할 수도 있다. 제 2 열팽창 제어 부재(36)는 판 형상이고, 리드 프레임(11)과 거의 동일한 열팽창 계수를 갖는다. 제 2 열팽창 제어 부재(36)의 상면(36A)의 영역은 제 1 열팽창 제어 부재(13)의 상면(13A)의 영역보다 크다. 바람직하게는, 제 2 열팽창 제어 부재(36)의 상면(36A)의 영역은 리드 프레임(11)의 상면, 즉 칩 지지부(15)의 상면(15A)과 단자부(16)의 상면(16A)의 영역과 거의 동일하다.
리드 프레임(11)과 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재(36)는 제 1 열팽창 제어 부재(13) 및 밀봉 수지(14) 상에 배치된다. 제 2 열팽창 제어 부재(36)의 상면(36A)의 영역은 리드 프레임(11)의 상면, 즉 칩 지지부(15)의 상면(15A)과 단자부(16)의 상면(16A)의 영역과 거의 동일하다. 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재(36)와 리드 프레임(11)은 반도체 칩(12)과 밀봉 수지(14)의 상하부 측에 배치된다. 이러한 구조는 제 1 열팽창 제어 부재(13)만을 갖는 반도체 장치(10)에 비하여 반도체 장치(35)에서의 휘어짐을 더 방지할 수 있다.
반도체 장치(35)는 다음의 방식으로 제조될 수 있다. 반도체 장치(10)에 대응하는 구조체의 제조 후, 제 2 열팽창 제어 부재(36)를 제 1 열팽창 제어 부재(13)에 점착하고, 제 2 열팽창 제어 부재(36)를 밀봉하도록 밀봉 수지(14)를 설치한다.
제 2 실시예
도 8은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다.
도 8에서는, 반도체 장치(10)의 요소와 동일한 요소에는 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 8을 참조하면, 반도체 장치(40)는 반도체 장치(10)에서의 칩 지지부(15)가 반도체 장치(40)에 제공되지 않고, 제 1 열팽창 제어 부재(41)가 반도체 장치(10)에서의 제 1 열팽창 제어 부재(13) 대신에 반도체 장치(40)에 제공되는 것을 제외하고, 제 1 실시예에서의 반도체 장치(10)와 기본적으로 동일하다. 반도체 기판(22)의 이면(22B)은 단자부(16)의 하면(16B)과 거의 동일한 면이고, 반도체 기판(22)의 이면(22B)은 밀봉 수지(14)로부터 노출된다.
제 1 열팽창 제어 부재(41)는 전극 패드(23)의 내측의 위치에서 접착제(31)에 의해 반도체 칩(12)에 부착되고, 반도체 기판(22)과 거의 동일한 열팽창 계수를 갖는다. 제 1 열팽창 제어 부재(41)의 상면(41A)은 밀봉 수지(14)의 상면(14A)과 거의 동일한 면이다. 제 1 열팽창 제어 부재(41)는 반도체 기판(22)과 동일한 재료로 형성될 수 있다. 예를 들어, 반도체 기판(22)이 실리콘으로 형성되는 경우, 제 1 열팽창 제어 부재(41) 또한 실리콘으로 형성될 수 있다.
본 실시예에 따르면, 반도체 기판(22)과 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재(41)는 반도체 칩(12) 상에 배설된다. 제 1 열팽창 제어 부재(41)의 상면(41A)은 밀봉 수지(14)의 상면(14A)과 거의 동일한 면이다. 거의 동일한 열팽창 계수를 갖는 반도체 기판(22)과 제 1 열팽창 제어 부재(41)는 반도체 칩(12)의 상하부 측에 배치된다. 이러한 구조는 반도체 장치(40)에서의 휘어짐을 방지한다.
도 9는 본 실시예의 반도체 장치를 제조하기 위해 사용되는 리드 프레임 그룹의 상면도이다.
도 9에서는, 문자 "B"는 반도체 장치(40)가 배설되는 영역을 지시한다(이하, 이 영역은 "반도체 장치 형성 영역"(B)이라 칭한다).
도 9에서는, 리드 프레임 그룹(45)은 도 6에 나타낸 리드 프레임 그룹(25) 내의 칩 지지부(15)가 없는 것을 제외하고, 도 6에서의 리드 프레임 그룹(25)과 기본적으로 동일하다.
도 10 내지 도 15는 본 실시예의 반도체 장치를 제조하기 위한 프로세스를 도시하는 단면도이다. 도 10 내지 도 15에서는, 전술한 것과 동일한 요소에 동일한 참조 번호를 부여하였다.
도 10에서는, 문자 "C"는 리드 프레임 그룹(45)이 다이싱(dicing)에 의해 절단되는 위치를 지시한다(이하, 그러한 위치는 "다이싱 위치"(C)라 칭한다).
도 11에서는, 문자 "D"는 반도체 칩(12)이 배설되는 영역을 지시한다. 이하, 이 영역은 "칩 배설 영역"(D)이라 칭한다.
이하, 도 10 내지 도 15를 참조하여, 리드 프레임 그룹(45)에 복수의 반도체 장치(40)를 제조하는 경우를 예로하여 반도체 장치(40)를 제조하는 프로세스를 설명한다.
우선, 도 10에 나타낸 바와 같이, 접착제인 지지 테이프(47) 상에 리드 프레임(45)이 배설된다. 예를 들어, 지지 테이프(47)는 폴리이미드 필름일 수 있고, 지지 테이프(47)는 두께가 30 ㎛일 수 있다.
다음, 도 11에 나타낸 바와 같이, 반도체 기판(22)의 이면(22B)은 칩 배설 영역(D)에 대응하는 지지 테이프(47)의 영역에 점착된다. 다음, 제 1 열팽창 제어 부재(41)는 접착제(31)에 의해 반도체 칩(12)에 부착된다.
다음, 도 12에 나타낸 바와 같이, 전극 패드(23)와 단자부(16)를 접속하기 위한 와이어(18)가 형성된다. 그리하여, 반도체 칩(12)은 와이어 본딩에 의해 단자부(16)와 접속된다.
다음, 도 13에 나타낸 바와 같이, 밀봉 수지(14)는 반도체 칩(12)과 와이어(18)를 밀봉하도록 설치된다. 이 단계에서, 밀봉 수지(14)는 제 1 열팽창 제어 부재(41)의 상면(41A)이 밀봉 수지(14)의 상면(14A)과 거의 동일한 면이 되도록 형성된다. 이 방식에서, 반도체 장치(40)에 대응하는 구조체는 반도체 장치 형성 영역(B)에 형성된다. 예를 들어, 밀봉 수지(14)는 에폭시 수지로 트랜스퍼 몰딩에 의해 형성된다.
다음, 도 14에 나타낸 바와 같이, 지지 테이프(47)가 제거된다.
다음, 도 15에 나타낸 바와 같이, 밀봉 수지(14)와 리드 프레임 그룹(45)이 다이싱 위치(C)에 대응하는 위치에서 다이싱에 의해 절단된다. 그리하여, 복수의 반도체 장치(40)가 제조된다.
도 16은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 1 변형예의 단면도이다.
도 16에서는, 반도체 장치(40)의 요소와 동일한 요소에는 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 16을 참조하면, 반도체 장치(48)는, 플립-칩 본딩에 의해 반도체 칩(12)과 단자부(16)를 접속하는 본 실시예의 반도체 장치(40)에서의 와이어(18) 대신에, 범프(49)가 반도체 장치(48)에 형성되는 것을 제외하고, 반도체 장치(40)와 기본적으로 동일한 구조를 갖는다.
상기 구조의 반도체 장치(48)는 반도체 장치(40)와 동일한 효과를 갖는다.
도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 2 변형예의 단면도이다.
도 17에서는, 반도체 장치(40)의 요소와 동일한 요소에는 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 17을 참조하면, 반도체 장치(50)는 제 2 열팽창 제어 부재(51)가 부가적으로 제공되는 것을 제외하고, 반도체 장치(40)와 기본적으로 동일한 구조를 갖는다.
제 2 열팽창 제어 부재(51)는 반도체 기판(22)을 향하면서 제 1 열팽창 제어 부재(41) 상에 배치된다. 제 2 열팽창 제어 부재(51)는 제 2 열팽창 제어 부 재(51)의 상면(51B)이 노출되게 밀봉 수지(14)에 의해 밀봉된다. 제 2 열팽창 제어 부재(51)의 상면(51B)은 밀봉 수지(14)의 상면(14A)과 거의 동일한 면이다.
제 2 열팽창 제어 부재(51)는 판 형상이고, 반도체 기판(22)과 거의 동일한 열팽창 계수를 갖는다. 제 2 열팽창 제어 부재(51)의 상면(51B)의 영역은 반도체 기판(22)의 면(22B)의 영역과 거의 동일하다. 즉, 제 2 열팽창 제어 부재(51)의 외형은 반도체 기판(22)의 외형과 거의 동일하다. 제 2 열팽창 제어 부재(51)는 접착제(52)에 의해 제 1 열팽창 제어 부재(41)에 부착된다. 접착제(52)는 제 2 열팽창 제어 부재(51)의 하면(51A)을 덮도록 설치된다. 예를 들어, 접착제(52)는 다이 접착 필름으로 형성된다.
상술한 바와 같이, 반도체 기판(22)과 거의 동일한 열팽창 계수를 갖고 반도체 기판(22)의 외형과 거의 동일한 외형을 갖는 제 2 열팽창 제어 부재(51)가 제 1 열팽창 제어 부재(41) 상에 배설되고, 제 2 열팽창 제어 부재(51)가 반도체 기판(22)을 향하도록 배치되기 때문에, 제 1 열팽창 제어 부재(41)만을 갖는 반도체 장치(40)에 비하여 반도체 장치(50)에서의 휘어짐을 더 방지하는 것이 가능하다.
반도체 장치(50)는 다음의 방식으로 제조될 수도 있다. 도 12에 나타낸 바와 같이, 반도체 장치(40)에 대응하는 구조체가 형성된 후에, 제 2 열팽창 제어 부재(51)가 제 1 열팽창 제어 부재(41) 상에 점착되고, 밀봉 수지(14)가 제 2 열팽창 제어 부재(51)를 밀봉하도록 설치된다.
도 18은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 3 변형예의 단면도이다.
도 18에서는, 접미사 "-1" 또는 "-2"를 갖는 동일한 참조 번호를 반도체 장치(40)의 요소와 동일한 요소에는 부여하고, 중복되는 설명은 생략한다.
도 18을 참조하면, 반도체 장치(55)는 밀봉 수지(14), 단자부(16), 반도체 칩(56, 57), 및 제 1 열팽창 제어 부재(61)를 포함한다.
반도체 칩(56)은 반도체 기판(22-1)과 반도체 칩(56)의 일측에 1열(row)로 배치되는 복수의 전극 패드(23-1)를 포함하고, 반도체 기판(22-1)과 전극 패드(23-1)는 밀봉 수지(14)에 의해 밀봉된다.
반도체 기판(22-1)은 반도체 기판(22-1)의 이면(22-1B)이 밀봉 수지(14)의 하면(14B)과 거의 동일한 면이 되도록 배치된다. 전극 패드(23-1)는 단자부(16)와 와이어(18-1)를 통해 전기적으로 접속된다.
반도체 칩(57)은 반도체 기판(22-2)과 반도체 칩(57)의 일측에 1열로 배치되는 복수의 전극 패드(23-2)를 포함하고, 반도체 기판(22-2)과 전극 패드(23-2)는 밀봉 수지(14)에 의해 밀봉된다.
반도체 기판(22-2)은 반도체 기판(22-1)과 동일한 재료로 형성된다. 반도체 기판(22-2)의 이면(22-2B)은 접착제(59)에 의해 반도체 칩(56)에 부착되고, 그리하여, 반도체 칩(57)은 반도체 칩(56) 상에 적층된다. 접착제(59)는 다이 접착 필름일 수도 있다. 전극 패드(23-2)는 단자부(16)와 와이어(18-2)를 통해 전기적으로 접속된다.
제 1 열팽창 제어 부재(61)는 접착제(62)에 의해 최상위의 반도체 칩인 반도체 칩(57)에 부착된다. 제 1 열팽창 제어 부재(61)의 상면(61A)은 밀봉 수지(14) 의 상면(14A)과 거의 동일한 면이다. 제 1 열팽창 제어 부재(61)는 반도체 기판(22-1)과 반도체 기판(22-2)의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는다. 제 1 열팽창 제어 부재(61)는 반도체 기판(22-1) 및 반도체 기판(22-2)과 동일한 재료로 형성될 수도 있다. 예를 들어, 반도체 기판(22-1)과 반도체 기판(22-2)은 실리콘 또는 갈륨-비소(Ga-As)로 형성될 수도 있다.
제 1 열팽창 제어 부재(61)는 반도체 칩(56, 57) 중에 최상위에 있는 반도체 칩(57) 상에 배치된다. 제 1 열팽창 제어 부재(61)의 상면(61A)과 밀봉 수지(14)의 상면(14A)은 거의 동일한 면이다. 거의 동일한 열팽창 계수를 갖는 반도체 기판(22-1)과 제 1 열팽창 제어 부재(61)는 반도체 장치(55)의 상측과 하측 상에 배치된다. 이러한 구조는 반도체 장치(55)에서의 휘어짐을 방지한다.
반도체 장치(55)는 본 실시예의 반도체 장치(40)와 동일한 방식으로 제조될 수도 있다.
도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 4 변형예의 단면도이다.
도 19에서는, 반도체 장치(55)의 요소와 동일한 요소에는 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 19를 참조하면, 반도체 장치(65)는 제 2 열팽창 제어 부재(66)가 부가적으로 제공되는 것을 제외하고, 반도체 장치(55)와 기본적으로 동일하다.
제 2 열팽창 제어 부재(66)는 반도체 칩(56)과 반도체 칩(57)의 적층되는 구조를 향하도록 제 1 열팽창 제어 부재(61)에 부착된다. 제 2 열팽창 제어 부 재(66)는 제 2 열팽창 제어 부재(66)의 상면(66A)이 노출되게 밀봉 수지(14)에 의해 밀봉된다. 제 2 열팽창 제어 부재(66)의 상면(66A)은 밀봉 수지(14)의 상면(14A)과 거의 동일한 면이다.
제 2 열팽창 제어 부재(66)는 접착제(67)에 의해 제 1 열팽창 제어 부재(61)에 부착된다. 접착제(67)는 제 2 열팽창 제어 부재(66)의 하면(66B)을 덮도록 설치된다. 예를 들어, 접착제(67)는 다이 접착 필름일 수도 있다.
제 2 열팽창 제어 부재(66)는 판 형상이고, 반도체 기판(22-1) 및 반도체 기판(22-2)과 거의 동일한 열팽창 계수를 갖는다.
상술한 바와 같이, 반도체 기판(22-1) 및 반도체 기판(22-2)과 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재(66)가 적층되는 반도체 칩(56, 57)을 향하도록 제 1 열팽창 제어 부재(61) 상에 배설되기 때문에, 제 1 열팽창 제어 부재(61)만을 갖는 반도체 장치(55)에 비하여 반도체 장치(65)에서의 휘어짐을 더 방지하는 것이 가능하다.
반도체 장치(65)는 본 실시예의 반도체 장치(55)와 동일한 방식으로 제조될 수도 있다.
제 3 실시예
도 20은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다.
도 20에서는, 전술한 것과 동일한 요소에 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 20을 참조하면, 반도체 장치(70)는 기판(71), 반도체 칩(12), 제 1 열팽 창 제어 부재(73), 및 밀봉 수지(74)를 포함한다.
기판(71)은 기재(75), 관통 비아(76), 배선(77, 81), 접속 패드(78), 패드(82), 솔더 레지스트(84), 및 외부 접속 단자(85)를 포함한다.
기재(75)는 판 형상을 갖고, 관통홀(87)을 갖는다. 예를 들어, 기재(75)는 글라스 에폭시 기판(glass epoxy board)으로 형성될 수도 있다.
관통 비아(76)는 관통홀에 제공된다. 관통 비아(76)의 각각은 중공부(76A)를 갖는다. 배선(77)은 전극 패드(78)와 관통 비아(76)를 전기적으로 접속시킨다.
접속 패드(78)는 기재(75)의 상면(75A) 상에 배설된다. 접속 패드(78)는 배선(77)에 전기적으로 접속되고, 반도체 칩(12)의 전극 패드(23)에 와이어(88)를 통해 전기적으로 접속된다.
배선(81)은 기재(75)의 하면(75B) 상에 형성된다. 배선(81)은 관통 비아(76)와 패드(82)에 전기적으로 접속된다. 패드(82)는 기재(75)의 하면(75B) 상에 형성되어, 배선(81)에 전기적으로 접속된다.
솔더 레지스트(84)는 접속 패드(78)와 패드(82)를 노출하는 솔더 레지스트(84)로 배선(77, 81)을 덮도록 기재(75)의 상하면(75A, 75B) 상에 제공된다. 또한, 솔더 레지스트(84)는 관통 비아(76)의 중공부(76A)를 충전한다.
외부 접속 단자(85)는 패드(82) 상에 제공되어, 마더 보드 등과 같은 실장 기판에 반도체 장치(70)를 접속시키기 위한 단자로 기능한다.
반도체 칩(12)은 접착제(29)에 의해 기재(75)의 상면(75A) 상에 배설되는 솔더 레지스트(84)에 부착된다.
제 1 열팽창 제어 부재(73)는 접착제(31)에 의해 반도체 칩(12)에 부착된다. 제 1 열팽창 제어 부재(73)의 상면(73A)은 밀봉 수지(74)의 상면(74A)과 거의 동일한 면이다. 제 1 열팽창 제어 부재(73)는 기재(75)의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는다. 예를 들어, 제 1 열팽창 제어 부재(73)는 기재(75)와 동일한 재료로 형성될 수도 있다.
밀봉 수지(74)는 제 1 열팽창 제어 부재(73)의 상면이 노출되게 반도체 칩(12)과 와이어(88)를 밀봉하도록 설치된다. 밀봉 수지(74)의 상면(74A)과 제 1 열팽창 제어 부재(73)의 상면(73A)은 거의 동일한 면이다. 예를 들어, 밀봉 수지(74)는 에폭시 수지로 트랜스퍼 몰딩에 의해 형성된다.
반도체 장치(70)에서는, 기재(75)와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재(73)가 기판(71) 상에 배설되는 반도체 칩(12) 상에 배치된다. 제 1 열팽창 제어 부재(73)의 상면(73A)과 밀봉 수지(74)의 상면(74A)은 거의 동일한 면이다. 거의 동일한 열팽창 계수를 갖는 기재(75)와 제 1 열팽창 제어 부재(73)는 반도체 칩(12)의 상하에 배치된다. 이러한 구조는 반도체 장치(70)에서의 휘어짐을 방지한다.
도 21은 본 발명의 제 3 실시예에 따른 반도체 장치의 변형예의 단면도이다.
도 21에서는, 반도체 장치(70)의 요소와 동일한 요소에 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 21을 참조하면, 반도체 장치(90)는 제 2 열팽창 제어 부재(91)가 부가적으로 제공되는 것을 제외하고, 반도체 장치(70)와 기본적으로 동일한 구조를 갖는 다.
제 2 열팽창 제어 부재(91)는 제 1 열팽창 제어 부재(73)의 상면(73A)과 밀봉 수지(74)의 상면(74A)을 덮도록 형성된다.
제 2 열팽창 제어 부재(91)는 접착제(92)에 의해 제 1 열팽창 제어 부재(73)에 부착된다. 예를 들어, 접착제(92)는 다이 접착 필름일 수도 있다.
제 2 열팽창 제어 부재(91)는 판 형상을 갖고, 기재(75)와 거의 동일한 열팽창 계수를 갖는다. 예를 들어, 제 2 열팽창 제어 부재(91)는 기재(75)의 재료와 동일한 재료로 형성된다.
반도체 장치(90)에서는, 기재(75)와 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재(91)가 제 1 열팽창 제어 부재(73)의 상면(73A)과 밀봉 수지(74)의 상면(74A)을 덮도록 배설된다. 거의 동일한 열팽창 계수를 갖는 기재(75)와 제 1 열팽창 제어 부재(91)는 반도체 칩(12)과 밀봉 수지(74)의 상하부 측에 배치된다. 이러한 구조에서는, 제 1 열팽창 제어 부재(73)만을 갖는 반도체 장치(70)에 비하여 반도체 장치(90)에서의 휘어짐을 더 방지하는 것이 가능하다.
전술한 설명에서는, 기재(75)가 글라스 에폭시 기판으로 형성되는 것을 예로하여 설명하였지만, 반도체 장치(70) 또는 반도체 장치(90)에서의 기재(75)가 글라스 에폭시 기판 대신에 임의의 테이프 형상의 재료로 형성될 수도 있음이 명백하다.
제 1 열팽창 제어 부재(73)는 반도체 기판(22)과 동일한 재료로 형성될 수도 있다.
제 4 실시예
도 22는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도이다.
도 22에서는, 전술한 반도체 장치(40) 및 반도체 장치(70)의 요소와 동일한 요소에 동일한 참조 번호를 부여하고, 중복되는 설명은 생략한다.
도 22를 참조하면, 반도체 장치(95)는, 제 2 실시예의 반도체 장치(40)에서의 단자부(16)가 반도체 장치(95)에 제공되지 않고, 기판(121)이 반도체 장치(40)에서의 단자부(16) 대신에 반도체 장치(95)에 제공되는 것을 제외하고, 제 2 실시예의 반도체 장치(40)와 기본적으로 동일하다.
기판(121)은 칩 수용부(121A)가 반도체 칩(12)을 수용하기 위하여 반도체 장치(95)에서의 기판(121)의 중심부 근처에 형성되는 것을 제외하고, 제 3 실시예에서 반도체 장치(70)의 기판(71)과 기본적으로 동일하다. 칩 수용부(121A)는 기재(75)를 관통하도록 형성된다.
상기 구조의 반도체 장치(120)는 제 2 실시예에서 반도체 장치(40)와 동일한 효과를 갖는다.
본 발명은 도시를 목적으로 선택되는 특정한 실시예를 참조하여 기술되었지만, 본 발명은 이들 실시예에 제한되지 않는 것이 명백하고, 다수의 변형예가 본 발명의 기본 개념 및 정신으로부터 벗어나지 않고 본 기술에 능숙한 당업자들에 의해 이루어질 수 있다.
본 발명에 따르면, 리드 프레임과 거의 동일한 열팽창 계수를 갖는 제 1 열 팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면과 밀봉 수지의 상면은 거의 동일한 면이기 때문에, 거의 동일한 열팽창 계수를 갖는 칩 지지부와 제 1 열팽창 제어 부재가 반도체 칩의 상하부 측에 배치되고, 이것은 반도체 장치에서의 휘어짐을 방지한다.
본 발명에 따르면, 반도체 기판과 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면과 밀봉 수지의 상면이 거의 동일한 면이기 때문에, 거의 동일한 열팽창 계수를 갖는 반도체 기판과 제 1 열팽창 제어 부재가 반도체 칩의 상하부 측에 배치되고, 이것은 반도체 장치에서의 휘어짐을 방지한다.
본 발명에 따르면, 기재와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 반도체 칩 상에 배치되고, 제 1 열팽창 제어 부재의 상면과 밀봉 수지의 상면이 거의 동일한 면이기 때문에, 거의 동일한 열팽창 계수를 갖는 기재와 제 1 열팽창 제어 부재가 반도체 칩의 상하부 측에 배치되고, 이것은 반도체 장치에서의 휘어짐을 방지한다.

Claims (9)

  1. 반도체 칩과,
    상기 반도체 칩이 배설되는 칩 지지부, 및 상기 반도체 칩에 전기적으로 접속되는 단자부를 갖는 리드 프레임과,
    상기 반도체 칩을 밀봉하는 밀봉 수지를 포함하며,
    상기 리드 프레임의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 상기 반도체 칩 상에 배치되고,
    상기 제 1 열팽창 제어 부재의 상면은 상기 밀봉 수지의 상면과 거의 동일한 면인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩은 반도체 기판을 갖고,
    상기 반도체 기판의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재가 상기 제 1 열팽창 제어 부재와 상기 밀봉 수지 상에 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 반도체 기판의 주면(主面) 상에 접속 패드가 배설되고,
    상기 반도체 칩과 상기 제 1 열팽창 제어 부재 사이에 다른 반도체 칩이 배 설되어, 상기 접속 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판, 및 상기 반도체 기판 상에 형성되는 반도체 소자를 갖는 반도체 칩과,
    상기 반도체 칩을 밀봉하는 밀봉 수지와,
    상기 반도체 소자에 전기적으로 접속되고 상기 밀봉 수지로부터 노출되는 외부 접속 단자를 포함하고,
    상기 반도체 기판의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 상기 반도체 칩 상에 배치되고,
    상기 제 1 열팽창 제어 부재의 상면은 상기 밀봉 수지의 상면과 거의 동일한 면인 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 반도체 기판의 열팽창 계수에 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재가 상기 제 1 열팽창 제어 부재와 상기 밀봉 수지 상에 배치되고,
    상기 제 2 열팽창 제어 부재는 상기 반도체 기판의 외형과 거의 동일한 외형을 갖고, 상기 반도체 기판을 향하도록 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 반도체 기판의 주면 상에 접속 패드가 배설되고,
    상기 반도체 칩과 상기 제 1 열팽창 제어 부재 사이에 다른 반도체 칩이 배설되어, 상기 접속 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  7. 기재(基材), 상기 기재의 제 1 주면 상에 배설되는 접속 패드, 및 상기 제 1 주면에 대향하는 상기 기재의 제 2 주면 상에 배설되어, 상기 접속 패드에 전기적으로 접속되는 외부 접속 단자를 갖는 기판과,
    상기 기재의 상기 제 1 주면 상에 배설되어, 상기 접속 패드에 전기적으로 접속되는 반도체 칩과,
    상기 반도체 칩을 밀봉하는 밀봉 수지를 포함하며,
    상기 기재의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 1 열팽창 제어 부재가 상기 반도체 칩 상에 배치되고,
    상기 제 1 열팽창 제어 부재의 상면은 상기 밀봉 수지의 상면과 거의 동일한 면인 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 기재의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 제 2 열팽창 제어 부재가 상기 제 1 열팽창 제어 부재와 상기 밀봉 수지 상에 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 반도체 칩과 상기 제 1 열팽창 제어 부재 사이에 반도체 칩이 배설되어, 상기 접속 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5553960B2 (ja) * 2007-10-25 2014-07-23 スパンション エルエルシー 半導体装置及びその製造方法
JP5116551B2 (ja) * 2008-04-25 2013-01-09 京セラ株式会社 発光装置
TWI731737B (zh) 2020-07-03 2021-06-21 財團法人工業技術研究院 導線架封裝結構

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207061A (ja) * 1990-11-30 1992-07-29 Shinko Electric Ind Co Ltd 半導体装置
JPH06151703A (ja) * 1992-11-05 1994-05-31 Sony Corp 半導体装置及びその成形方法
US5726079A (en) * 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
JPH10116936A (ja) * 1996-10-09 1998-05-06 Toshiba Microelectron Corp 半導体パッケージ
JP3371240B2 (ja) * 1997-12-02 2003-01-27 ローム株式会社 樹脂パッケージ型半導体装置
JP2001352021A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
JP4203925B2 (ja) * 2005-03-14 2009-01-07 パナソニック株式会社 樹脂封止型半導体装置

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