JP2006243062A - 表示装置およびその駆動方法、電子情報機器、表示制御プログラム、可読記録媒体 - Google Patents

Abstract

【課題】 有機ＥＬ素子を用いた表示装置において、動画質改善を行う場合でも、輝度半減寿命の減少を緩和する。
【解決手段】 有機ＥＬ素子をアクティブマトリックス駆動する場合、有機ＥＬ素子をアクティブマトリックス駆動する場合、１フレーム期間をＢ個のサブフレーム期間に分けて、Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間を含む全サブフレーム期間に表示部を表示駆動させる。この場合に、特定のサブフレーム期間から周辺のサブフレーム期間に順番に階調表示を行う。このことにより、低輝度階調では動画質改善を図ることができる。また、高輝度階調では、従来のホールド型表示と同様な寿命を得ることができる。
【選択図】 図５

Description

本発明は、有機ＥＬ（Electro Luminescence；エレクトロ・ルミネッセンス）素子やＦＥＤ（Field Emission；フィールド・エミッション）素子などの電流発光素子を用いた表示装置およびその駆動方法、この表示装置を用いた携帯電話装置やＰＤＡ（PersonalDigital Assistants）などの電子情報機器、この表示装置の駆動方法をコンピュータに実行させるための表示制御プログラム、これを記録したコンピュータ読み出し可能な可読記録媒体に関する。

近年、有機ＥＬ素子やＦＥＤ素子などの電流発光素子を用いた表示装置の研究開発が活発に行われている。特に、有機ＥＬ素子を用いた有機ＥＬ素子ディスプレイは、低電圧で発光する高速応答ディスプレイとして、携帯電話装置やＰＤＡ（Personal Digital Assistants）などの電子携帯機器に搭載され始めている。

しかしながら、アクティブ素子を用いて有機ＥＬ素子や液晶素子を駆動する場合に、動画質劣化が発生するという問題が、例えば非特許文献１において指摘されている。以下に、この問題について、図２５および図２６を用いて説明する。なお、図２５では、横軸は時間、縦軸は発光強度を示している。

ＣＲＴ（Cathode Ray Tube；陰極線管）や単純マトリックス駆動方式の有機ＥＬ素子ディスプレイはインパルス型ディスプレイであり、図２５（ａ）に示すように、１フレーム期間に一瞬だけ表示が行われる。

一方、アクティブ素子を用いた液晶ディスプレイや有機ＥＬ素子ディスプレイはホールド型ディスプレイであり、図２５（ｂ）に示すように、１フレーム期間に一定の表示が行われる。

このようなホールド型ディスプレイで動画像表示を行う場合、図２６に示すような明暗縞模様の物体が移動するときに、その移動に合わせて矢印Ａのように人間の視線が移動するため、視線の移動に伴って、隣接する画素部と表示が重なって動画像ぼけが発生する。

そのため、図２６に示すように、１フレーム期間の半分程度を表示期間とし、視線の移動に伴う画像の重なりを小さくする必要がある。

例えば特許文献１には、表示素子として有機ＥＬ素子を用いて、フレーム期間の半分程度を表示期間とした表示装置が開示されている。

図２７は、この特許文献１に開示されている画素部の回路構成例を示す等価回路図である。

図２７において、画素部は、有機ＥＬ素子１１と、駆動用ＴＦＴ１２と、コンデンサ１３と、スイッチ用ＴＦＴ１４および１５とを有している。

電源配線ＶｓとグランドＧＮＤとの間には駆動用ＴＦＴ１２と有機ＥＬ素子１１とが直列に接続され、駆動用ＴＦＴ１２のゲート端子とデータ配線Ｓｊとの間にはスイッチ用ＴＦＴ１４が配置され、駆動用ＴＦＴ１２のゲート端子と電源配線Ｖｓとの間にはスイッチ用ＴＦＴ１５が配置されている。

コンデンサ１３は、このスイッチ用ＴＦＴ１５と並列に接続されている。駆動用ＴＦＴ１２はｐ型ＴＦＴであり、スイッチ用ＴＦＴ１４および１５はｎ型ＴＦＴである。さらに、スイッチ用ＴＦＴ１４および１５のゲート端子は、各々制御配線Ｓ１１およびＳ１２に接続されている。

この制御配線Ｓ１１およびＳ１２やデータ配線Ｓｊには図２８に示すような駆動波形が印加されている。

図２８において、制御配線Ｓ１２がＬｏｗレベルでスイッチ用ＴＦＴ１５がＯＦＦ状態とされているときに、制御配線Ｓ１１がＨｉｇｈレベルとされて、スイッチ用ＴＦＴ１４がＯＮ状態とされ、データ配線Ｓｊから駆動用ＴＦＴ１２のゲート端子に所望の電圧が印加される。

このことにより、図２８のＬに示すように、駆動用ＴＦＴ１２から有機ＥＬ素子１１に向けて電流が供給され、有機ＥＬ素子が発光する。

その後、制御配線Ｓ１１がＬｏｗレベルとされて、駆動用ＴＦＴ１２から有機ＥＬ素子１１へ向けて流れる電流が維持される。

その後、制御配線Ｓ１１がＬｏｗレベルでスイッチ用ＴＦＴ１４がＯＦＦ状態とされているときに、制御配線Ｓ１２がＨｉｇｈレベルとされてスイッチ用ＴＦＴ１５がＯＮ状態とされ、駆動用ＴＦＴ１２のゲート端子に電源電圧が印加されて、駆動用ＴＦＴ１２がＯＦＦ状態とされる。

このことにより、図２８のＬに示すように、駆動用ＴＦＴ１２から有機ＥＬ素子１１に向けて流れる電流が０となり、有機ＥＬ素子は消灯する。

これにより、図２６に示すように、１フレーム期間の半分程度を表示期間とすることができるので、視線の移動に伴う画像の重なりが小さくなり、動画質を改善することができる。

なお、非特許文献２には、後述するが、従来の有機ＥＬ素子の輝度と寿命との関係が開示されている。また、非特許文献３にはＣＧシリコンＴＦＴの構成例が開示されている。さらに、非特許文献４には、ＣＧシリコンＴＦＴプロセス例が開示されている。さらに、非特許文献５には、電流発光素子である有機ＥＬ素子の構成例について開示されている。さらに、非特許文献６には画素回路例が開示されている。
特開２００３−３３０４１４号公報 SID‘01DIGEST,p986-989 SID‘04DIGEST,p162-163 SID'00Digest pp.924-927 "4.0-in. TFT-OLED Displays and a Novel Digital DrivingMethod" AM-LCD2000 pp.25-28 "Continuous Grain Silicon Technology and Its Applicationsfor Active Matrix Display" AM-LCD '01pp.211-214 "Polymer Light-Emitting Diodes for use in Flat panelDisplay" SID‘04DIGEST,p260-263

上記従来の構成では、図２６に示すように、有機ＥＬディスプレイのようなホールド型ディスプレイにおいて、発光期間を短くすることによって、視線の移動に伴う画像の重なりが小さくなり、動画質が改善される。

しかしながら、ディスプレイの平均輝度を一定に保つためには、１フレーム期間に占める発光期間の割合Ｄが小さくなるほど、その発光期間の発光輝度Ｌを高める必要がある。

すなわち、
Ｄ×Ｌ＝一定・・・（式１）
という関係が必要である。

一方、有機ＥＬ素子の輝度半減寿命Ｔ５０と発光輝度Ｌとの間には、
Ｔ５０∝（１／Ｌ）^Ｋ・・・（式２）
という関係がある。

図２９は、非特許文献２に示されている有機ＥＬ素子の輝度と寿命との関係を示すグラフである。なお、図２９では、横軸は輝度、縦軸が寿命を示している。図２９では、加速係数Ｋ≒１．９となる。

上記（式１）から、発光期間を半分にすると発光輝度が２倍必要になる。また、加速係数Ｋ≒１．９とすると、上記（式２）から、発光輝度が２倍になれば寿命が（１／２）^１．９≒０．２７となる。但し、発光している期間も１／２となるので、その分、見かけの寿命が２倍となり、輝度半減寿命Ｔ５０は、
Ｔ５０≒（０．２７）／（１／２）＝０．５４
となる。

このように、有機ＥＬディスプレイのような自発光ディスプレイにおいて動画質改善をするために発光期間を短くすると、有機ＥＬ素子の輝度半減寿命が短くなるとう問題があった。

本発明は、上記従来の問題を解決するもので、自発光ディスプレイにおいて、動画質改善を行う場合でも、輝度半減寿命の減少を緩和できる表示装置およびその駆動方法、この表示装置を用いた携帯電話装置やＰＤＡなどの電子情報機器、この表示装置の駆動方法をコンピュータに実行させるための表示制御プログラム、これを記録したコンピュータ読み出し可能な可読記録媒体を提供することを目的とする。

本発明の表示装置は、電流発光素子が複数配列された表示部と、表示信号に基づいて該表示部に画像を階調表示させる表示駆動手段とを有する表示装置において、該表示駆動手段は、１フレーム期間をＢ（Ｂは２以上の整数）のサブフレーム期間に分割し、Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間を加えて全サブフレーム期間で該表示部を表示駆動させるものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の表示装置における表示駆動手段は、第１のサブフレーム期間〜第Ｂのサブフレーム期間のうち特定のサブフレーム期間からその周辺のサブフレーム期間に順に階調表示させる。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、前記Ａ階調レベル以上の階調表示の場合に、階調表示する各サブフレーム期間の間で平均階調または該平均階調の前後の階調により表示駆動する。

さらに、好ましくは、本発明の表示装置において、前記１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さが同一かまたは、互いに異なって設定されている。

さらに、好ましくは、本発明の表示装置における第１のサブフレーム期間〜第Ｂのサブフレーム期間の一部または全部のうち時間的に後のサブフレーム期間ほど期間が長く設定されている。

さらに、好ましくは、本発明の表示装置において、前記Ｂが４の場合に、前記第１のサブフレーム期間〜第４のサブフレーム期間の期間の比率が１：３：６：６である。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、Ａ階調未満の低階調レベルでは特定の一または複数のサブフレーム期間に高輝度表示を行い、Ａ階調以上の高階調レベルでは全サブフレーム期間にそれぞれ低輝度表示を行う。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、第１サブフレーム期間を用いて０階調〜Ｃ−１階調表示が行われ（Ｃは２以上の整数）、これに第２サブフレーム期間を加えてＣ階調〜２Ｃ−２階調表示が行われ、分割されたサブフレーム期間だけ順次加えて該１フレーム期間を通して２Ｃ−２＋１以上の階調表示を駆動可能とする。

さらに、好ましくは、本発明の表示装置における表示部は、相互に交差する複数のソース配線および複数のゲート配線によってマトリクス状に区画された各領域にそれぞれ、前記電流発光素子の他に、少なくとも駆動用第１アクティブ素子およびスイッチ用第２アクティブ素子を有する画素部が配置され、該第１アクティブ素子のゲート端子と該ソース配線とが該第２アクティブ素子を介して直接または他の素子を介して間接的に接続され、該第２アクティブ素子のゲート端子と該ゲート配線とが接続され、該第２アクティブ素子が導通状態のときに、該第１アクティブ素子のゲート端子電圧が該ソース配線からの前記表示信号に対応した電圧に設定され、該第２アクティブ素子が非導通状態のときに、該第１アクティブ素子から該電流発光素子に対して該第１アクティブ素子のゲート端子電圧に対応した電流が供給されて階調表示が行われるように構成されている。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、各種制御信号を出力するコントロール回路と、該各種制御信号のいずれかに基づいて前記ゲート配線を順次選択して走査信号を出力するゲートドライバ回路と、該各種制御信号のいずれかに基づいて前記ソース配線を順次選択して前記表示信号を出力するソースドライバ回路とを有する。

さらに、好ましくは、本発明の表示装置におけるコントロール回路は、前記各種制御信号として、スタートパルス、クロック信号およびラッチパルスを出力し、前記ソースドライバ回路は、該スタートパルスが該クロック信号に合わせて順次シフトされて出力されるシフトレジスタと、該シフトレジスタからの出力タイミング合わせて、入力画像信号をデータとして取り込むレジスタ手段と、該データを該ラッチパルスに同期して取り込むラッチ回路と、該ラッチ回路からの該データに対応した表示信号を前記ソース配線にそれぞれ出力して、前記ゲートドライバ回路で選択した前記画素部に供給する表示信号出力回路とを有する。

さらに、好ましくは、本発明の表示装置において、前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、前記第２アクティブ素子が導通状態のときに、該表示信号出力回路から該ソース配線を通して該第１アクティブ素子のゲート端子に表示信号電圧が印加されることによって、該第１アクティブ素子のゲート端子電圧が設定される。

さらに、好ましくは、本発明の表示装置における画素部は、電源配線と共通電極間に前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が直列に接続されて設けられ、該第１アクティブ素子のゲート端子が、第１コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続されると共に、第３アクティブ素子を介して該第１アクティブ素子と該第４アクティブ素子との接続点に接続され、該第１コンデンサと該第２アクティブ素子との接続点が第５アクティブ素子を介して電位配線に接続され、該第２〜第５アクティブ素子の各ゲート端子が前記ゲート配線に接続されている。

さらに、好ましくは、本発明の表示装置における画素部は、前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、該第１アクティブ素子のゲート端子と電位配線間に第１コンデンサが設けられ、 該第１アクティブ素子および該第４アクティブ素子の接続点が、第３アクティブ素子を介して該ゲート端子に接続されると共に、第２コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、該第２コンデンサと該第２アクティブ素子との接続点が第５アクティブ素子を介して該電位配線に接続されている。

さらに、好ましくは、本発明の表示装置における画素部は、電源配線と共通電極間に第４アクティブ素子、前記第１アクティブ素子さらに前記電流発光素子が直列に接続されて設けられ、
該第１アクティブ素子のゲート端子が、第６アクティブ素子を介して電位配線に接続されると共に、第３コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
該第３コンデンサと該第２アクティブ素子との接続点が、第４コンデンサを介して該電源配線に接続されると共に、第７アクティブ素子を介して該第４アクティブ素子と該第１アクティブ素子との接続点に接続されている。

さらに、好ましくは、本発明の表示装置におけるソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、前記第２アクティブ素子が導通状態のときに、該ソース配線を通して前記第１アクティブ素子から該表示信号入出力回路へ表示信号電流が供給されることによって、該第１アクティブ素子のゲート端子電圧が設定される。

さらに、好ましくは、本発明の表示装置における画素部は、前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、該第１アクティブ素子のゲート端子と該電源配線との間に第１コンデンサが設けられ、該第１アクティブ素子と該第４アクティブ素子との接続点と前記ソース配線との間に第３アクティブ素子が設けられている。

本発明の電子情報機器は、本発明の上記表示装置を用いて表示画面上に画像表示を行うものであり、そのことにより上記目的が達成される。

本発明の表示装置の駆動方法は、電流発光素子が複数配列され、表示信号に基づいて該電流発光素子を駆動させて表示部に画像を階調表示させる表示装置の駆動方法において、
１フレーム期間がＢのサブフレーム期間に分割されており、Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間を加えて全サブフレーム期間で該表示部を表示駆動させる処理を実行し、そのことにより上記目的が達成される。

さらに、好ましくは、本発明の表示装置の駆動方法における第１のサブフレーム期間〜第Ｂのサブフレーム期間のうち特定のサブフレーム期間からその周辺のサブフレーム期間に順に階調表示させるように処理を実行する。

さらに、好ましくは、本発明の表示装置の駆動方法において、前記１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを同一かまたは互いに異なって設定する。

さらに、好ましくは、本発明の表示装置の駆動方法において、Ａ階調レベル以上の階調表示の場合に、階調表示する各サブフレーム期間の間で平均階調または該平均階調の前後の階調で表示を行う。

本発明の表示制御プログラムは、本発明の上記表示装置の駆動方法の各処理をコンピュータに実行させるためのものであり、そのことにより上記目的が達成される。

本発明の可読記録媒体は、本発明の上記表示制御プログラムが記録されたコンピュータ読み出し可能なものであり、そのことにより上記目的が達成される。

上記構成により、以下、本発明の作用について説明する。

本発明にあっては、１フレーム期間をＢ個のサブフレーム期間に分割し、表示駆動手段によって表示部にＡ階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間に表示部を表示駆動する。この場合に、特定のサブフレーム期間から周辺のサブフレーム期間に、順番に階調表示を行う。

上記構成によれば、Ａ階調未満の階調レベルでは第Ｂサブフレーム期間が表示に用いられないため、低階調レベルで視線の移動に伴う画像の重なりが小さくなり、動画質が改善される。一方、Ａ階調以上では第Ｂサブフレーム期間も表示に用いられるため、高階調レベルで各サブフレームでの発光輝度が抑えられ、電流発光素子（例えば有機ＥＬ素子）に与えられるダメージが小さくなり、輝度半減寿命の減少が緩和される。

また、１フレーム期間を構成する少なくとも２つのサブフレーム期間の長さを同一にするかまたは、互いに異ならせて設定することが可能である。例えば第１サブフレーム期間を短くし、第２サブフレーム期間を長くすることも可能である。これにより、各サブフレーム期間の長さが等しい場合に比べて、各サブフレーム期間に表示可能な階調レベル数が同じでも、より多くの階調レベルを表示することが可能となる。

ここで、平均発光輝度をＬとし、１フレーム期間に占める発光期間の割合Ｄとすると、見かけの輝度半減寿命Ｔ５０は、
Ｔ５０∝（１／（Ｌ／Ｄ））^Ｋ／Ｄ＝Ｄ^Ｋ−１（１／Ｌ）^Ｋ
となる。

そこで、Ａ階調未満の低階調レベルでは、より短い異なったサブフレーム期間により比較的高輝度発光を行い、Ａ階調以上の高階調レベルでは全サブフレーム期間を用いかつより長い異なったサブフレーム期間により各サブフレーム期間で平均輝度的に低輝度発光を行うことが好ましい。

これにより、ある範囲の階調レベルでは見かけの輝度半減寿命Ｔ５０が概ね等しくなる。

映像表示では固定パターン表示による焼き付け問題が発生し、輝度半減寿命から焼き付けが目立ち始める。また、映像信号の平均輝度は最大輝度の概ね３０％程度である。

そこで、例えば最大輝度の概ね２０％〜６０％程度の階調レベルで、見かけの輝度半減寿命Ｔ５０を概ね等しくすれば、焼き付けの目立たない表示装置が得られ、寿命維持と動画質改善を両立させることができるため、好ましい。

本発明の表示装置の好ましい第１の構成は、ソース配線に表示信号出力回路が接続され、第２アクティブ素子が導通状態のときに、表示信号出力回路（例えば電圧出力回路）からソース配線へ所望の電圧が印加されることによって、第１アクティブ素子のゲート端子電圧が設定される。

上記アクティブ素子を低温ポリシリコンやＣＧシリコンによって作製する場合、第１アクティブ素子のゲート端子に所望の電圧を与えても、その出力電流がばらつくことがある。これは、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴの閾値や移動度がばらつくからである。そこで、ソースドライバ回路に設けられた表示信号出力回路によって、第１アクティブ素子の出力電圧を設定することにより、上記閾値や移動度のばらつきの影響を防いで安定した表示を得るようにするため、好ましい。

例えば、第１アクティブ素子のゲート端子とドレイン端子との間に第３アクティブ素子を配置し、第１アクティブ素子と電流発光素子との間に第４アクティブ素子を配置した画素回路構成とすることが可能となる。

上記構成では、第３アクティブ素子を導通（ＯＮ）状態とし、第４アクティブ素子を非導通（ＯＦＦ）状態とすることによって、第１アクティブ素子のゲート・ソース間電圧を閾値電圧Ｖｔｈとすることができる。第２アクティブ素子を導通状態としてソース配線から第１アクティブ素子のゲートに所望の電圧を与えることによって、第１アクティブ素子のゲート・ソース間電圧をＶｔｈから一定電圧変化させることができる。このため、第１アクティブ素子の閾値電圧Ｖｔｈに依らず、第１アクティブ素子から電流発光素子へ所望の電流を流すことが可能となる。

本発明の表示装置の好ましい第２の構成は、ソース配線に表示信号出力回路が接続され、第２アクティブ素子が導通状態のときに、ソース配線を通して第１アクティブ素子から表示信号出力回路（例えば電流入出力回路）へ所望の電流が供給されることによって、第１アクティブ素子のゲート端子電圧が設定される。

上記アクティブ素子を低温ポリシリコンやＣＧシリコンによって作製する場合、第１アクティブ素子のゲート端子に所望の電圧を与えても、その出力電流がばらつくことがある。これは、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴの閾値や移動度がばらつくからである。そこで、ソースドライバ回路に設けられた電流入出力回路によって、第１アクティブ素子の出力電流を設定することにより、上記閾値や移動度のばらつきの影響を防いで安定した表示が得られるため、好ましい。

例えば、第１アクティブ素子のドレイン端子とソース配線との間に第３アクティブ素子を配置し、第１アクティブ素子と電流発光素子との間に第４アクティブ素子を配置した画素回路構成とすることができる。

上記構成では、第３アクティブ素子を導通状態とし、第４アクティブ素子を非導通状態とし、第２アクティブ素子を導通状態とすることによって、電源配線からソース配線に向けて所望の電流を流す。その後、第３アクティブ素子を非導通状態として、このときの第１アクティブ素子のゲート・ソース間電圧を保持し、第２アクティブ素子を非導通状態として、第４アクティブ素子を導通状態とすることによって、第１アクティブ素子の閾値電圧Ｖｔｈに依らず、第１アクティブ素子から電流発光素子へ所望の電流を流すことができる。

以上により、本発明によれば、１フレーム期間をＢ個のサブフレーム期間に分割し、Ａ階調レベル以上の階調表示をする場合のみ、第Ｂサブフレーム期間に表示部を表示駆動することにより、低輝度領域で動画質を改善することができる。さらに、高階調レベルにおいて、輝度半減寿命Ｔ５０の低下を抑制することができる。なお、高階調レベルでも、第Ｂサブフレーム期間の発光が抑制されるため、動画質改善効果が得られる。

また、１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを互いに異ならせて設定することにより、各サブフレーム期間の長さが等しい場合と比べて、各サブフレーム期間当たりの階調レベル数が同じでも、より多くの階調レベルを表示することができる。

さらに、Ａ階調未満の低階調レベルでは、より短いサブフレーム期間により高輝度発光を行い、Ａ階調以上の高階調レベルでは、全サブフレーム期間を用いて、できるだけ低輝度発光を行うことにより、ある範囲の階調レベルで見かけの輝度半減寿命Ｔ５０を概ね等しくし、焼き付けを目立たなくして、動画質の改善と共に、表示装置の寿命を維持することができる。

以下に、本発明の表示装置および駆動方法の実施形態１〜５を有機ＥＬディスプレイに適用した場合について、図面を参照しながら詳細に説明する。

本発明に用いられるアクティブ素子（スイッチング素子）は、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴなどによって構成することができるが、本実施形態ではＣＧシリコンＴＦＴを用いることにする。

なお、このＣＧシリコンＴＦＴの構成に関しては、半導体エネルギー研究所より非特許文献３などで発表されているため、ここではその詳細な説明を省略する。また、ＣＧシリコンＴＦＴプロセスに関しては、同じく半導体エネルギー研究所より非特許文献４などで発表されているため、ここではその詳細な説明を省略する。

さらに、本発明で用いる電流発光素子である有機ＥＬ素子の構成についても、非特許文献５などで発表されているため、ここではその詳細な説明を省略する。
（実施形態１）
図１は、本発明の実施形態１に係る表示装置における要部構成例を示すブロック図である。

図１において、本実施形態２の表示装置１０は、コントロール回路１と、このコントロール回路１からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル２とを備えている。

コントロール回路１は、制御信号として、ゲートスタートパルスＹＩ、ゲートパルスＧＰ、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル２は、表示部２１と、ゲートドライバ回路２２と、ソースドライバ回路２３とを有している。以上のコントロール回路１、ゲートドライバ回路２２およびソースドライバ回路２３により、後述する本実施形態１の表示駆動手段が構成されている。

表示部２１は、相互に交差（または直交）する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（以下、総称するときには参照符号Ｇｉで示す）および複数のソース配線Ｓ１，Ｓ２，…，Ｓｍ（以下、総称するときには参照符号Ｓｊで示す）によってマトリクス状に区画された各領域に、図２に示すような画素部Ａ１１，Ａ１２，…，Ａ１ｍ，…，Ａｎ１，…，Ａｎｍ（以下、総称するときには参照符号Ａｉｊで示す）が配置されている。

ゲートドライバ回路２２は、シフトレジスタからなり、ゲートスタートパルスＹＩがゲートパルスＧＰによりシフトされて、各ゲート配線Ｇ１〜Ｇｎに選択信号（走査信号）を供給して、各ゲート配線Ｇ１〜Ｇｎが順次選択される。

ソースドライバ回路２３は、ｍビットのシフトレジスタ２３１と、レジスタ手段としてのｍ×４ビットのレジスタ２３２と、ｍ×４ビットのラッチ回路２３３と、表示信号出力回路（電圧出力回路）としてのＤ／Ａコンバータ２３４とを有し、各ソース配線Ｓｉにそれぞれ表示信号として出力電圧を供給する。

シフトレジスタ２３１では、外部から同期信号として入力されるスタートパルスＳＰがクロックｃｌｋに合わせて内部でシフトされて順次出力される。

ｍ×４ビットのレジスタ２３２では、シフトレジスタ２３１からのスタートパルスＳＰの転送タイミングで出力されるスタートパルスＳＰに対応した信号に合わせて、入力された４ビットのデジタル映像信号Ｄａが、レジスタ２３２の対応する位置に取り込まれる。このとき、４ビットのデジタル映像信号Ｄａは、各画素部Ａｉｊのデータに対応している。

ｍ×４ビットのラッチ回路２３３では、レジスタ２３２に取り込まれた４ビットのデジタル映像信号Ｄａが、ラッチパルスＬＰに同期して取り込まれ、電圧出力回路であるＤ／Ａコンバータ２３４に出力される。

Ｄ／Ａコンバータ２３４は、各データ信号線Ｓ１〜Ｓｍにそれぞれ設けられ、４ビットのデータに対応した電圧が選択されて各ソース配線Ｓ１〜Ｓｍにそれぞれ出力され、ゲートドライバ回路２２によって選択されている画素部Ａｉｊにそれぞれ供給される。

図２は、図１の各画素Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素部Ａｉｊの画素回路構成例を示す等価回路図である。なお、画素部Ａｉｊの画素回路は、階調が電圧駆動レベルで表される。このため、前述したように、ソースドライバ回路２２には、その電圧駆動レベルを後述するように表示データに応じて変化させて出力する電圧出力回路としてのＤ／Ａコンバータ２３４がソース配線Ｓｊ毎に設けられている。

図２に示すように、画素部Ａｉｊはそれぞれ、電流発光素子である有機ＥＬ素子ＥＬと、第１アクティブ素子である駆動用ＴＦＴ：Ｔ１と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｔ２と、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｔ３と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｔ４と、第５アクティブ素子であるスイッチ用ＴＦＴ：Ｔ５と、第１コンデンサであるコンデンサＣ_ＳＴとを有している。

各画素回路Ａｉｊにおいて、電源配線ＶＤＤと共通電極ＧＮＤとの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｔ１と電流発光素子である有機ＥＬ素子ＥＬとが直列に配置されている。また、駆動用ＴＦＴ：Ｔ１のゲート端子にはコンデンサＣ_ＳＴの一方端子が接続され、このコンデンサＣ_ＳＴの他方端子とソース配線Ｓｊとの間には第２アクティブ素子であるスイッチ用ＴＦＴ：Ｔ２が配置されている。さらに、コンデンサＣ_ＳＴの他方端子と電位配線Ｖ_ＳＵＳとの間には第５アクティブ素子であるスイッチ用ＴＦＴ：Ｔ５が配置されている。さらに、駆動用ＴＦＴ：Ｔ１のゲート端子とそのドレイン端子との間には第３アクティブ素子であるスイッチ用ＴＦＴ：Ｔ３が配置され、駆動用ＴＦＴ：Ｔ１と有機ＥＬ素子ＥＬとの間には第４アクティブ素子であるスイッチ用ＴＦＴ：Ｔ４が配置されている。

上記スイッチ用ＴＦＴ：Ｔ２〜Ｔ５のゲート端子にはゲート配線Ｇｉが接続されている。なお、駆動用ＴＦＴ：Ｔ１とスイッチ用ＴＦＴ：Ｔ２およびＴ３はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｔ４およびＴ５はｎ型ＴＦＴである。

さらに、前述したように、各ソース配線Ｓｊにはそれぞれ各Ｄ／Ａコンバータ２３４がそれぞれ接続されており、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｔ２が導通状態のときに、Ｄ／Ａコンバータ２３４からソース配線Ｓｊへ所望の電圧（表示信号）が印加されることによって、第１アクティブ素子である駆動用ＴＦＴ：Ｔ１のゲート端子電圧が設定されるようになっている。

図３は、図１の各画素Ａｉｊに対応するゲート配線Ｇｉおよびソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図３に示すように、各画素回路Ａ１ｊにおいて、まず、時間０までにＤ／Ａコンバータ２３４からソース配線Ｓｊに各画素Ａ１ｊに対応する電圧Ｖｄａが出力される。時間０でゲート配線Ｇ１がＧＬ（ローレベル）とされてスイッチ用ＴＦＴ：Ｔ２がＯＮ状態とされ、スイッチ用ＴＦＴ：Ｔ５がＯＦＦ状態とされて、コンデンサＣ_ＳＴの他方端子にソース配線Ｓｊの電圧Ｖｄａが印加される。また、スイッチ用ＴＦＴ：Ｔ２と共に、スイッチ用ＴＦＴ：Ｔ３もＯＮ状態とされて、駆動用ＴＦＴ：Ｔ１のゲート端子とドレイン端子とが短絡され、駆動用ＴＦＴ：Ｔ１がＯＮ状態とされる。さらに、スイッチ用ＴＦＴ：Ｔ４はＯＦＦ状態とされて、駆動用ＴＦＴ：Ｔ１のドレイン端子から有機ＥＬ素子ＯＬＥＤへ向けて流れる電流が阻止されている。

この結果、駆動用ＴＦＴ：Ｔ１のゲート・ソース間電圧はＶｔｈとなり（Ｖｔｈ＜０）で、駆動用ＴＦＴ：Ｔ１のゲート端子の電位がＶＤＤ＋Ｖｔｈとなる。このとき、コンデンサＣ_ＳＴの他方端子電位は電圧Ｖｄａであるため、コンデンサＣ_ＳＴの両端の電圧は（ＶＤＤ＋Ｖｔｈ）−Ｖｄａとなっている。

次に、時間ｔ１では、ゲート配線Ｇ１の電位がＧＨ（ハイレベル）とされてスイッチ用ＴＦＴ：Ｔ２およびＴ３がＯＦＦ状態とされ、スイッチ用ＴＦＴ：Ｔ４およびＴ５がＯＮ状態とされる。

この結果、コンデンサＣ_ＳＴの他方端子の電位が電圧ＶｄａからＶ_ＳＵＳに変化し、駆動用ＴＦＴ：Ｔ１のゲート端子電位は（ＶＤＤ＋Ｖｔｈ）−Ｖｄａ＋Ｖ_ＳＵＳとなる。このとき、駆動用ＴＦＴ：Ｔ１のゲート・ソース間電圧はＶｔｈ−Ｖｄａ＋Ｖ_ＳＵＳとなる。

ここで、−Ｖｄａ＋＋Ｖ_ＳＵＳ≧０であれば、駆動用ＴＦＴ：Ｔ１はＯＦＦ状態とされる。また、−Ｖｄａ＋＋Ｖ_ＳＵＳ＜０であれば、駆動用ＴＦＴ：Ｔ１はＯＮ状態とされ、上記電圧−Ｖｄａ＋＋Ｖ_ＳＵＳに対応した電流が流れる。

このように、駆動用ＴＦＴ：Ｔ１から有機ＥＬ素子ＥＬに流れる電流は、電圧Ｖｄａと電圧Ｖ_ＳＵＳとの差により設定することができる。

本実施形態１において、電圧Ｖｄａは４ｂｉｔのＤ／Ａコンバータ２３４から供給されるため、各画素部Ａｉｊにおいて表示可能な階調数は０〜１５の１６階調である。

本発明では、１フレーム期間がＢ個（Ｂは２以上の整数）のサブフレーム期間に分割される。本実施形態１では、図３のタイミングチャートに示すように、１フレーム期間が４つ（Ｂ＝４）のサブフレーム期間に分割されているため、各サブフレーム期間を用いて０〜６０迄の６１階調を表示させることができる。

さらに、本発明では、Ａ階調レベル以上の階調表示（Ａは２以上の整数）を行う場合にのみ、第Ｂサブフレーム期間に第１アクティブ素子から電気光学素子（例えば有機ＥＬ素子ＥＬ）へ電流が供給される。さらに、特定のサブフレーム期間から周辺のサブフレーム期間に、順番に階調表示が行われる。図３に示すタイミングチャートでは、１フレーム期間が、第３サブフレーム期間、第１サブフレーム期間、第２サブフレーム期間、第４サブフレーム期間（第Ｂサブフレーム期間）の順に配置されており、第１サブフレーム期間から第４サブフレーム期間まで順番に階調表示が行われるようになっている。

図４は、図３の各サブフレーム期間の階調表示例を示す図である。なお、図４ではＡ＝４６、Ｂ＝４の場合について説明する。

図４に示すように、階調レベル０〜１５を表示させるときには、第１サブフレーム期間を用いて０階調〜１５階調を各画素部で表示させ、それ以外の第２〜第４サブフレーム期間は各画素部（有機ＥＬ素子）を点灯させない。

また、階調レベル１６〜３０を表示させるときには、第１サブフレーム期間は階調レベル１５で画素を各画素部で点灯させ、これに第２サブフレーム期間を加えて１６階調〜３０階調を各画素部で表示させ、これら以外の第３〜第４サブフレーム期間は各画素部を点灯させない。

さらに、階調レベル３１〜４５を表示させるときには、第１および第２サブフレーム期間は階調レベル１５で各画素部を点灯させ、これに第３サブフレーム期間を加えて３１階調〜４５階調を各画素部で表示させ、第４サブフレーム期間は各画素部を点灯させない。

さらに、階調レベル４６〜６０を表示させるときには、第１〜第３サブフレーム期間は階調レベル１５で各画素部を点灯させ、これに第４サブフレーム期間を加えて４６階調〜６０階調を各画素部で表示させる。
即ち、前述した表示駆動手段は、１フレーム期間をＢ（ここではＢは４）個のサブフレーム期間に分割し、Ａ（ここではＡは４６）階調レベル以上の階調表示を行う場合にのみ、第１サブフレーム期間〜第３サブフレーム期間に第４サブフレーム期間を新たに加えて全サブフレーム期間で表示部２１の各画素部を表示駆動させている。

ここで、本実施形態１の図４のように発光（階調遷移）させた場合の輝度半減寿命を示す「４分割」と、１フレーム期間の１／４だけ発光させた場合の輝度半減寿命「１／４コンパクション」と、１フレーム期間の総てを用いて等しく発光させた場合の輝度半減寿命を示す「分割なし」とを比較する。

まず、「分割なし」の寿命を
Ｔ５０＝１／（Ｌ）^２
とする。なお、Ｌは１フレーム期間の輝度である。また、Ｌは最大輝度を１としている。

次に、「１／４コンパクション」の寿命は、
Ｔ５０＝（（１／（４×Ｌ））^２）／（１／４）＝１／（（４×Ｌ）^２／４）
＝１／（４Ｌ^２）
となる。

さらに、「４分割」の寿命は
Ｔ５０＝１／（（Ｌ１^２＋Ｌ２^２＋Ｌ３^２＋Ｌ４^２）／４）となる。なお、Ｌ１は第１サブフレーム期間の輝度、Ｌ２は第２サブフレーム期間の輝度、Ｌ３は第３サブフレーム期間の輝度、Ｌ４は第４サブフレーム期間の輝度である。また、Ｌ１〜Ｌ４は最大輝度を１としている。

これを図示すると、図５に示すようになる。なお、図５では、横軸は階調数、縦軸は寿命を示している。また、実線は「４分割」の場合、粗い点線は「分割なし」の場合、細かい点線は「１／４コンパクション」を表している。

図５から分かるように、本実施形態１において、第１サブフレーム期間だけを用いる階調レベル１５以下では、「４分割」は「１／４コンパクション」と同様の寿命となる。しかしながら、第２サブフレーム期間以降を用いる階調レベル１６以上では、１／４コンパクションよりも長寿命化を図ることができる。

さらに、動画質については、本実施形態１において、第１サブフレーム期間だけを用いる階調レベル１５以下では、「４分割」は「１／４コンパクション」と同様の動画質が得られる。また、第２サブフレーム期間〜第３サブフレーム期間を用いる階調レベル１６〜４５では、「４分割」は「１／４コンパクション」よりも動画質は低下するが、「分割なし」よりも動画質を改善することができる。

一般に、映像信号の平均輝度は、最大輝度の３０％程度とされる。このことから、多くの映像信号は、階調レベル１６〜４５と考えられる。このような信号では、「分割なし」よりも動画質の改善効果を期待することができ、「１／４コンパクション」よりも長寿命化を期待することができる。

前述したように、階調表示方式について更に詳細に説明すると、表示駆動手段は、第１サブフレーム期間で０階調〜Ｃ−１階調表示を行い（Ｃは２以上の正の整数）、第２サブフレーム期間でＣ階調〜２Ｃ−２階調表示を行って、Ｂに分割したサブフレーム期間だけ順次加えて１フレーム期間を通して２Ａ−２＋１以上の階調表示を行う。さらに、表示すべき階調数がＭｂｉｔ階調である場合には、１フレーム期間をＮｂｉｔ個のサブフレーム期間に分割して、各サブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行い、特定のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行った後、順次周辺のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行う。

例えば、１フレーム期間をＢ（Ｂは２以上の整数）個のサブフレーム期間に分割し、０階調〜Ｃ−１階調を表示させるときには、第１サブフレーム期間では各画素部を階調レベル０〜階調レベルＣ−１で点灯させ、第２サブフレーム期間〜第Ｂサブフレーム期間では各画素部を点灯させない。また、（ｘ−１）Ｃ−（ｘ−２）階調〜ｘＣ−ｘ階調を表示させるときには、第１〜第ｘ−１サブフレーム期間では各画素部を階調レベルＣ−１で点灯させ、第ｘサブフレーム期間では各画素部を階調レベル０〜階調レベルＣ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間では各画素部を点灯させない。さらに、（Ｂ−１）Ｃ−（Ｂ−２）階調〜ＢＣ−Ｂ階調を表示させるときには、第１〜第Ｂ−１サブフレーム期間では各画素部を階調レベルＣ−１で点灯させ、第Ｂサブフレーム期間では各画素部を階調レベル０〜階調レベルＣ−１で点灯させる。

ここでは、Ｂが４であるから、本実施形態１の表示駆動手段は、第１サブフレーム期間で０階調〜１５階調表示を行い（Ｃは１６）、第２サブフレーム期間で１６階調〜３０階調表示を行い、第３サブフレーム期間で３１階調〜４５階調表示を行い、第４サブフレーム期間で４６階調〜６０階調表示を行って、１フレーム期間を通して０〜６０階調表示を行う。このように、表示すべき階調数が６ｂｉｔ階調（０〜６３階調；Ｍは６）である場合には、１フレーム期間を２ｂｉｔ個（４個；Ｎは２）のサブフレーム期間に分割し、各サブフレーム期間で４ｂｉｔ階調表示（１６階調表示）を行い、特定のサブフレーム期間で４ｂｉｔ階調表示を行った後、順次周辺のサブフレーム期間で４ｂｉｔ階調表示を行う。

本実施形態１において、電圧出力回路としてのＤ／Ａコンバータ２３４からソース配線Ｓｊに出力可能な電圧レベルは、０〜１５（Ｍ＝６、Ｃ＝１６）階調に対応した１６レベルである。ここでは、１フレーム期間が４（Ｎ＝２、Ｂ＝４）つのサブフレーム期間に分割され、各サブフレーム期間で１６階調表示が行われる。

なお、本実施形態１では、１フレーム期間を４つ（Ｂ＝４）のサブフレーム期間に分割したが、１フレーム期間を２つのサブフレーム期間に分割すれば、低階調領域で１／２コンパクションと同様の動画質改善効果が得られる。また、高階調領域において、１／２コンパクションよりも長寿命化を図ることができる。

以上のように、本実施形態１によれば、点灯していないサブフレーム期間分だけ画像の被りが抑えられるので動画質改善効果を得ると共に、前述したように輝度半減寿命の低下を抑制することが可能となる。
（実施形態２）
上記実施形態１では、１フレーム期間を構成する各サブフレーム期間の長さが同一であったが、本実施形態２では、１フレーム期間を構成する各サブフレーム期間の長さが互いに異なって設定され、第１のサブフレーム期間〜第４のサブフレーム期間の期間の比率が例えば１：３：６：６である場合について説明する。また、ここでは、Ａ階調未満の低階調レベルでは特定のサブフレーム期間に高輝度表示を行い、Ａ階調以上の高階調レベルでは全サブフレーム期間にそれぞれ低輝度表示を行う場合について説明する。さらに、上記実施形態１の表示装置１０と、本実施形態２の表示装置１０Ａとの違いは、後述する本実施形態２のソースドライバ回路において、上記実施形態１の表示信号出力回路（電圧出力回路）としてのＤ／Ａコンバータ２３４の代りに、ソース配線Ｓｊに本実施形態２の表示信号出力回路（電流入出力回路）としてのＤ／Ａコンバータ２３４Ａを接続したことである。

図６は、本発明の実施形態２に係る表示装置における要部構成例を示すブロック図である。

図６において、本実施形態２の表示装置１０Ａは、コントロール回路１と、このコントロール回路１からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル２Ａとを備えている。

コントロール回路１は、制御信号として、ゲートスタートパルスＹＩ、ゲートパルスＧＰ、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル２Ａは、表示部２１Ａと、ゲートドライバ回路２２Ａと、ソースドライバ回路２３Ａとを有している。以上のコントロール回路１、ゲートドライバ回路２２Ａおよびソースドライバ回路２３Ａにより、後述する本実施形態２の表示駆動手段が構成されている。

表示部２１Ａは、相互に交差（または直交）する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（以下、総称するときには参照符号Ｇｉで示す）および複数のソース配線Ｓ１，Ｓ２，…，Ｓｍ（以下、総称するときには参照符号Ｓｊで示す）によってマトリクス状に区画された各領域に、図７に示すような画素部Ａ１１，Ａ１２，…，Ａ１ｍ，…，Ａｎ１，…，Ａｎｍ（以下、総称するときには参照符号Ａｉｊで示す）が配置されている。なお、図６には示していないが、図７に示すように、ゲート配線Ｇｉと平行に制御配線Ｗ１，Ｗ２，…，Ｗｎ（以下、総称するときには参照符号Ｗｉで示す）が配置されている。

ゲートドライバ回路２２Ａは、シフトレジスタからなっており、ゲートスタートパルスＹＩがゲートパルスＧＰによりシフトされて、各ゲート配線Ｇ１〜Ｇｎおよび各制御配線Ｗ１〜Ｗｎに選択信号が供給され、各ゲート配線Ｇ１〜Ｇｎおよび各制御配線Ｗ１〜Ｗｎが順次選択される。

ソースドライバ回路２３Ａは、ｍビットのシフトレジスタ２３１と、レジスタ手段としてのｍ×４ビットのレジスタ２３２と、ｍ×４ビットのラッチ回路２３３と、表示信号出力手段（電流入出力回路）としてのＤ／Ａコンバータ２３４Ａとを有し、各ソース配線Ｓｉにそれぞれ電流を表示信号として供給する。

シフトレジスタ２３１では、外部から同期信号として入力されるスタートパルスＳＰがクロックｃｌｋに合わせて内部でシフトされる。

レジスタ２３２では、シフトレジスタ２３１からスタートパルスＳＰのシフトタイミングで出力されるスタートパルスＳＰに対応した信号に合わせて、入力された４ビットのデジタル映像信号Ｄａが、データとしてレジスタ２３２の対応する位置に取り込まれる。このデータは、各画素部Ａｉｊへの表示信号に対応している。

ラッチ回路２３３では、レジスタ２３２に取り込まれた４ビットのデジタル映像信号Ｄａのデータが、ラッチパルスＬＰに同期して取り込まれて、電流入出力回路２３４に出力される。

各Ｄ／Ａコンバータ２３４Ａは、各データ信号線Ｓ１〜Ｓｍにそれぞれ設けられ、ラッチ回路２３３からのデータに対応した電流が表示信号として各ソース配線Ｓ１〜Ｓｍにそれぞれ出力されて、ゲートドライバ回路２２Ａで選択されている画素部Ａｉｊに供給される。ここでは、表示信号はソース配線Ｓｉを通して各画素部Ａｉｊから各Ｄ／Ａコンバータ２３４Ａに電流として供給される。

ここで、上記表示部２１Ａの具体的回路構成例について説明する。

表示部２１Ａは、相互に交差する複数のゲート配線Ｇｉおよび複数のソース配線Ｓｊによってマトリクス状に区画された各領域に、図７に示すような画素部Ａｉｊがそれぞれ配置されている。

図７は、図６の各画素Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素部Ａｉｊの画素回路構成例を示す等価回路図である。なお、階調が電流駆動レベルで表される。このため、前述したように、ソースドライバ回路２２Ａには、その電圧駆動レベルを後述するように表示データに応じて変化させて出力する電流入出力回路としてＤ／Ａコンバータ２３４Ａが画素部Ａｉｊ毎に設けられている。

図７に示すように、画素部Ａｉｊの画素回路は、ソース配線Ｓｊ、ゲート配線Ｇｉ、電源配線Ｖｐおよび制御配線Ｗｉで囲まれた領域に、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２と、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ３と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４と、第１コンデンサであるコンデンサＣ１とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と電流発光素子としての有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子と電源配線Ｖｐとの間には、第１アクティブ素子のゲート電位保持手段であるコンデンサＣ１が配置されている。さらに、駆動用ＴＦＴ：Ｑ１のゲート端子とソース配線Ｓｊとの間には第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）と有機ＥＬ素子ＥＬ１との間には第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４が配置されている。さらに、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４との接続点と、ソース配線Ｓｊとの間には、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ３が配置されている。

スイッチ用ＴＦＴ：Ｑ２のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ４およびＱ３のゲート端子には制御配線Ｗｉが接続されている。なお、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２およびＱ３はｎ型ＴＦＴである。

ソース配線ＳｊにはＤ／Ａコンバータ２３４Ａが接続され、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２が導通状態のときに、ソース配線Ｓｊを通して第１アクティブ素子である駆動用ＴＦＴ：Ｑ１からＤ／Ａコンバータ２３４Ａに所望の電流が表示信号として供給されることによって、駆動用ＴＦＴ：Ｑ１のゲート端子電圧が設定される。

図８は、図７の画素部Ａｉｊに対応するゲート配線Ｇｉ、制御配線Ｗｉおよびソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図８に示すように、画素部Ａｉｊにおいて、まず、時間０では、制御配線ＷｉがＧＨ（ハイレベル）とされて、スイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態とされ、スイッチ用ＴＦＴ：Ｑ３がＯＮ状態とされる。また、ソース配線Ｓｊからは、Ｄ／Ａコンバータ２３４Ａに向けて画素部Ａｉｊに対応した電流Ｉ０が流れる。

次に、時間ｔ１では、ゲート配線ＧｉがＧＨ（ハイレベル）とされて、スイッチ用ＴＦＴ：Ｑ２がＯＮ状態とされ、駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子とが短絡されて、駆動用ＴＦＴ：Ｑ１からスイッチ用ＴＦＴ：Ｑ３およびソース配線Ｓｊへ向けて電流Ｉ１が流れる。ここで、電流Ｉ０＞Ｉ１であれば、ソース配線Ｓｊの電位が低下して電流Ｉ１が上昇し、その結果、Ｉ０＝Ｉ１となる。また、電流Ｉ０＜Ｉ１であれば、ソース配線Ｓｊの電位が上昇して電流Ｉ１が低下し、その結果、Ｉ０＝Ｉ１となる。

その後、時間３ｔ１では、ゲート配線ＧｉがＧＬ（ローレベル）とされて、スイッチ用ＴＦＴ：Ｑ２がＯＦＦ状態とされ、駆動用ＴＦＴ：Ｑ１のゲート端子電位がコンデンサＣ１に保持される。

時間４ｔ１では、制御配線ＷｉがＧＬとされて、ソース配線Ｓｊから４ｂｉｔのＤ／Ａコンバータ２３４Ａに向けて次の画素部Ａｉ＋１ｊに対応した電流が流れる。

本実施形態２において、Ｄ／Ａコンバータ２３４Ａは４ｂｉｔ構成であるため、出力可能な電流レベルは０〜１５階調に対応した１６レベルである。

本発明では、１フレーム期間がＢ個（Ｂは２以上の整数）のサブフレーム期間に分割される。本実施形態２では、図９のタイミングチャートに示すように、１フレーム期間が４つ（Ｂ＝４）の各サブフレーム期間に分割されている。

ここで、本実施形態２では、１フレーム期間を構成する少なくとも２つのサブフレーム期間の長さが互いに異なって設定され、図９では、第１〜第４サブフレーム期間の長さの比を、１：３：６：６としている。

図１０は、本実施形態２の表示装置における各サブフレーム期間の階調表示例を示す図である。この例では、Ａ＝４０、Ｂ＝４でかつ第１〜第４サブフレーム期間の長さの比を、１：３：６：６としている。

図１０に示すように、階調レベル０〜１２を表示させるときには、第１サブフレーム期間を用いて０階調〜１２階調を各画素部で表示させ、第１サブフレーム期間以外の第２〜第４サブフレーム期間は各画素部（有機ＥＬ素子）を点灯させない。

階調レベル１３〜２４を表示させるときには、第１サブフレーム期間および第２サブフレーム期間を用いて１３階調〜２４階調を各画素部で表示させ、第１サブフレーム期間および第２サブフレーム期間以外の第３〜第４サブフレーム期間では各画素部を点灯させない。例えば１７階調では、第１サブフレーム期間が１１階調で、第２サブフレーム期間が２×３階調で合計１７階調である。

さらに、階調レベル２５〜３９を表示させるときには、第１〜第３サブフレーム期間を用いて２５階調〜３９階調を各画素部で表示させ、それ以外の第４サブフレーム期間では各画素部を点灯させない。例えば３９階調では、第１サブフレーム期間が３階調で、第２サブフレーム期間が４×３階調で、第３サブフレーム期間が４×６階調で合計３９階調である。

さらに、階調レベル４０〜６３を表示させるときには、第１〜第４サブフレーム期間を用いて４０階調〜６３階調を各画素部で表示させる。例えば６３階調では、第１サブフレーム期間が３階調で、第２サブフレーム期間が４×３階調で、第３サブフレーム期間が４×６階調で、第４サブフレーム期間が４×６階調で合計６３階調である。

即ち、本実施形態２の表示駆動手段は、１フレーム期間をＢ（Ｂは４）個のサブフレーム期間に分割し、Ａ（Ａは４０）階調レベル以上の階調表示を行う場合にのみ、第１サブフレーム期間〜第３サブフレーム期間に第４サブフレーム期間を加えて全サブフレーム期間で表示部２１の各画素部を平均輝度的に表示駆動している。

このように、Ａ（Ａは４０）階調未満の低階調レベルではより短いサブフレーム期間により比較的高輝度発光を行い、Ａ（Ａは４０）階調以上の高階調レベルでは全サブフレーム期間を用いかつより長いサブフレーム期間により各サブフレーム期間では平均輝度的に低輝度発光を行っている。

以上のように本実施形態２によれば、１フレーム期間を４つのサブフレーム期間に分割し、少なくとも２つのサブフレーム期間の長さを異ならせることによって、各サブフレーム期間で表示される最大階調レベルを１２としても、６４階調表示が可能となり、図４に示すように４つのサブフレーム期間の長さを等しくした場合に比べて、より多くの階調表示が可能となる。

さらに、階調レベル０〜１２のときには１／４フレーム期間しか各画素部が点灯されておらず、階調レベル１３〜３９のときには第４サブフレーム期間で各画素部が点灯されていない。したがって、その点灯していない期間分だけ、画像の被りが抑えられるので、動画質改善効果が得られる。

ここで、本実施形態２の図１０のように発光（階調遷移）させた場合の輝度半減寿命（４分割）を求める。本実施形態２では、各サブフレーム期間の長さが異なるため、
Ｔ５０＝１／（（Ｌ１^２＋３×Ｌ２^２＋６×Ｌ３^２＋６×Ｌ４^２）／１６）
となる。

これを、「分割なし」の寿命
Ｔ５０＝１／（Ｌ）^２
と比較すると、図１１に示すようになる。図１１において、横軸は階調、縦軸は寿命を示している。また、実線は「４分割」、点線は「分割なし」の場合を表している。

図１１から分かるように、階調レベル１０〜４８では、「４分割」の場合の寿命が１．６４〜２．１７の間に入っている。一般に、映像信号の平均輝度は最大輝度の概ね３０％程度とされる。上記階調レベル１０〜４８は、最大輝度の概ね１６％〜７６％程度の階調レベルとなるため、多くの映像信号において、見かけの輝度半減寿命Ｔ５０が概ね等しくなる。この結果、輝度半減寿命まで達しても焼き付けが目立ち難いディスプレイが得られる。

なお、上記実施形態２では、電流制御の画素回路構成に対して各サブフレーム期間の長さを変化させたが、上記実施形態１の場合と同様の電圧制御の画素回路構成に対してサブフレーム期間の長さを変化させることによっても、同様の効果を得ることができる。

また、本実施形態２では、１フレーム期間を構成する各サブフレーム期間の長さが互いに異なって設定され、第１のサブフレーム期間〜第４のサブフレーム期間の期間の比率が１：３：６：６である場合について説明したが、これに限らず、第１のサブフレーム期間〜第Ｂのサブフレーム期間の一部または全部のうち時間的に後のサブフレーム期間ほど期間が長く設定されていればよい。また、本実施形態２では、Ａ階調未満の低階調レベルでは特定のサブフレーム期間に高輝度表示を行い、Ａ階調以上の高階調レベルでは全サブフレーム期間にそれぞれ低輝度表示を行う場合について説明したが、これに限らず、Ａ階調未満の低階調レベルでは特定の複数のサブフレーム期間に高輝度表示を行い、Ａ階調以上の高階調レベルでは全サブフレーム期間にそれぞれ低輝度表示を行ってもよい。さらに、階調表示する各サブフレーム期間の間で平均階調または該平均階調の前後の階調により表示駆動するようにしてもよい。さらに、平均階調表示による表示駆動は、Ａ階調レベル以上の階調表示の場合に行うようにしてもよい。
（実施形態３）
本実施形態３では、電流制御型の画素回路で各サブフレーム期間の長さが同一の場合であって、この場合の表示駆動手段として、１フレーム期間をＢ（Ｂは４）個のサブフレーム期間に分割し、Ａ（Ａは４６）階調レベル以上の階調表示を行う場合にのみ、第１サブフレーム期間〜第３サブフレーム期間に第４サブフレーム期間を加えて全サブフレーム期間で各画素部を表示駆動させる場合について説明する。

図１２は、本発明の実施形態３に係る表示装置における要部構成例を示すブロック図である。

図１２において、本実施形態３の表示装置１０Ｂは、コントロール回路１と、このコントロール回路１からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル２Ｂとを備えている。

コントロール回路１は、制御信号として、ゲートスタートパルスＹＩ、ゲートパルスＧＰ、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル２Ｂは、表示部２１Ａと、ゲートドライバ回路２２Ｂと、ソースドライバ回路２３Ｂと、基準電流源２４とを有している。以上のコントロール回路１、ゲートドライバ回路２２Ｂ、ソースドライバ回路２３Ｂおよび基準電流源２４により、後述する本実施形態３の表示駆動手段が構成されている。

表示部２１Ａは、相互に交差（または直交）する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（以下、総称するときには参照符号Ｇｉで示す）および複数のソース配線Ｓ１，Ｓ２，…，Ｓｍ（以下、総称するときには参照符号Ｓｊで示す）によってマトリクス状に区画された各領域に、図１３に示すような画素部Ａ１１，Ａ１２，…，Ａ１ｍ，…，Ａｎ１，…，Ａｎｍ（以下、総称するときには参照符号Ａｉｊで示す）が配置されている。なお、図１２には示していないが、図１３に示すように、ゲート配線Ｇｉと平行に制御配線Ｗ１，Ｗ２，…，Ｗｎ（以下、総称するときには参照符号Ｗｉで示す）が配置されている。

ゲートドライバ回路２２Ｂは、シフトレジスタからなっており、ゲートスタートパルスＹＩがゲートパルスＧＰによりシフトされて、各ゲート配線Ｇ１〜Ｇｎおよび各制御配線Ｗ１〜Ｗｎに選択信号が供給され、各ゲート配線Ｇ１〜Ｇｎおよび各制御配線Ｗ１〜Ｗｎが順次選択される。

ソースドライバ回路２３Ｂは、ｍビットのシフトレジスタ２３１と、レジスタ手段としてのｍ×４ビットのレジスタ２３２と、ｍ×４ビットのラッチ回路２３３と、表示信号出力手段としての電流入出力回路２３４Ｂとを有し、各ソース配線Ｓｊにそれぞれ電流を表示信号として供給する。

シフトレジスタ２３１では、外部から同期信号として入力されるスタートパルスＳＰがクロックｃｌｋに合わせて内部でシフトされる。

レジスタ２３２では、シフトレジスタ２３１からスタートパルスＳＰのシフトタイミングで出力されるスタートパルスＳＰに対応した信号に合わせて、入力された４ビットのデジタル映像信号Ｄａが、データとしてレジスタ２３２の対応する位置に取り込まれる。このデータは、各画素部Ａｉｊへの表示信号に対応している。

ラッチ回路２３３では、レジスタ２３２に取り込まれた４ビットのデジタル映像信号Ｄａのデータが、ラッチパルスＬＰに同期して取り込まれて、電流入出力回路２３４Ｂに出力される。

各電流入出力回路２３４Ｂは、各データ信号線Ｓ１〜Ｓｍにそれぞれ設けられ、ラッチ回路２３３からのデータに対応した電流が表示信号として各ソース配線Ｓ１〜Ｓｍにそれぞれ出力されて、ゲートドライバ回路２２Ａで選択されている画素部Ａｉｊに供給される。ここでは、表示信号はソース配線Ｓｊを通して各画素部Ａｉｊから各電流入出力回路２３４に電流として供給される。

電流入出力回路２３４Ｂは、図１４に示すような４つのカレントコピア回路２３４ａから構成されている。

図１４において、各カレントコピア回路２３４ａは、アクティブ素子Ｑｅと、スイッチング素子Ｑｆ〜Ｑｈと、コンデンサＣｂとを有している。

各カレントコピア回路２３４ａでは、基準電流源２４から入力された基準電流Ｉｋ（ｋ＝０〜３）が、メモライジング信号ＭＳｊに応答してそれぞれコピーされて、選択データＤｋ（ｋ＝０〜３）の出力タイミングに応じてソース配線Ｓｊへ出力される。ここでは、詳細に後述するが、１フレーム期間が４つのサブフレーム期間に分割されており、サブフレーム期間に２^４＝１６階調の表示を行うことができる。

各カレントコピア回路２３４ａにおいては、基準電流源２４からの基準電流Ｉｋラインにｎ型ＴＦＴからなるスイッチ素子Ｑｇのドレイン端子が接続されており、このスイッチ素子Ｑｇのソース端子はｎ型ＴＦＴからなるアクティブ素子Ｑｅを介してＧＮＤへ接続されている。

また、アクティブ素子Ｑｅのゲート・ソース間にはコンデンサＣｂが接続されており、ゲート・ドレイン間にはｎ型ＴＦＴからなるスイッチング素子Ｑｆが接続されている。

さらに、スイッチング素子ＱｆおよびＱｇのゲート端子にはメモライジング信号ＭＳｊが与えられる。

一方、ソース配線Ｓｊには、ｎ型ＴＦＴからなるスイッチ素子Ｑｈのドレイン端子が接続されており、このスイッチ素子Ｑｈのソース端子はアクティブ素子Ｑｅを介してＧＮＤへ接続され、スイッチ素子Ｑｈのゲート端子には選択データＤｋが与えられる。

したがって、各カレントコピア回路２３４ａでは、選択データＤｋがローレベルとされてスイッチ素子Ｑｈがオフ状態とされ、メモライジング信号ＭＳｊがハイレベルとされてスイッチ素子ＱｇおよびＱｆがオン状態とされる。これによって、上記基準電流Ｉｋがアクティブ素子Ｑｅに与えられ、その電流値に対応した電圧がコンデンサＣｂの端子間、即ち、アクティブ素子Ｑｅのゲート・ソース間に発生して保持される。

この状態で、メモライジング信号ＭＳｊがローレベルとされてスイッチ素子ＱｇおよびＱｆがオフ状態とされ、選択データＤｋがハイレベルとされてスイッチ素子Ｑｈがオン状態とされる。これによって、コンデンサＣｂの端子間、即ち、アクティブ素子Ｑｅのゲート・ソース間電圧に応じた電流（基準電流Ｉｋと等しい電流）が、ソース配線Ｓｊからスイッチ素子Ｑｈおよびアクティブ素子Ｑｅを介して接地側に流れる。

図１３は、図１２の各画素部Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに正の整数）の画素部Ａｉｊの回路構成例を示す等価回路図である。なお、この画素部Ａｉｊの画素回路は、階調が電流駆動レベルで表されている。このため、図１２に示すソースドライバ回路２３Ｂには、その電流駆動レベルを後述するように変化させる電流入出力回路２３４Ｂが各ソース配線Ｓｉ毎に設けられている。

図１３に示すように、各画素部Ａｉｊはそれぞれ、ソース配線Ｓｊ、ゲート配線Ｇｉ、電源配線Ｖｐおよび制御配線Ｗｉで囲まれた領域に、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２と、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ３と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４と、第１コンデンサであるコンデンサＣ１とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と電流発光素子としての有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子と電源配線Ｖｐとの間には、第１アクティブ素子のゲート電位保持手段であるコンデンサＣ１が配置されている。さらに、駆動用ＴＦＴ：Ｑ１のゲート端子とソース配線Ｓｊとの間には第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）と有機ＥＬ素子ＥＬ１との間には第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４が配置されている。さらに、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４との接続点と、ソース配線Ｓｊとの間には、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ３が配置されている。

スイッチ用ＴＦＴ：Ｑ２のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ４およびＱ３のゲート端子には制御配線Ｗｉが接続されている。なお、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２およびＱ３はｎ型ＴＦＴである。

ソース配線Ｓｊには電流入出力回路２３４Ｂが接続され、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２が導通状態のときに、ソース配線Ｓｊを通して第１アクティブ素子である駆動用ＴＦＴ：Ｑ１から電流入出力回路２３４Ｂに所望の電流が表示信号として供給されることによって、駆動用ＴＦＴ：Ｑ１のゲート端子電圧が設定される。

図１５は、図１３の画素部Ａｉｊに対応するゲート配線Ｇｉ、制御配線Ｗｉおよびソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図１５に示すように、画素部Ａｉｊにおいて、まず、時間０では、制御配線ＷｉがＧＨ（ハイレベル）とされて、スイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態とされ、スイッチ用ＴＦＴ：Ｑ３がＯＮ状態とされる。また、ソース配線Ｓｊからは、電流入出力回路２３４Ｂに向けて画素部Ａｉｊに対応した電流Ｉ０が流れる。

次に、時間ｔ１では、スイッチ用ＴＦＴ：Ｑ２がＯＮ状態とされ、駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子とが短絡されて、駆動用ＴＦＴ：Ｑ１からスイッチ用ＴＦＴ：Ｑ３およびソース配線Ｓｊへ向けて電流Ｉ１が流れる。ここで、電流Ｉ０＞Ｉ１であれば、ソース配線Ｓｊの電位が低下して電流Ｉ１が上昇し、その結果、Ｉ０＝Ｉ１となる。また、電流Ｉ０＜Ｉ１であれば、ソース配線Ｓｊの電位が上昇して電流Ｉ１が低下し、その結果、Ｉ０＝Ｉ１となる。

その後、時間３ｔ１では、ゲート配線ＧｉがＧＬ（ローレベル）とされて、スイッチ用ＴＦＴ：Ｑ２がＯＦＦ状態とされ、駆動用ＴＦＴ：Ｑ１のゲート端子電位がコンデンサＣ１に保持される。

時間４ｔ１では、制御配線ＷｉがＧＬとされて、ソース配線Ｓｊから電流入出力回路２３４に向けて次の画素部Ａｉ＋１ｊに対応した電流が流れる。

本実施形態１において、電流入出力回路２３４に対して入出力可能な電流レベルは、０〜１５（Ｍ＝６、Ｃ＝１６）階調に対応した１６レベルである。図５のタイミングチャートに示すように、１フレーム期間が４（Ｎ＝２、Ｂ＝４）つのサブフレーム期間に分割され、各サブフレーム期間で１６階調表示が行われる。

図１６に示すタイミングチャートでは、１フレーム期間の４つのサブフレーム期間が、第３サブフレーム期間、第１サブフレーム期間、第２サブフレーム期間、第４サブフレーム期間の順に配置されている。この理由は、特定のサブフレーム期間（例えば第１サブフレーム期間）で階調表示が行われた後、順次周辺のサブフレーム期間（第２サブフレーム期間、第３サブフレーム期間、さらに第４サブフレーム期間）で階調表示が行われるため、高輝度レベルのサブフレーム期間が連続し、かつ輝度重心が変化しないようにするためである。

図１７は、図１２の表示装置における各サブフレーム期間の階調表示例を示す図である。

図１７に示すように、階調レベル０〜１５（Ａ−１：Ａ＝１６）を表示させるときには、第１サブフレーム期間を用いて０階調〜１５階調を表示させ、第２〜第４サブフレーム期間には各画素部を点灯させない。

階調レベル１６〜３０（２Ｃ−２：Ｃ＝１６）を表示させるときには、第１サブフレーム期間に画素を階調レベル１５で点灯させ、第２サブフレーム期間を用いて１６階調〜３０階調を表示させ、第３および第４サブフレーム期間には各画素部を点灯させない。

階調レベル３１〜４５（３Ｃ−３：Ｃ＝１６）を表示させるときには、第１および第２サブフレーム期間に画素部を階調レベル１５で点灯させ、第３サブフレーム期間を用いて３１階調〜４５階調を表示させ、第４サブフレーム期間には各画素部を点灯させない。

階調レベル４６〜６０（４Ｃ−４：Ｃ＝１６）を表示させるときには、第１〜第３サブフレーム期間を階調レベル１５で点灯させ、第４サブフレーム期間を用いて４６階調〜６０階調を表示させる。なお、階調レベル６０〜６３は同じである。

以上のように、本実施形態３によれば、上記実施形態２のように、自発光ディスプレイにおいて、動画質改善を行う場合でも、輝度半減寿命の減少を緩和できる。

また、階調レベル０〜１５のときに、１／４フレーム期間しか各画素部が点灯されていない。また、階調レベル１６〜３０のときは、１／２フレーム期間しか各画素部が点灯されていない。さらに、階調レベル３１〜４５のときには、３／４フレーム期間しか各画素部が点灯されていない。したがって、図２１に示すように、その点灯していない期間分だけ、画像の被りが抑えられるので、動画質改善効果が得られる。

さらに、電流入出力回路２３４を構成するＴＦＴが４×４＝１６個で済むため、その分、ソースドライバ回路２の回路規模を小さくすることができる。このため、表示装置の製造歩留まり向上と、１枚ガラス当たりの表示パネル取れ数向上を図り、コストダウン効果が得られる。
（実施形態４）
本実施形態４では、電圧制御型の画素回路であって、この場合の表示駆動手段は、１フレーム期間をＢ（Ｂは９）個のサブフレーム期間に分割し、Ａ（Ａは５７）階調レベル以上の階調表示を行う場合にのみ、第１サブフレーム期間〜第８サブフレーム期間に第９サブフレーム期間を加えて全サブフレーム期間で各画素部を表示駆動させる場合について説明する。

図１８は、本発明の実施形態４に係る表示装置における要部構成例を示すブロック図である。

図１８において、本実施形態２の表示装置１０Ｃは、コントロール回路１と、このコントロール回路１からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル２Ｃとを備えている。

コントロール回路１は、制御信号として、ゲートスタートパルスＹＩ、ゲートパルスＧＰ、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル２Ｃは、表示部２１Ｃと、ゲートドライバ回路２２Ｃと、ソースドライバ回路２３Ｃとを有している。以上のコントロール回路１、ゲートドライバ回路２２Ｃおよびソースドライバ回路２３Ｃにより、後述する本実施形態２の表示駆動手段が構成されている。

表示部２１Ｃは、相互に交差（直交）する複数のゲート配線Ｇｉおよび複数のソース配線Ｓｊによってマトリクス状に区画された各領域にそれぞれ、図１９に示すような画素部Ａｉｊが配置されている。なお、図１８には示していないが、図１９に示すように、ゲート配線Ｇｉと平行に制御配線Ｗｉ、制御配線Ｒ１，Ｒ２，…，Ｒｎ（以下、総称するときには参照符号Ｒｉで示す）および電位配線Ｕ１，Ｕ２，…，Ｕｎ（以下、総称するときには参照符号Ｕｉで示す）が配置されている。

ゲートドライバ回路２２Ｃは、シフトレジスタからなり、ゲートスタートパルスＹＩがゲートパルスＧＰによりシフトされて、各ゲート配線Ｇ１〜Ｇｎ、制御配線Ｗ１〜ＷｎおよびＲ１〜Ｒｎ、電位配線Ｕ１〜Ｕｎに選択信号を供給して、各ゲート配線Ｇ１〜Ｇｎ、制御配線Ｗ１〜ＷｎおよびＲ１〜Ｒｎ、電位配線Ｕ１〜Ｕｎが順次選択される。

図１９に示すゲート配線Ｇｉ、制御配線ＷｉおよびＲｉ、電位配線Ｕｉにはゲートドライバ回路３から電圧が供給され、各ソース配線Ｓｊにはソースドライバ回路２３Ｃから電圧が供給されている。

ソースドライバ回路２３Ｃは、ｍビットのシフトレジスタ２３１と、レジスタ手段としてのｍ×３ビットのレジスタ２３２Ａと、ｍ×３ビットのラッチ回路２３３Ａと、表示信号出力回路としての電圧出力回路２３４Ｃとを有している。

シフトレジスタ２３１では、外部から同期信号として入力されるスタートパルスＳＰがクロックｃｌｋに合わせて内部でシフトされて順次出力される。

ｍ×３ビットのレジスタ２３２Ａでは、シフトレジスタ２３１からのスタートパルスＳＰの転送タイミングで出力されるスタートパルスＳＰに対応した信号に合わせて、入力された３ビットのデジタル映像信号Ｄａが、レジスタ２３２Ａの対応する位置に取り込まれる。このとき、３ビットのデジタル映像信号Ｄａは、各画素部Ａｉｊのデータに対応している。

ｍ×３ビットのラッチ回路２３３Ａでは、レジスタ２３２Ａに取り込まれた３ビットのデジタル映像信号Ｄａが、ラッチパルスＬＰに同期して取り込まれ、電圧出力回路２３４に出力される。

電圧出力回路２３４Ｃは、各データ信号線Ｓ１〜Ｓｍにそれぞれ設けられ、図示しない８本の電圧配線から入力された電圧から、３ビットのデータに対応した電圧が選択されて各ソース配線Ｓ１〜Ｓｍに出力され、ゲートドライバ回路２２Ｃによって選択されている画素部Ａｉｊに供給される。

図１９は、図１８の表示部２１Ｃにおける画素部Ａｉｊの回路構成例を示す等価回路図である。

図１９に示すように、各画素部Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素部Ａｉｊの画素回路は、階調が電圧駆動レベルで表される。このため、ソースドライバ回路２３Ｃには、その電圧駆動レベルを後述するように変化させる電圧出力回路２３４Ｃが設けられている。

各画素部Ａｉｊはそれぞれ、ソース配線Ｓｊ、ゲート配線Ｇｉ、電源配線Ｖｐ、制御配線ＷｉおよびＵｉ、電位配線Ｒｉで囲まれた領域にそれぞれ、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ７と、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ５と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４と、第５アクティブ素子であるスイッチ用ＴＦＴ：Ｑ６と、第１コンデンサであるコンデンサＣ２と、第２コンデンサであるコンデンサＣ３とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と電流発光素子である有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子と電位配線Ｕｉとの間には、第１コンデンサであるコンデンサＣ２が配置されている。さらに、駆動用ＴＦＴ：Ｑ１のゲート端子と電流入出力端子（ドレイン端子）との間には、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ５が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）と有機ＥＬ素子ＥＬ１との間には、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）とスイッチ用ＴＦＴ：Ｑ４との接続点と、ソース配線Ｓｊとの間には、第２コンデンサであるコンデンサＣ３と第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ７とが直列に配置されている。さらに、コンデンサＣ３とスイッチ用ＴＦＴ：Ｑ７との接続点と、電位配線Ｕｉとの間には、スイッチ用ＴＦＴ：Ｑ６が配置されている。

スイッチ用ＴＦＴ：Ｑ６およびＱ７のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ４のゲート端子には制御配線Ｒｉが接続され、スイッチ用ＴＦＴ：Ｑ５のゲート端子には制御配線Ｗｉが接続されている。なお、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４およびＱ６はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ５およびＱ７はｎ型ＴＦＴである。

ソース配線Ｓｊには電圧出力回路２３４Ｃが接続され、第２アクティブ素子であるスイッチ用ＴＦＴＱ７が導通状態のときに、電圧出力回路２３４Ｃからソース配線Ｓｊへ所望の電圧が印加されることによって、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１のゲート端子電圧が設定される。

図２０は、図１９の画素Ａｉｊに対応する電位配線Ｕｉ、制御配線ＷｉおよびＲｉ、ゲート配線Ｇｉ、ソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図２０に示すように、画素回路Ａｉｊにおいて、まず、時間０では、電位配線Ｕｉがハイレベル電圧Ｖａとされて、制御配線ＷｉがＧＨ（ハイレベル）とされ、スイッチ用ＴＦＴ：Ｑ５がＯＮ状態とされる。このとき、制御配線ＲｉはＧＬ（ローレベル）とされているので、スイッチ用ＴＦＴ：Ｑ４はＯＮ状態とされている。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子がＯＮ電位となり、駆動用ＴＦＴ：Ｑ１はＯＮ状態される。

次に、時間１ｔ１では、制御配線ＲｉがＧＨとされてスイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態とされる。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位が上昇してＶｐ＋Ｖｔｈとなる（閾値Ｖｔｈ＜０）。このとき、ゲート配線ＧｉはＧＬとされているので、スイッチ用ＴＦＴ：Ｑ６がＯＮ状態とされ、コンデンサＣ３の他方端子に電位配線Ｕｉからの電圧Ｖａが印加される。

時間８ｔ１では、ソース配線Ｓｊに電圧出力回路２３４Ｃから画素部Ａｉｊに対応する電圧Ｖｄａが印加される。

時間９ｔ１では、ゲート配線ＧｉがＧＨとされて、スイッチ用ＴＦＴ：Ｑ６がＯＦＦ状態とされ、スイッチ用ＴＦＴ：Ｑ７がＯＮ状態とされる。この結果、コンデンサＣ３の他方端子に電位Ｖｄａが印加され、駆動用ＴＦＴ：Ｑ１のゲート端子電位が変化する。この変化量をＶγとすると、駆動用ＴＦＴ：Ｑ１のゲート端子電位はＶｐ＋Ｖｔｈ＋Ｖγとなる。

次に、時間１１ｔ１では、制御信号ＷＩの電位がＧＬとされて、スイッチ用ＴＦＴ：Ｑ５がＯＦＦ状態とされ、コンデンサＣ２に電位配線Ｕｉの電位Ｖａと、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｐ＋Ｖｔｈ＋Ｖγの差とが保持される。

時間１２ｔ１では、ゲート配線Ｇｉと制御配線ＲｉとがＧＬとされて、電位配線Ｕｉの電位がローレベル電圧Ｖｂとされる。この結果、駆動用ＴＦＴ：Ｑ１のゲート端子電位はＶｐ＋Ｖｔｈ＋Ｖγ−Ｖａ＋Ｖｂとなる。ここで、Ｖγ−Ｖａ＋Ｖｂ＜０であれば、駆動用ＴＦＴ：Ｑ１はＯＮ状態とされる。駆動用ＴＦＴ：Ｑ１を流れる電流の値は、電位Ｖγにより制御することができる。

本実施形態４において、上記電位Ｖγを決定する電圧出力回路２３４Ｃから出力可能な電圧レベルは、０〜７階調に対応した８レベルである。図２１のタイミングチャートに示すように、１フレーム期間が９つのサブフレーム期間に分割され、各サブフレーム期間で８階調表示が行われる。

図２１に示すタイミングチャートでは、１フレーム期間が、第８サブフレーム期間、第６サブフレーム期間、第４サブフレーム期間、第２サブフレーム期間、第１サブフレーム期間、第３サブフレーム期間、第５サブフレーム期間、第７サブフレーム期間、第９サブフレーム期間の順に配置されている。この理由は、特定のサブフレーム期間（例えば第１サブフレーム期間）で階調表示が行われた後、順次周辺のサブフレーム期間（第２サブフレーム期間、第３サブフレーム期間、・・・、第９サブフレーム期間）で階調表示が行われるため、高輝度レベルのサブフレーム期間が連続しかつ輝度重心が移動しないようにするためである。

図２２は、図１８の表示装置における各サブフレーム期間の階調表示例を示す図である。

図２２に示すように、階調レベル０〜７（Ｃ−１：Ｃ＝８）を表示させるときには、第１サブフレーム期間を用いて０階調〜７階調を表示させ、第２〜第９サブフレーム期間には画素部を点灯させない。

また、階調レベル８〜１４（２Ｃ−２：Ｃ＝８）を表示させるときには、第１サブフレーム期間に各画素部を階調レベル７で点灯させて、第２サブフレーム期間を用いて８階調〜１４階調を表示させ、第３〜第９サブフレーム期間は各画素部を点灯させない。

さらに、階調レベル１５〜２１（３Ｃ−３：Ｃ＝８）を表示させるときには、第１〜第２サブフレーム期間に各画素部を階調レベル７で点灯させて、第３サブフレーム期間を用いて１５階調〜２１階調を表示させ、第４〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル２２〜２８（４Ｃ−４：Ｃ＝８）を表示させるときには、第１〜第３サブフレーム期間に各画素部を階調レベル７で点灯させて、第４サブフレーム期間を用いて２２階調〜２８階調を表示させ、第５〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル２９〜３５（５Ｃ−５：Ｃ＝８）を表示させるときには、第１〜第４サブフレーム期間に各画素部を階調レベル７で点灯させて、第５サブフレーム期間を用いて２９階調〜３５階調を表示させ、第６〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル３６〜４２（６Ｃ−６：Ｃ＝８）を表示させるときには、第１〜第５サブフレーム期間に各画素部を階調レベル７で点灯させて、第６サブフレーム期間を用いて３６階調〜４２階調を表示させ、第７〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル４３〜４９（７Ｃ−７：Ｃ＝８）を表示させるときには、第１〜第６サブフレーム期間に各画素部を階調レベル７で点灯させて、第７サブフレーム期間を用いて４３階調〜４９階調を表示させ、第８および第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル５０〜５６（８Ｃ−８：Ｃ＝８）を表示させるときには、第１〜第７サブフレーム期間に各画素部を階調レベル７で点灯させて、第８サブフレーム期間を用いて５０階調〜５６階調を表示させ、第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル５７〜６３（９Ｃ−９：Ｃ＝８）を表示させるときには、第１〜第８サブフレーム期間に各画素部を階調レベル７で点灯させて、第９サブフレーム期間を用いて５７階調〜６３階調を表示させる。

以上のように、本実施形態４によれば、上記実施形態１のように、自発光ディスプレイにおいて、動画質改善を行う場合でも、輝度半減寿命の減少を緩和できる。

また、階調レベル０〜２８のときに、最高４／９フレーム期間しか各画素部が点灯していない。また、階調レベル２９〜５６のときにも、１／９フレーム期間以上、各画素部が点灯していない期間がある。したがって、動画質改善効果が得られる。

さらに、電圧出力回路２３４Ｃは、８電圧から１電圧を選択するアナログスイッチによって構成することができるため、その分、ソースドライバ回路１２の回路規模を小さくすることができる。このため、表示装置の製造歩留まり向上と、１枚ガラス当たりの表示パネル取れ数向上を図り、コストダウン効果が得られる。
（実施形態５）
本実施形態５では、上記実施形態４の場合と同様に、電圧制御型の画素回路であって、上記実施形態４の表示装置１０Ｃの表示部２１Ｃにおける図１９の画素回路構成の画素部Ａｉｊに代えて、図１８に示す表示装置１０Ｄの表示部２１Ｄにおける図２３の画素回路構成の画素部Ａｉｊを用いる場合について説明する。

図２３は、図１８の表示部２１Ｄにおける画素部Ａｉｊの回路構成例を示す等価回路図である。

図２３において、ゲート配線Ｇｉと平行に、制御配線Ｒｉ、制御配線Ｃ１，Ｃ２，…，Ｃｎ（以下、総称するときには参照符Ｃｉで示す）および電位配線Ｖｒが配置されている。画素回路Ａｉｊは、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ８と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ９と、第６アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１２と、第７アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１１と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１０と、第３コンデンサであるコンデンサＣ４と、第４コンデンサであるコンデンサＣ５とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍとの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ８と電流発光素子である有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ８のゲート端子と電位配線Ｖｒの間には第６アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１２が配置されている。さらに、駆動用ＴＦＴ：Ｑ８のゲート端子とスイッチ用ＴＦＴ：Ｑ１２の接続点と、ソース配線Ｓｊとの間には、第３コンデンサであるコンデンサＣ４と第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ９とが直列に配置されている。さらに、コンデンサＣ４とスイッチ用ＴＦＴ：Ｑ９との接続点と、駆動用ＴＦＴ：Ｑ８の電流入出力端子（ソース端子）との間には、第７アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１１が配置されている。さらに、コンデンサＣ４とスイッチ用ＴＦＴ：Ｑ９との接続点と、電源配線Ｖｐとの間には、第４コンデンサであるコンデンサＣ５が配置されている。さらに、駆動用ＴＦＴ：Ｑ１１の電流入出力端子（ソース端子）と電源配線Ｖｐとの間には第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１０が配置されている。

スイッチ用ＴＦＴ：Ｑ１１およびＱ１２のゲート端子には制御配線Ｃｉが接続され、スイッチ用ＴＦＴ：Ｑ９のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ１０のゲート端子には制御配線Ｒｉが接続されている。なお、駆動用ＴＦＴ：Ｑ８およびスイッチ用ＴＦＴ：Ｑ１０はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ９、Ｑ１１およびＱ１２はｎ型ＴＦＴである。

ソース配線Ｓｊには電圧出力回路２３４Ｃが接続され、第２アクティブ素子であるスイッチ用ＴＦＴＱ９が導通状態のときに、電圧出力回路２３４からソース配線Ｓｊへ所望の電圧が印加されることによって、第１アクティブ素子である駆動用ＴＦＴ：Ｑ８のゲート端子電圧が設定される。

図２４は、図２３の画素Ａｉｊに対応する制御配線ＣｉおよびＲｉ、ゲート配線Ｇｉ、ソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図２４に示すように、図２３の画素回路Ａｉｊにおいて、まず、時間０では、制御配線ＣｉがＧＨ（ハイレベル）とされ、スイッチ用ＴＦＴ：Ｑ１１およびＱ１２がＯＮ状態とされる。このとき、制御配線ＲｉはＧＬ（ローレベル）であるので、スイッチ用ＴＦＴ：Ｑ１０はＯＮ状態とされている。このことにより、コンデンサＣ４とスイッチ用ＴＦＴ：Ｑ９の接続点（コンデンサＣ４の他方端子）に電位Ｖｐが印加され、駆動用ＴＦＴ：Ｑ８のゲート端子に電位配線Ｖｒの電位Ｖｒが印加される。

次に、時間１ｔ１では、制御配線ＲｉがＧＨとされ、スイッチ用ＴＦＴ：Ｑ１０がＯＦＦ状態とされる。このことにより、駆動用ＴＦＴ：Ｑ８のソース端子電位が低下して、Ｖｒ−Ｖｔｈとなる（閾値Ｖｔｈ＜０）。

時間７ｔ１では、制御配線ＣｉがＧＬとされてスイッチ用ＴＦＴ：Ｑ１１およびＱ１２がＯＦＦ状態とされ、時間８ｔ１では、ゲート配線ＧｉがＧＨとされてスイッチ用ＴＦＴ：Ｑ９がＯＮ状態とされる。このことにより、コンデンサＣ４の他方端子にソース配線Ｓｊの電位Ｖｄａが与えられ、駆動用ＴＦＴ：Ｑ８のゲート端子の電位はＶｄａ＋Ｖｔｈとなる。

時間１１ｔ１では、ゲート配線Ｇｉの電位がＧＬとされてスイッチ用ＴＦＴ：Ｑ９がＯＦＦ状態とされ、駆動用ＴＦＴ：Ｑ８のゲート端子電位Ｖｄａ＋Ｖｔｈが保持される。

時間１２ｔ１では、制御配線Ｒｉの電位がＧＬとされ、駆動用ＴＦＴ：Ｑ８のソース端子に電源配線Ｖｐから電圧Ｖｐが印加される。この結果、駆動用ＴＦＴ：Ｑ８のゲート・ドレイン間電圧はＶｄａ＋Ｖｔｈ−Ｖｐとなる。ここで、Ｖｄａ−Ｖｐ＜０であれば、駆動用ＴＦＴ：Ｑ８はＯＮ状態とされる。駆動用ＴＦＴ：Ｑ８を流れる電流の値は、電位Ｖｄａにより制御することができる。

本実施形態５において、上記電位Ｖｄａを決定する電圧出力回路２３４Ａから出力可能な電圧レベルは、０〜７階調に対応した８レベルである。図１４のタイミングチャートに示すように、１フレーム期間が９つのサブフレーム期間に分割され、各サブフレーム期間で８階調表示が行われる。

本実形態のタイミングチャートは実施形態４の図２１のタイミングチャートで良いので、ここではその繊細な説明は省略する。

また各サブフレーム期間の階調表示例も実施形態４の図２２に示す階調表示例で良いので、ここではその繊細な説明は省略する。

以上により、上記実施形態１〜５によれば、有機ＥＬ素子を用いた表示装置において、有機ＥＬ素子をアクティブマトリックス駆動する場合、１フレーム期間をＢ個のサブフレーム期間に分けて、Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間に表示部を表示駆動させるため、低輝度階調では動画質改善を図ることができ、高輝度階調では、従来のホールド型表示と同様な寿命を得ることができて、動画質改善を行う場合でも、輝度半減寿命の減少を緩和することができる。

なお、画素回路構成についても、上記実施形態１〜５に示したものに限らず、相互に交差する複数のソース配線および複数のゲート配線とによってマトリクス状に区画された各領域に、少なくとも有機ＥＬ素子などの電流発光素子とＴＦＴ素子などの駆動用第１アクティブ素子およびスイッチ用第２アクティブ素子とを有する画素が配置されて、第１アクティブ素子のゲート端子とソース配線とが第２アクティブ素子を介して直接接続されているか、またはコンデンサや他のアクティブ素子を介して間接的に接続されて、第２アクティブ素子が導通状態のときに第１アクティブ素子のゲート端子電圧がソース配線電圧に対応した電圧に設定され、第２アクティブ素子が非導通状態のときに第１アクティブ素子から電流発光素子に対して第１アクティブ素子のゲート端子電圧に対応した電流が供給される表示装置であれば、いずれも本発明を適用可能である。

さらに、上記実施形態１〜５では、本発明の表示装置の表示駆動手段として、ハードウェア構成に適用した場合について説明したが、これに限らず、本発明の表示装置の表示駆動手段を、ソフトウェア構成に適用させることができる。例えば、本発明の表示駆動手段は、ＣＰＵ（中央演算処理装置）からなる制御手段と、上記実施形態１〜５の表示駆動方法をコンピュータにより実行させるための処理手順が記述された表示制御プログラムおよびそのデータが格納されている可読記録媒体としてのＲＯＭと、制御手段がワークメモリとして利用するＲＡＭとを有していてもよい。

可読記録媒体としては、各種ＩＣメモリ、ハードディスク（ＨＤ）、光ディスク（例えばＣＤ）および磁気記録媒体（例えばＦＤ）などの記憶装置であり、本発明の表示制御プログラムおよびそのデータがコンピュータ読み取り可能な記録媒体であって、この記録媒体から読み取られた表示制御プログラムおよびそのデータがＲＯＭからＲＡＭ内に格納されて制御手段によって実行される。

即ち、制御手段は、本発明の表示制御プログラムおよびそのデータに基づいて、
Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間を含む全サブフレーム期間に該表示部を表示駆動させる処理を実行する。

例えば、制御手段は、本発明の表示制御プログラムおよびそのデータに基づいて、
１フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、
表示部に０階調〜Ｃ−１階調を表示させるときに、前記第１サブフレーム期間は前記画素部に階調レベル０〜階調レベルＣ−１で点灯させ、該第１サブフレーム期間以外の第２サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（ｘ−１）Ｃ−（ｘ−２）階調〜ｘＣ−ｘ階調を表示させるときに、第１〜第ｘ−１サブフレーム期間は該画素部に階調レベルＣ−１で点灯させ、第ｘサブフレーム期間は該画素部に階調レベル０〜階調レベルＣ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（Ｂ−１）Ｃ−（Ｂ−２）階調〜ＢＣ−Ｂ階調を表示させるときに、第１〜第Ｂ−１サブフレーム期間は該画素部に階調レベルＣ−１で点灯させ、第Ｂサブフレーム期間は該画素部に階調レベル０〜階調レベルＣ−１で点灯させる各処理を順次実行する。

この場合に、第１のサブフレーム期間〜第Ｂのサブフレーム期間のうち特定のサブフレーム期間からその周辺のサブフレーム期間に順に階調表示させるように処理を実行する。また、Ｂ個の各サブフレーム期間の長さを同一かまたは互いに異なって設定する。さらに、 階調表示する各サブフレーム期間の間で平均階調または平均階調の前後程度の階調で表示を行う。

以上のように、本発明の好ましい実施形態１〜５を用いて本発明を例示してきたが、本発明は、この実施形態１〜５に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜５の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、有機ＥＬ素子やＦＥＤ素子などの電流発光素子を用いて、携帯電話装置やＰＤＡなどの電子携帯機器に搭載可能な表示装置およびその駆動方法、この表示装置を用いた電子情報機器、この表示装置の駆動方法をコンピュータに実行させるための表示制御プログラム、これを記録したコンピュータ読み出し可能な可読記録媒体の分野において、１フレーム期間をＢ個のサブフレーム期間に分割し、Ａ階調レベル以上の階調表示をする場合のみ、第Ｂサブフレーム期間に第１アクティブ素子から電気光学素子へ電流を供給することにより、低輝度領域で動画質を改善することができる。さらに、高階調レベルにおいて、輝度半減寿命Ｔ５０の低下を抑制することができる。なお、高階調レベルでも、第Ｂサブフレーム期間の発光が抑制されるため、動画質改善効果が得られる。

さらに、１フレーム期間を構成する少なくとも２つのサブフレーム期間の長さを互いに異ならせて設定することにより、各サブフレーム期間の長さが等しい場合と比べて、各サブフレーム期間当たりの階調レベル数が同じでも、より多くの階調レベルを表示することができる。

さらに、低階調レベルでは短いサブフレーム期間でより高輝度発光を行い、高階調レベルでは総てのサブフレームを用いて低輝度発光を行うことにより、ある範囲の階調レベルで見かけの輝度半減寿命Ｔ５０を概ね等しくし、焼き付けを目立たなくさせて、動画質を改善すると共に、表示装置の寿命を維持することができる。

本発明の実施形態１に係る表示装置における要部構成例を示すブロック図である。 図１の画素部の回路構成例を示す等価回路図である。 図１の表示装置の駆動方法を説明するためのタイミングチャートである。 図１の表示装置の駆動方法における各サブフレーム期間の表示階調を示す図である。 図１の表示装置を含む各寿命特性を示すグラフである。 本発明の実施形態２に係る表示装置における要部構成例を示すブロック図である。 図６の画素部の回路構成例を示す等価回路図である。 図７の画素回路の動作を説明するためのタイミングチャートである。 図６の表示装置の駆動方法を説明するためのタイミングチャートである。 図６の表示装置の駆動方法における各サブフレーム期間の表示階調を示す図である。 図６の表示装置の寿命特性を示すグラフである。 本発明の実施形態３に係る表示装置における要部構成例を示すブロック図である。 図１２の表示装置の画素回路の構成例を示す等価回路図である。 図１３の電流出力回路の構成例を示す回路図である。 図１３の画素回路の動作を説明するためのタイミングチャートである。 図１２の表示装置の駆動方法を説明するためのタイミングチャートである。 図１２の表示装置の駆動方法における各サブフレーム期間の表示階調を示す図である。 本発明の実施形態４および５に係る表示装置における要部構成例を示すブロック図である。 図１８の表示装置における画素回路の構成例を示す等価回路図である。 図１９の画素回路の動作を説明するためのタイミングチャートである。 本発明の実施形態４および５の表示装置の駆動方法を説明するためのタイミングチャートである。 本発明の実施形態４および５の表示装置の駆動方法における各サブフレーム期間の表示階調を示す図である。 本発明の実施形態５の表示装置における画素回路の構成例を示す等価回路図である。 図２３の表示装置の画素回路の動作を説明するためのタイミングチャートである。 （ａ）および（ｂ）は、従来のインパルス型表示装置およびホールド型表示装置の輝度特性を示すグラフである。 従来のインパルス型表示装置における課題を説明するための模式図である。 従来の有機ＥＬディスプレイにおける画素部の回路構成例を示す等価回路図である。 従来の有機ＥＬディスプレイにおける画素部の動作を説明するためのタイミングチャートである。 従来の発光期間を短くした有機ＥＬディスプレイの課題を説明するための輝度と寿命との関係を示すグラフである。

符号の説明

１ コントロール回路
２，２Ａ〜２Ｄ 表示パネル
２１，２１Ａ、２１Ｃ，２１Ｄ 表示部
２２，２２Ａ〜２２Ｄ ゲートドライバ回路
２３，２３Ａ〜２３Ｃ ソースドライバ回路
２３１ シフトレジスタ
２３２，２３２Ａ レジスタ
２３３，２３３Ａ ラッチ回路
２３４，２３４Ｃ Ｄ／Ａコンバータ（電圧出力回路）
２３４Ａ、２３４Ｂ Ｄ／Ａコンバータ（電流入出力回路）
２３４ａ カレントコピア回路
２４ 基準電流源
１０，１０Ａ，１０Ｃ，１０Ｄ 表示装置
ＥＬ，ＥＬ１ 有機ＥＬ素子
Ｔ１，Ｔ２，Ｔ３，Ｑ１，Ｑ４，Ｑ６，Ｑ８，Ｑ１０ ｐ型ＴＦＴ
Ｔ４，Ｔ５，Ｑ２、Ｑ３、Ｑｇ、Ｑｆ、Ｑｅ、Ｑｈ、Ｑ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１２ ｎ型ＴＦＴ
Ｃ_ＳＴ，Ｃ１〜Ｃ５、Ｃｂ コンデンサ
Ｓｊ ソース配線
Ｇｉ ゲート配線
Ｗｉ，Ｒｉ，Ｃｉ，ＭＳｊ 制御配線
ＶＤＤ，Ｖｐ 電源配線
Ｕｉ，Ｖｒ，Ｖ_ＳＵＳ 電位配線
Ａｉｊ 画素回路
ＧＲＤ，Ｖｃｏｍ 共通電極線

Claims (24)

1. 電流発光素子が複数配列された表示部と、表示信号に基づいて該表示部に画像を階調表示させる表示駆動手段とを有する表示装置において、
   該表示駆動手段は、
   １フレーム期間をＢ（Ｂは２以上の整数）のサブフレーム期間に分割し、
   Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間を加えて全サブフレーム期間で該表示部を表示駆動させる表示装置。
2. 前記表示駆動手段は、第１のサブフレーム期間〜第Ｂのサブフレーム期間のうち特定のサブフレーム期間からその周辺のサブフレーム期間に順に階調表示させる請求項１に記載の表示装置。
3. 前記表示駆動手段は、Ａ階調レベル以上の階調表示の場合に、階調表示する各サブフレーム期間の間で平均階調または該平均階調の前後の階調により表示駆動する請求項１に記載の表示装置。
4. 前記１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さが同一かまたは、互いに異なって設定されている請求項１に記載の表示装置。
5. 前記第１のサブフレーム期間〜第Ｂのサブフレーム期間の一部または全部のうち時間的に後のサブフレーム期間ほど期間が長く設定されている請求項２または４に記載の表示装置。
6. 前記Ｂが４の場合に、前記第１のサブフレーム期間〜第４のサブフレーム期間の期間の比率が１：３：６：６である請求項５に記載の表示装置。
7. 前記表示駆動手段は、
   Ａ階調未満の低階調レベルでは特定の一または複数のサブフレーム期間に高輝度表示を行い、
   Ａ階調以上の高階調レベルでは全サブフレーム期間にそれぞれ低輝度表示を行う請求項４に記載の表示装置。
8. 前記表示駆動手段は、
   第１サブフレーム期間を用いて０階調〜Ｃ−１階調表示が行われ（Ｃは２以上の整数）、
   これに第２サブフレーム期間を加えてＣ階調〜２Ｃ−２階調表示が行われ、
   分割されたサブフレーム期間だけ順次加えて該１フレーム期間を通して２Ｃ−２＋１以上の階調表示を駆動可能とする請求項１に記載の表示装置。
9. 前記表示部は、
   相互に交差する複数のソース配線および複数のゲート配線によってマトリクス状に区画された各領域にそれぞれ、前記電流発光素子の他に、少なくとも駆動用第１アクティブ素子およびスイッチ用第２アクティブ素子を有する画素部が配置され、
   該第１アクティブ素子のゲート端子と該ソース配線とが該第２アクティブ素子を介して直接または他の素子を介して間接的に接続され、
   該第２アクティブ素子のゲート端子と該ゲート配線とが接続され、該第２アクティブ素子が導通状態のときに、該第１アクティブ素子のゲート端子電圧が該ソース配線からの前記表示信号に対応した電圧に設定され、該第２アクティブ素子が非導通状態のときに、該第１アクティブ素子から該電流発光素子に対して該第１アクティブ素子のゲート端子電圧に対応した電流が供給されて階調表示が行われるように構成されている請求項１に記載の表示装置。
10. 前記表示駆動手段は、
    各種制御信号を出力するコントロール回路と、
    該各種制御信号のいずれかに基づいて前記ゲート配線を順次選択して走査信号を出力するゲートドライバ回路と、
    該各種制御信号のいずれかに基づいて前記ソース配線を順次選択して前記表示信号を出力するソースドライバ回路とを有する請求項９に記載の表示装置。
11. 前記コントロール回路は、
    前記各種制御信号として、スタートパルス、クロック信号およびラッチパルスを出力し、
    前記ソースドライバ回路は、
    該スタートパルスが該クロック信号に合わせて順次シフトされて出力されるシフトレジスタと、
    該シフトレジスタからの出力タイミング合わせて、入力画像信号をデータとして取り込むレジスタ手段と、
    該データを該ラッチパルスに同期して取り込むラッチ回路と、
    該ラッチ回路からの該データに対応した表示信号を前記ソース配線にそれぞれ出力して、前記ゲートドライバ回路で選択した前記画素部に供給する表示信号出力回路とを有する請求項１０に記載の表示装置。
12. 前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、
    前記第２アクティブ素子が導通状態のときに、該表示信号出力回路から該ソース配線を通して該第１アクティブ素子のゲート端子に表示信号電圧が印加されることによって、該第１アクティブ素子のゲート端子電圧が設定される請求項１０または１１に記載の表示装置。
13. 前記画素部は、
    電源配線と共通電極間に前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が直列に接続されて設けられ、
    該第１アクティブ素子のゲート端子が、第１コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続されると共に、第３アクティブ素子を介して該第１アクティブ素子と該第４アクティブ素子との接続点に接続され、
    該第１コンデンサと該第２アクティブ素子との接続点が第５アクティブ素子を介して電位配線に接続され、
    該第２〜第５アクティブ素子の各ゲート端子が前記ゲート配線に接続されている請求項９または１２に記載の表示装置。
14. 前記画素部は、
    前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、
    該第１アクティブ素子のゲート端子と電位配線間に第１コンデンサが設けられ、
    該第１アクティブ素子および該第４アクティブ素子の接続点が、第３アクティブ素子を介して該ゲート端子に接続されると共に、第２コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
    該第２コンデンサと該第２アクティブ素子との接続点が第５アクティブ素子を介して該電位配線に接続されている請求項９または１２に記載の表示装置。
15. 前記画素部は、
    電源配線と共通電極間に第４アクティブ素子、前記第１アクティブ素子さらに前記電流発光素子が直列に接続されて設けられ、
    該第１アクティブ素子のゲート端子が、第６アクティブ素子を介して電位配線に接続されると共に、第３コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
    該第３コンデンサと該第２アクティブ素子との接続点が、第４コンデンサを介して該電源配線に接続されると共に、第７アクティブ素子を介して該第４アクティブ素子と該第１アクティブ素子との接続点に接続されている請求項９または１２に記載の表示装置。
16. 前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、
    前記第２アクティブ素子が導通状態のときに、該ソース配線を通して前記第１アクティブ素子から該表示信号入出力回路へ表示信号電流が供給されることによって、該第１アクティブ素子のゲート端子電圧が設定される請求項１０または１１に記載の表示装置。
17. 前記画素部は、
    前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、
    該第１アクティブ素子のゲート端子と該電源配線との間に第１コンデンサが設けられ、
    該第１アクティブ素子と該第４アクティブ素子との接続点と前記ソース配線との間に第３アクティブ素子が設けられている請求項９または１６に記載の表示装置。
18. 請求項１〜１７のいずれかに記載の表示装置を用いて表示画面上に画像表示を行う電子情報機器。
19. 電流発光素子が複数配列され、表示信号に基づいて該電流発光素子を駆動させて表示部に画像を階調表示させる表示装置の駆動方法において、
    １フレーム期間がＢのサブフレーム期間に分割されており、
    Ａ（Ａは２以上の整数）階調レベル以上の階調表示を行う場合にのみ、第Ｂサブフレーム期間を加えて全サブフレーム期間で該表示部を表示駆動させる処理を実行する表示装置の駆動方法。
20. 前記第１のサブフレーム期間〜第Ｂのサブフレーム期間のうち特定のサブフレーム期間からその周辺のサブフレーム期間に順に階調表示させるように処理を実行する請求項１９に記載の表示装置の駆動方法。
21. 前記１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを同一かまたは互いに異なって設定する請求項１９に記載の表示装置の駆動方法。
22. 前記表示装置の駆動方法は、Ａ階調レベル以上の階調表示の場合に、階調表示する各サブフレーム期間の間で平均階調または該平均階調の前後の階調で表示を行う請求項１９または２１に記載の表示装置の駆動方法。
23. 請求項１９〜２２のいずれかに記載の表示装置の駆動方法の各処理をコンピュータに実行させるための表示制御プログラム。
24. 請求項２３に記載の表示制御プログラムが記録されたコンピュータ読み出し可能な可読記録媒体。

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