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JP2005295134A - Adaptive frame synchronization system - Google Patents

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JP2005295134A
JP2005295134A JP2004106114A JP2004106114A JP2005295134A JP 2005295134 A JP2005295134 A JP 2005295134A JP 2004106114 A JP2004106114 A JP 2004106114A JP 2004106114 A JP2004106114 A JP 2004106114A JP 2005295134 A JP2005295134 A JP 2005295134A
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JP
Japan
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frame
video signal
images
adaptive
synchronization apparatus
Prior art date
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Pending
Application number
JP2004106114A
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Japanese (ja)
Inventor
Kazunori Hashimoto
和憲 橋本
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Pioneer Corp
Original Assignee
Pioneer Electronic Corp
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To perform frame synchronization process with less calculation amount using a frame memory of relatively small capacity. <P>SOLUTION: A frame synchronization system (1) comprises a frame memory (14) for temporarily accumulating the input video signal composed of a plurality of consecutive, in terms of time, frame images, a detector (13B) for detecting array state of the plurality of frame images, and a frame memory control unit (13A) for reading the frame image as an output video signal from the frame memory in the order corresponding to the array state. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、入力映像信号のフォーマットなどを変換するフレーム同期技術に関する。   The present invention relates to a frame synchronization technique for converting a format or the like of an input video signal.

たとえば、ＮＴＳＣ（National Television System Committee）方式に準拠するアナログ映像信号には水平同期信号と垂直同期信号が重畳されている。それら水平／垂直同期信号の位相は、ディスプレイ装置内部で生成される同期信号の位相とずれていたり、両者間で同期周波数が異なる場合がある。かかる場合に対処すべく、ディスプレイ装置は、外部から入力するアナログ映像信号をＡ／Ｄ変換した後にフレームメモリに一旦バッファリングし、装置内部の同期信号に同期させた映像信号をフレームメモリから読み出すフレーム同期回路を搭載している。   For example, a horizontal synchronizing signal and a vertical synchronizing signal are superimposed on an analog video signal conforming to the NTSC (National Television System Committee) system. The phase of the horizontal / vertical synchronization signal may be shifted from the phase of the synchronization signal generated inside the display device, or the synchronization frequency may be different between the two. In order to cope with such a case, the display device performs analog-to-digital conversion on an analog video signal input from the outside, and then temporarily buffers the frame memory to read out the video signal synchronized with the internal synchronization signal from the frame memory. A synchronization circuit is installed.

また、ディスプレイ装置では、インターレース映像信号やプログレッシブ映像信号などの種々のフォーマットの信号が採用されており、ディスプレイ装置の中には、入力映像信号を内部フォーマットの信号に変換するフォーマット変換装置を搭載している装置が存在する。この種のフォーマット変換装置も前述のフレーム同期回路を搭載している。たとえば、特許文献１（特開２００１−３０９２０２号公報）に記載のフレーム同期回路（フレームシンクロナイザ）は、映像の動きのぎこちなさを解消するために、映像のシーンチェンジまたは動きベクトルを検出し、シーンチェンジまたは動きベクトルに基づいてフレーム画像の内挿補間または外挿補間を行っている。しかしながら、特許文献１記載のフレーム同期方法では、フレーム画像の内挿補間または外挿補間を行うために大容量のフレームメモリが必要となり、その演算量も多く、回路構成が大規模になりやすいという問題がある。
特開２００１−３０９２０２号公報（第００１６〜００１８段落，図３など） The display device employs signals in various formats such as interlaced video signals and progressive video signals. The display device is equipped with a format converter that converts the input video signal into an internal format signal. Exists. This type of format converter is also equipped with the aforementioned frame synchronization circuit. For example, a frame synchronization circuit (frame synchronizer) described in Patent Document 1 (Japanese Patent Laid-Open No. 2001-309202) detects a scene change or a motion vector of a video in order to eliminate the awkwardness of the motion of the video, Interpolation or extrapolation of the frame image is performed based on the change or motion vector. However, in the frame synchronization method described in Patent Document 1, a large-capacity frame memory is required to perform interpolation or extrapolation of a frame image, the amount of calculation is large, and the circuit configuration tends to be large. There's a problem.
JP 2001-309202 A (paragraphs 0016 to 0018, FIG. 3, etc.)

以上の問題などに鑑みて本発明の主目的は、比較的小容量のフレームメモリを用いて少ない演算量でフレーム同期処理を実行することができ、しかも高画質の出力映像を生成し得るフレーム同期装置を提供する点にある。   In view of the above problems and the like, the main object of the present invention is to perform frame synchronization processing with a relatively small amount of frame memory and with a small amount of computation, and to generate high-quality output video. The point is to provide a device.

上記目的を達成すべく、請求項１記載の発明は、適応型フレーム同期装置であって、時間的に連続する複数枚のフレーム画像からなる入力映像信号を一時的に蓄積するフレームメモリと、前記複数枚のフレーム画像の配列状態を検出する検出部と、前記フレームメモリから、前記配列状態に応じた順序で前記フレーム画像を出力映像信号として読み出すフレームメモリ制御部と、を備えることを特徴としている。   In order to achieve the above object, an invention according to claim 1 is an adaptive frame synchronization apparatus, wherein a frame memory for temporarily storing an input video signal composed of a plurality of temporally continuous frame images; A detection unit that detects an arrangement state of a plurality of frame images, and a frame memory control unit that reads out the frame images as output video signals from the frame memory in an order corresponding to the arrangement state. .

以下、図面を参照しつつ本発明に係る種々の実施例について説明する。   Various embodiments according to the present invention will be described below with reference to the drawings.

図１は、本発明に係るフレーム同期装置の構成を概略的に示すブロック図である。フレーム同期装置１は、映像信号処理部１０，同期分離部１１，映像用Ａ／Ｄ変換器１２、フレーム同期部１３，フレームメモリ１４および映像出力部２０Ａを備え、さらに、オーディオ信号処理部１５，オーディオ用Ａ／Ｄ変換器１６，オーディオメモリ１７およびオーディオ出力部２０Ｂを備えている。クロック生成部１８は、フレーム同期部１３の動作クロックを生成し供給する回路である。   FIG. 1 is a block diagram schematically showing the configuration of a frame synchronization apparatus according to the present invention. The frame synchronization apparatus 1 includes a video signal processing unit 10, a synchronization separation unit 11, a video A / D converter 12, a frame synchronization unit 13, a frame memory 14, and a video output unit 20A, and further includes an audio signal processing unit 15, An audio A / D converter 16, an audio memory 17, and an audio output unit 20B are provided. The clock generation unit 18 is a circuit that generates and supplies an operation clock for the frame synchronization unit 13.

映像信号処理部１０は、外部から入力した映像コンポジット信号から映像信号を抽出し、映像信号からノイズなどを除去したアナログ映像信号をＡ／Ｄ変換器１２に出力する。Ａ／Ｄ変換器１２は、入力アナログ映像信号をＡ／Ｄ変換してデジタル映像信号を生成しこれをフレーム同期部１３に出力する。同期分離部１１は、外部から入力した映像コンポジット信号から水平／垂直同期信号Ａsyncを分離しこれをフレーム同期部１３に供給している。   The video signal processing unit 10 extracts a video signal from an externally input video composite signal, and outputs an analog video signal obtained by removing noise from the video signal to the A / D converter 12. The A / D converter 12 A / D converts the input analog video signal to generate a digital video signal and outputs it to the frame synchronization unit 13. The synchronization separation unit 11 separates the horizontal / vertical synchronization signal Async from the video composite signal input from the outside and supplies it to the frame synchronization unit 13.

フレーム同期部１３は、フレームメモリ制御部１３Ａ，検出部１３Ｂ，オーディオメモリ制御部１３Ｃを備えている。フレーム同期部１３は、制御プログラムなどを記録する不揮発性メモリ，マイクロプロセッサ，ＲＡＭ，内部バス，入出力インターフェースなどを備えた集積回路である。フレームメモリ制御部１３Ａ、検出部１３Ｂおよびオーディオメモリ制御部１３Ｃは、ハードウェアで構成されてもよいし、あるいは、前記マイクロプロセッサで実行されるプログラムまたは一連の命令群で構成されてもよい。   The frame synchronization unit 13 includes a frame memory control unit 13A, a detection unit 13B, and an audio memory control unit 13C. The frame synchronization unit 13 is an integrated circuit including a non-volatile memory that records a control program, a microprocessor, a RAM, an internal bus, an input / output interface, and the like. The frame memory control unit 13A, the detection unit 13B, and the audio memory control unit 13C may be configured by hardware, or may be configured by a program executed by the microprocessor or a series of instructions.

フレームメモリ１４は、データの書き込みと読み出しを同時並行に実行し得る２ポートメモリである。フレームメモリ制御部１３Ａは、Ａ／Ｄ変換器１２からの入力映像信号をフレームメモリ１４に書き込むと同時に、フレームメモリ１４から映像信号を読み出してこれを映像出力部２０Ａに出力することができる。フレーム同期部１３に入力した映像信号は、フレームメモリ制御部１３Ａにより、フレームメモリ１４に一旦蓄積された後に所定の順序で読み出され出力される。   The frame memory 14 is a two-port memory that can simultaneously execute data writing and reading. The frame memory control unit 13A can write the input video signal from the A / D converter 12 to the frame memory 14 and simultaneously read the video signal from the frame memory 14 and output it to the video output unit 20A. The video signal input to the frame synchronization unit 13 is temporarily stored in the frame memory 14 by the frame memory control unit 13A, and then read and output in a predetermined order.

入力映像信号は、時間的に連続する複数枚のフレーム画像で構成されている。図２は、各種入力映像信号の配列を概略的に示す図である。図２（Ａ）〜（Ｃ）は、それぞれ、インターレース映像信号，プログレッシブ映像信号およびプルダウン映像信号を示している。インターレース映像信号では、各フレーム画像が、奇数番目ラインの画素データからなるトップフィールド画像と、偶数番目ラインの画素データからなるボトムフィールド画像とで構成されている。図２（Ａ）では、時間軸に沿って、トップフィールド画像１ｔ，２ｔ，３ｔ，４ｔ，…と、ボトムフィールド画像１ｂ，２ｂ，３ｂ，４ｂ，…とが交互に配列している。   The input video signal is composed of a plurality of temporally continuous frame images. FIG. 2 is a diagram schematically showing the arrangement of various input video signals. 2A to 2C show an interlace video signal, a progressive video signal, and a pull-down video signal, respectively. In the interlaced video signal, each frame image is composed of a top field image composed of pixel data of odd-numbered lines and a bottom field image composed of pixel data of even-numbered lines. In FIG. 2A, top field images 1t, 2t, 3t, 4t,... And bottom field images 1b, 2b, 3b, 4b,... Are alternately arranged along the time axis.

また、プログレッシブ映像信号では、フレーム画像がトップフィールド画像とボトムフィールド画像とに分離せずに配列している。図２（Ｂ）は、説明の便宜上、各フレーム画像を、トップフィールド画像１ｔ，２ｔ，３ｔ，４ｔ，…と、ボトムフィールド画像１ｂ，２ｂ，３ｂ，４ｂ，…とに分離して表示している。   In the progressive video signal, the frame images are arranged without being separated into a top field image and a bottom field image. In FIG. 2B, for convenience of explanation, each frame image is displayed separately as a top field image 1t, 2t, 3t, 4t,... And a bottom field image 1b, 2b, 3b, 4b,. Yes.

また、プルダウン映像信号は、映画のフィルム映像をビデオ信号に変換する３：２プルダウン技術により生成される映像信号である。３：２プルダウンとは、２４コマ／秒のフィルム映像信号を約６０フィールド画像／秒のインターレース映像信号に変換することを意味する。よって、図２（Ｃ）に示すように、５枚のフィールド画像に１枚の周期で、同一極性のフィールド画像を繰り返すことでプルダウン映像信号が構成される。図２（Ｃ）では、トップフィールド画像２ｔとボトムフィールド画像４ｂとが繰り返されている。   The pull-down video signal is a video signal generated by a 3: 2 pull-down technique for converting a movie film video into a video signal. 3: 2 pull-down means that a 24 frames / second film video signal is converted into an interlaced video signal of about 60 field images / second. Therefore, as shown in FIG. 2C, a pull-down video signal is formed by repeating field images of the same polarity in a cycle of one field for five field images. In FIG. 2C, the top field image 2t and the bottom field image 4b are repeated.

検出部１３Ｂは、入力映像信号のフィールド画像の配列状態を検出することで、入力映像信号が、上記インターレース映像信号，プログレッシブ映像信号またはプルダウン映像信号のいずれかであるかを判定する機能を有している。また、検出部１３Ｂは、フレーム画像間の相関を演算し、フレーム画像間の相関が閾値よりも小さくなる点をシーンチェンジとして検出する機能を有している。   The detection unit 13B has a function of determining whether the input video signal is the interlace video signal, the progressive video signal, or the pull-down video signal by detecting the arrangement state of the field image of the input video signal. ing. The detection unit 13B has a function of calculating a correlation between frame images and detecting a point where the correlation between frame images is smaller than a threshold value as a scene change.

外部から入力したオーディオ信号は、オーディオ信号処理部１５で処理された後に、Ａ／Ｄ変換器１６でＡ／Ｄ変換された後、フレーム同期部１３に入力する。オーディオメモリ１７は、データの書き込みと読み出しを同時並行に実行し得る２ポートメモリである。オーディオメモリ制御部１３Ｃは、Ａ／Ｄ変換器１６からの入力オーディオ信号をオーディオメモリ１７に書き込むと同時に、オーディオメモリ１７からオーディオ信号を読み出してこれをオーディオ出力部２０Ｂに出力する。   The audio signal input from the outside is processed by the audio signal processing unit 15, A / D converted by the A / D converter 16, and then input to the frame synchronization unit 13. The audio memory 17 is a two-port memory that can simultaneously execute data writing and reading. The audio memory control unit 13C writes the input audio signal from the A / D converter 16 to the audio memory 17, and simultaneously reads the audio signal from the audio memory 17 and outputs it to the audio output unit 20B.

以上の構成を有するフレーム同期装置１の動作例を以下に説明する。図３は、本実施例の適応型フレーム同期処理の手順を概略的に示すフローチャートである。図３を参照すると、ステップＳ１では、フレームメモリ制御部１３Ａがフレームメモリ１４のデータ蓄積量が閾値を超えたか否かを判定し、データ蓄積量が閾値を超えたと判定する迄待機している。図４に、フレームメモリ１４のデータ蓄積量と経過時間（ｔ）との関係を示す。フレームメモリ１４のデータ蓄積量は、経過時間ｔとともに次第に上昇し、上限値Ｑ1 の６０％〜７０％程度の閾値を超えた時点ｔ1 ，ｔ2 ，ｔ3 でフレームメモリ１４から映像信号が読み出されることとなる。 An operation example of the frame synchronization apparatus 1 having the above configuration will be described below. FIG. 3 is a flowchart schematically showing the procedure of the adaptive frame synchronization processing of the present embodiment. Referring to FIG. 3, in step S <b> 1, the frame memory control unit 13 </ b> A determines whether or not the data storage amount of the frame memory 14 exceeds the threshold value, and waits until it is determined that the data storage amount exceeds the threshold value. FIG. 4 shows the relationship between the amount of data stored in the frame memory 14 and the elapsed time (t). The amount of data stored in the frame memory 14 gradually increases with the elapsed time t, and video signals are received from the frame memory 14 at times t 1 , t 2 , and t 3 when the threshold value of about 60% to 70% of the upper limit value Q 1 is exceeded. It will be read out.

フレームメモリ制御部１３Ａがデータ蓄積量が閾値を超えたと判定したとき、検出部１３Ｂは、入力映像信号の配列状態とシーンチェンジとを検出する入力映像信号状態認識処理を実行する（ステップＳ２）。次いで、検出部１３Ｂは、入力映像信号の配列状態がプルダウン映像信号のそれか否かを判定し（ステップＳ３）、否と判定した場合は、ステップＳ４に処理を移行させる。一方、検出部１３Ｂが入力映像信号がプルダウン映像信号であると判定した場合は、フレームメモリ制御部１３Ａがプルダウン適応処理を実行する（ステップＳ５）。図５および図６は、プルダウン適応処理を説明するための図である。各図（Ａ）は、入力映像信号のフレーム画像群を、各図（Ｂ）は、出力映像信号のフレーム画像群をそれぞれ示している。   When the frame memory control unit 13A determines that the data accumulation amount exceeds the threshold value, the detection unit 13B executes an input video signal state recognition process for detecting an array state of the input video signal and a scene change (step S2). Next, the detection unit 13B determines whether or not the arrangement state of the input video signal is that of the pull-down video signal (step S3). If the determination is negative, the process proceeds to step S4. On the other hand, when the detection unit 13B determines that the input video signal is a pull-down video signal, the frame memory control unit 13A executes a pull-down adaptation process (step S5). 5 and 6 are diagrams for explaining the pull-down adaptation processing. Each figure (A) shows a frame image group of an input video signal, and each figure (B) shows a frame image group of an output video signal.

入力プルダウン映像信号からフレーム画像を削除する場合は、図５に示すように、フレームメモリ制御部１３Ａは、入力プルダウン映像信号のフィールド画像１ｔ，１ｂ，２ｔ，２ｂ，３ｔ，３ｂ，…のうち、連続する２枚のトップフィールド画像２ｔ，２ｔの一方を飛び越し、且つ、連続する２枚のボトムフィールド画像４ｂ，４ｂの一方を飛び越す順序でフィールド画像を読み出して出力する。   When deleting the frame image from the input pull-down video signal, as shown in FIG. 5, the frame memory control unit 13A includes the field images 1t, 1b, 2t, 2b, 3t, 3b,. A field image is read out and output in the order of skipping one of the two continuous top field images 2t and 2t and skipping one of the two consecutive bottom field images 4b and 4b.

一方、入力プルダウン映像信号にフレーム画像を追加する場合は、図６に示すように、フレームメモリ制御部１３Ａは、入力プルダウン映像信号のフィールド画像１ｔ，１ｂ，２ｔ，２ｂ，３ｔ，３ｂ，…のうち、連続する２枚のトップフィールド画像２ｔ，２ｔ以外のトップフィールド画像３ｔを繰り返し、且つ、連続する２枚のボトムフィールド画像４ｂ，４ｂ以外のボトムフィールド画像３ｂを繰り返す順序でフィールド画像を読み出して出力する。   On the other hand, when a frame image is added to the input pull-down video signal, as shown in FIG. 6, the frame memory control unit 13A changes the field images 1t, 1b, 2t, 2b, 3t, 3b,. Of these, the top field images 3t other than the two continuous top field images 2t and 2t are repeated, and the field images are read in the order of repeating the two consecutive bottom field images 4b and 4b. Output.

なお、図７（Ａ）に示すように、境界線で示すタイミングでトップフィールド画像２ｔとボトムフィールド画像３ｂを繰り返すと、図７（Ｂ）に示すように、同じトップフィールド画像２ｔ，２ｔ，２ｔが３枚連続し、同じボトムフィールド画像３ｂ，３ｂが２枚連続するため、出力映像信号の画像が不自然になり画質が低下してしまう。図６に示す順序でフィールド画像を読み出すことで、画質低下を防止することが可能である。   As shown in FIG. 7A, when the top field image 2t and the bottom field image 3b are repeated at the timing indicated by the boundary line, the same top field images 2t, 2t, 2t are obtained as shown in FIG. Are consecutive, and two identical bottom field images 3b and 3b are consecutive, resulting in an unnatural image of the output video signal and a reduction in image quality. By reading the field images in the order shown in FIG. 6, it is possible to prevent image quality degradation.

以上のプルダウン適応処理（ステップＳ５）が終了した後は、上記ステップＳ１以後の処理が繰り返し実行される。   After the above pull-down adaptation processing (step S5) is completed, the processing after step S1 is repeatedly executed.

一方、ステップＳ４では、検出部１３Ｂが入力映像信号をインターレース映像信号か否かを判定し、否と判定した場合は、入力映像信号をプログレッシブ映像信号であると判定してステップＳ７に処理を移行させる。他方、検出部１３Ｂが入力映像信号をインターレース映像信号であると判定した場合は、フレームメモリ制御部１３Ａはインターレース適応処理を実行する（ステップＳ６）。図８〜図１１は、インターレース適応処理を説明するための図である。各図（Ａ）は、入力映像信号のフレーム画像群を、各図（Ｂ）は、出力映像信号のフレーム画像群をそれぞれ示している。   On the other hand, in step S4, the detection unit 13B determines whether or not the input video signal is an interlaced video signal. If the determination is negative, the input video signal is determined to be a progressive video signal and the process proceeds to step S7. Let On the other hand, when the detection unit 13B determines that the input video signal is an interlaced video signal, the frame memory control unit 13A executes an interlace adaptation process (step S6). 8 to 11 are diagrams for explaining the interlace adaptation process. Each figure (A) shows a frame image group of an input video signal, and each figure (B) shows a frame image group of an output video signal.

図８および図９は、入力インターレース映像信号からフレーム画像を削除する場合の処理を示している。図８（Ａ）に示すように、検出部１３Ｂがインターレース映像信号の配列状態を検出し且つ異なるフレーム画像間で発生したシーンチェンジを検出したとき、図８（Ｂ）に示すように、フレームメモリ制御部１３Ａは、当該シーンチェンジの直前の同一フレーム画像のトップおよびボトムフィールド画像２ｔ，２ｂを飛び越す順序でフィールド画像を読み出す。あるいは、図８（Ｃ）に示すように、フレームメモリ制御部１３Ａは、当該シーンチェンジの直後の同一フレーム画像のトップおよびボトムフィールド画像３ｔ，３ｂを飛び越す順序でフィールド画像を読み出してもよい。   8 and 9 show processing when a frame image is deleted from an input interlaced video signal. As shown in FIG. 8A, when the detecting unit 13B detects the arrangement state of the interlaced video signal and detects a scene change occurring between different frame images, as shown in FIG. The controller 13A reads the field images in the order of skipping the top and bottom field images 2t and 2b of the same frame image immediately before the scene change. Alternatively, as shown in FIG. 8C, the frame memory control unit 13A may read the field images in the order of skipping the top and bottom field images 3t and 3b of the same frame image immediately after the scene change.

また、図９（Ａ）に示すように、検出部１３Ｂがインターレース映像信号の配列状態を検出し且つ同一フレーム画像のトップおよびボトムフィールド画像２ｔ，２ｂ間で発生したシーンチェンジを検出したとき、図９（Ｂ）に示すように、フレームメモリ制御部１３Ａは、当該トップおよびボトムフィールド画像２ｔ，２ｂを飛び越す順序でフィールド画像を読み出す。   Further, as shown in FIG. 9A, when the detection unit 13B detects the arrangement state of the interlaced video signals and detects a scene change that occurs between the top and bottom field images 2t and 2b of the same frame image, As shown in FIG. 9B, the frame memory control unit 13A reads the field images in the order of skipping the top and bottom field images 2t and 2b.

次に、図１０および図１１は、入力インターレース映像信号にフレーム画像を追加する場合の処理を示している。図１０（Ａ）に示すように、検出部１３Ｂがインターレース映像信号の配列状態を検出し且つ異なるフレーム画像間で発生したフレームチェンジを検出したとき、図１０（Ｂ）に示すように、フレームメモリ制御部１３Ａは、当該シーンチェンジの直前のトップおよびボトムフィールド画像２ｔ，２ｂを繰り返す順序でフィールド画像を読み出す。あるいは、図１０（Ｃ）に示すように、フレームメモリ制御部１３Ａは、当該シーンチェンジの直後のトップおよびボトムフィールド画像３ｔ，３ｂを繰り返す順序でフィールド画像を読み出してもよい。   Next, FIG. 10 and FIG. 11 show processing when a frame image is added to the input interlace video signal. As shown in FIG. 10A, when the detecting unit 13B detects the arrangement state of the interlaced video signal and detects a frame change that occurs between different frame images, as shown in FIG. The controller 13A reads the field images in the order of repeating the top and bottom field images 2t and 2b immediately before the scene change. Alternatively, as shown in FIG. 10C, the frame memory control unit 13A may read the field images in the order of repeating the top and bottom field images 3t and 3b immediately after the scene change.

また、図１１（Ａ）に示すように、検出部１３Ｂがインターレース映像信号の配列状態を検出し且つ同一フレーム画像のトップおよびボトムフィールド２ｔ，２ｂ間で発生したフレームチェンジを検出したとき、図１１（Ｂ）に示すように、フレームメモリ制御部１３Ａは、当該シーンチェンジの直前において互いに異なるフレーム画像のトップおよびボトムフィールド画像１ｂ，２ｔを繰り返す順序でフィールド画像を読み出す。あるいは、図１１（Ｃ）に示すように、フレームメモリ制御部１３Ａは、当該シーンチェンジの直後において互いに異なるフレーム画像のトップおよびボトムフィールド画像２ｂ，３ｔを繰り返す順序でフィールド画像を読み出してもよい。   Further, as shown in FIG. 11A, when the detection unit 13B detects the arrangement state of the interlaced video signal and detects a frame change occurring between the top and bottom fields 2t and 2b of the same frame image, FIG. As shown in (B), the frame memory control unit 13A reads the field images in the order of repeating the top and bottom field images 1b and 2t of different frame images immediately before the scene change. Alternatively, as shown in FIG. 11C, the frame memory control unit 13A may read the field images in the order of repeating the top and bottom field images 2b and 3t of different frame images immediately after the scene change.

以上のインターレース適応処理（ステップＳ６）が終了した後は、上記ステップＳ１以後の処理が繰り返し実行される。   After the above interlace adaptation processing (step S6) is completed, the processing after step S1 is repeatedly executed.

なお、上記インターレース適応処理（ステップＳ６）および上記プルダウン適応処理（ステップＳ５）において、検出部１３Ｂがシーンチェンジを検出しない場合は、フレームメモリ制御部１３Ａは、任意のトップフィールド画像とボトムフィールド画像を飛び越しまたは繰り返す順序でフィールド画像を読み出せばよい。   In the interlace adaptation process (step S6) and the pull-down adaptation process (step S5), when the detection unit 13B does not detect a scene change, the frame memory control unit 13A displays an arbitrary top field image and bottom field image. What is necessary is just to read a field image in the order skipped or repeated.

一方、ステップＳ７では、フレームメモリ制御部１３Ａは、プログレッシブ適応処理を実行する。すなわち、シーンチェンジの有無に関係無く、フレームメモリ制御部１３Ａはフレーム画像を飛び越すまたは繰り返す順序でフレーム画像を読み出すこととなる。以上のプログレッシブ適応処理（ステップＳ７）が終了した後は、上記ステップＳ１以後の処理が繰り返し実行される。   On the other hand, in step S7, the frame memory control unit 13A executes a progressive adaptation process. That is, regardless of the presence or absence of a scene change, the frame memory control unit 13A reads the frame images in the order of skipping or repeating the frame images. After the above progressive adaptation process (step S7) is completed, the processes after step S1 are repeatedly executed.

上記の通り、本実施例のフレーム同期装置１によれば、フレームメモリ制御部１３Ａは、入力映像信号の配列状態とシーンチェンジの発生するタイミングとに応じて適応的にフレーム画像またはフィールド画像を繰り返しまたは飛び越すように制御するため、上記特許文献１に記載されるフレーム同期回路のように、大容量のフレームメモリを必要とせず、少ない演算量で高画質の出力映像信号を生成することが可能である。   As described above, according to the frame synchronization apparatus 1 of the present embodiment, the frame memory control unit 13A adaptively repeats the frame image or the field image according to the arrangement state of the input video signal and the timing at which the scene change occurs. Alternatively, since the control is performed so as to skip, it is possible to generate a high-quality output video signal with a small amount of calculation without the need for a large-capacity frame memory, unlike the frame synchronization circuit described in Patent Document 1. is there.

次に、オーディオメモリ制御部１３Ｃによる同期処理について説明する。オーディオメモリ制御部１３Ｃは、オーディオメモリ１７から、出力映像信号と同期するようにオーディオ信号を読み出しこれをオーディオ出力部２０Ｂを介して出力する。なお、オーディオ信号をオーディオメモリ１７にバッファリングする代わりに、一連のオーディオ信号の中に無音部分を挿入したり、一連のオーディオ信号の一部を削除したりしてもよい。   Next, synchronization processing by the audio memory control unit 13C will be described. The audio memory control unit 13C reads out the audio signal from the audio memory 17 so as to be synchronized with the output video signal, and outputs it through the audio output unit 20B. Instead of buffering the audio signal in the audio memory 17, a silence portion may be inserted into the series of audio signals or a part of the series of audio signals may be deleted.

本発明に係るフレーム同期装置の構成を概略的に示すブロック図である。1 is a block diagram schematically showing the configuration of a frame synchronization apparatus according to the present invention. 各種入力映像信号の配列を概略的に示す図である。It is a figure which shows roughly the arrangement | sequence of various input video signals. 適応型フレーム同期処理の手順を概略的に示すフローチャートである。It is a flowchart which shows the procedure of an adaptive frame synchronization process roughly. フレームメモリ１４のデータ蓄積量と経過時間（ｔ）との関係を示す図である。It is a figure which shows the relationship between the data storage amount of the frame memory 14, and elapsed time (t). プルダウン適応処理を説明するための図である。It is a figure for demonstrating a pull-down adaptation process. プルダウン適応処理を説明するための図である。It is a figure for demonstrating a pull-down adaptation process. フィールド画像の読み出し順序の一例を示す図である。It is a figure which shows an example of the reading order of a field image. インターレース適応処理を説明するための図である。It is a figure for demonstrating the interlace adaptation process. インターレース適応処理を説明するための図である。It is a figure for demonstrating the interlace adaptation process. インターレース適応処理を説明するための図である。It is a figure for demonstrating the interlace adaptation process. インターレース適応処理を説明するための図である。It is a figure for demonstrating the interlace adaptation process.

符号の説明Explanation of symbols

１ フレーム同期装置
１０ 映像信号処理部
１１ 同期分離部
１２，１６ Ａ／Ｄ変換器
１３ フレーム同期部
１３Ａ フレームメモリ制御部
１３Ｂ 検出部
１３Ｃ オーディオメモリ制御部
１４ フレームメモリ
１５ オーディオ信号処理部
１７ オーディオメモリ
１８ クロック生成部
２０Ａ 映像出力部
２０Ｂ オーディオ出力部

DESCRIPTION OF SYMBOLS 1 Frame synchronizer 10 Video signal processing part 11 Synchronization separation part 12, 16 A / D converter 13 Frame synchronization part 13A Frame memory control part 13B Detection part 13C Audio memory control part 14 Frame memory 15 Audio signal processing part 17 Audio memory 18 Clock generator 20A Video output unit 20B Audio output unit

Claims (10)

適応型フレーム同期装置であって、
時間的に連続する複数枚のフレーム画像からなる入力映像信号を一時的に蓄積するフレームメモリと、
前記複数枚のフレーム画像の配列状態を検出する検出部と、
前記フレームメモリから、前記配列状態に応じた順序で前記フレーム画像を出力映像信号として読み出すフレームメモリ制御部と、
を備えることを特徴とする適応型フレーム同期装置。 An adaptive frame synchronizer,
A frame memory for temporarily storing an input video signal composed of a plurality of temporally continuous frame images;
A detection unit for detecting an arrangement state of the plurality of frame images;
A frame memory control unit that reads out the frame images as output video signals in an order corresponding to the arrangement state from the frame memory;
An adaptive frame synchronization device comprising: 請求項１記載の適応型フレーム同期装置であって、
前記入力映像信号は、各前記フレーム画像が第１フィールド画像と第２フィールド画像からなるプルダウン映像信号であり、
前記検出部が前記プルダウン映像信号の配列状態を検出したとき、前記フレームメモリ制御部は、前記プルダウン映像信号のうちの連続する２枚の前記第１フィールド画像の一方を飛び越し、且つ連続する２枚の前記第２フィールド画像の一方を飛び越す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronizer according to claim 1, wherein
The input video signal is a pull-down video signal in which each frame image includes a first field image and a second field image,
When the detection unit detects the arrangement state of the pull-down video signal, the frame memory control unit skips one of the two consecutive first field images of the pull-down video signal and continues two The adaptive frame synchronization apparatus is characterized in that the frame images are read in the order of skipping one of the second field images. 請求項１記載の適応型フレーム同期装置であって、
前記入力映像信号は、各前記フレーム画像が第１フィールド画像と第２フィールド画像からなるプルダウン映像信号であり、
前記検出部が前記プルダウン映像信号の配列状態を検出したとき、前記フレームメモリ制御部は、前記プルダウン映像信号のうちの連続する２枚の前記第１フィールド画像以外の第１フィールド画像を繰り返し、且つ連続する２枚の前記第２フィールド画像以外の第２フィールド画像を繰り返す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronizer according to claim 1, wherein
The input video signal is a pull-down video signal in which each frame image includes a first field image and a second field image,
When the detection unit detects the arrangement state of the pull-down video signal, the frame memory control unit repeats a first field image other than the two continuous first field images of the pull-down video signal, and An adaptive frame synchronization apparatus, wherein the frame images are read in an order of repeating second field images other than the two continuous second field images. 請求項１から３のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号は、各前記フレーム画像が第１フィールド画像と第２フィールド画像からなるインターレース映像信号であり、
前記検出部が前記インターレース映像信号の配列状態を検出し且つ異なるフレーム画像間で発生したシーンチェンジを検出したとき、前記フレームメモリ制御部は、当該シーンチェンジの直前または直後の連続する前記第１および第２フィールド画像を飛び越す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronization apparatus according to any one of claims 1 to 3,
The input video signal is an interlaced video signal in which each frame image includes a first field image and a second field image,
When the detection unit detects an arrangement state of the interlaced video signals and detects a scene change that occurs between different frame images, the frame memory control unit performs the first and the continuous first and immediately before the scene change. An adaptive frame synchronization apparatus, wherein the frame images are read in the order of skipping the second field image. 請求項１から４のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号は、各前記フレーム画像が第１フィールド画像と第２フィールド画像からなるインターレース映像信号であり、
前記検出部が前記インターレース映像信号の配列状態を検出し且つ同一フレーム画像の前記第１および第２フィールド画像間で発生したシーンチェンジを検出したとき、前記フレームメモリ制御部は、当該第１および第２フィールド画像を飛び越す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronization apparatus according to any one of claims 1 to 4,
The input video signal is an interlaced video signal in which each frame image includes a first field image and a second field image,
When the detection unit detects an arrangement state of the interlaced video signals and detects a scene change occurring between the first and second field images of the same frame image, the frame memory control unit An adaptive frame synchronization apparatus, wherein the frame images are read in the order of skipping two field images. 請求項１から３のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号は、各前記フレーム画像が第１フィールド画像と第２フィールド画像からなるインターレース映像信号であり、
前記検出部が前記インターレース映像信号の配列状態を検出し且つ異なるフレーム画像間で発生したフレームチェンジを検出したとき、前記フレームメモリ制御部は、当該シーンチェンジの直前または直後の前記第１および第２フィールド画像を繰り返す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronization apparatus according to any one of claims 1 to 3,
The input video signal is an interlaced video signal in which each frame image includes a first field image and a second field image,
When the detection unit detects the arrangement state of the interlaced video signals and detects a frame change occurring between different frame images, the frame memory control unit performs the first and second immediately before or after the scene change. An adaptive frame synchronization apparatus, wherein the frame images are read in the order of repeating field images. 請求項１から３のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号は、各前記フレーム画像が第１フィールド画像と第２フィールド画像からなるインターレース映像信号であり、
前記検出部が前記インターレース映像信号の配列状態を検出し且つ同一フレーム画像の前記第１および第２フィールド画像間で発生したフレームチェンジを検出したとき、前記フレームメモリ制御部は、当該シーンチェンジの直前または直後において互いに異なるフレーム画像の前記第１および第２フィールド画像を繰り返す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronization apparatus according to any one of claims 1 to 3,
The input video signal is an interlaced video signal in which each frame image includes a first field image and a second field image,
When the detecting unit detects the arrangement state of the interlaced video signals and detects a frame change occurring between the first and second field images of the same frame image, the frame memory control unit Alternatively, the adaptive frame synchronization apparatus reads out the frame images in the order of repeating the first and second field images of different frame images immediately after. 請求項１から７のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号はプログレッシブ映像信号であり、
前記検出部が前記プログレッシブ映像信号の配列状態を検出したとき、前記フレームメモリ制御部はフレーム画像を飛び越す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronization apparatus according to any one of claims 1 to 7,
The input video signal is a progressive video signal;
The adaptive frame synchronization apparatus, wherein when the detecting unit detects an arrangement state of the progressive video signal, the frame memory control unit reads the frame images in an order of skipping frame images. 請求項１から７のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号はプログレッシブ映像信号であり、
前記検出部が前記プログレッシブ映像信号の配列状態を検出したとき、前記フレームメモリ制御部はフレーム画像を繰り返す順序で前記フレーム画像を読み出すことを特徴とする適応型フレーム同期装置。 The adaptive frame synchronization apparatus according to any one of claims 1 to 7,
The input video signal is a progressive video signal;
The adaptive frame synchronization apparatus, wherein when the detecting unit detects an arrangement state of the progressive video signal, the frame memory control unit reads the frame images in an order of repeating frame images. 請求項１から９のうちのいずれか１項に記載の適応型フレーム同期装置であって、
前記入力映像信号に同期した入力オーディオ信号を一時的に蓄積するオーディオメモリと、
前記オーディオメモリから、前記出力映像信号と同期するように前記オーディオ信号を読み出して出力するオーディオメモリ制御部と、
をさらに備えることを特徴とする適応型フレーム同期装置。

The adaptive frame synchronization apparatus according to any one of claims 1 to 9,
An audio memory for temporarily storing an input audio signal synchronized with the input video signal;
An audio memory control unit that reads out and outputs the audio signal from the audio memory so as to be synchronized with the output video signal;
The adaptive frame synchronization apparatus further comprising:

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