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JP2005244143A - 半導体装置 - Google Patents

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JP2005244143A
JP2005244143A JP2004055630A JP2004055630A JP2005244143A JP 2005244143 A JP2005244143 A JP 2005244143A JP 2004055630 A JP2004055630 A JP 2004055630A JP 2004055630 A JP2004055630 A JP 2004055630A JP 2005244143 A JP2005244143 A JP 2005244143A
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Japan
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semiconductor device
dram
chip
resin
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English (en)
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Hisafumi Tanie
尚史 谷江
Nae Kuno
奈柄 久野
Hiroyuki Ota
裕之 太田
Hiroaki Ikeda
博明 池田
Ichiro Anjo
一郎 安生
Mitsuaki Katagiri
光昭 片桐
Yuji Watanabe
祐二 渡邊
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Micron Memory Japan Ltd
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Hitachi Ltd
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Abstract

【課題】
動作時の温度上昇を低減できる半導体装置を提供することにある。
【解決手段】
積層された複数の半導体素子１の上にインターフェースチップ２が積層される。複数の半導体素子１の下には、Ｓｉインターポーザ３と、樹脂インターポーザ４とが配置される。Ｓｉインターポーザ３は、樹脂インターポーザ４と複数の半導体素子１との間に配置され、半導体素子１の厚さよりも厚く、しかも、樹脂インターポーザ４の線膨張係数よりも小さく、複数の半導体素子１の線膨張係数以上の線膨張係数を有する。
【選択図】図１

Description

本発明は、半導体装置に係り、特に、複数の半導体素子を積層実装するに好適な半導体装置に関する。
半導体装置，特に、半導体メモリは、大型コンピュータ，パーソナルコンピュータ，携帯機器など様々な情報機器に使用されており、必要とされる容量は年々増加している。一方、大容量化にともなって半導体メモリの実装面積は増大し、機器の小型化を阻害する要因となっている。そこで、半導体メモリを高密度に実装する技術が開発されてきている。限られた実装面積で大容量なメモリを実現する技術として、例えば、特開平１１−４０７４５号公報，特開平８−２３６６９４号公報，特開２０００−２８６３８０号公報に記載されているように、半導体パッケージを実装基板上に積層するものや、例えば、米国特許第３，６４８，１３１号明細書，米国特許第６，１４１，２４５号明細書，米国特許第５，２２９，６４７号明細書，特開昭５９−２２２９５４号公報，特開昭６１−８８５４６号公報，特開昭６３−１５６３４８号公報に記載されているように、１つの半導体パッケージの中に複数の半導体素子を積層搭載し、積層した半導体素子を素子に設けた貫通孔を用いて接続するものが知られている。
特開平１１−４０７４５号公報 特開平８−２３６６９４号公報 特開２０００−２８６３８０号公報 米国特許第３，６４８，１３１号明細書 米国特許第６，１４１，２４５号明細書 米国特許第５，２２９，６４７号明細書 特開昭５９−２２２９５４号公報 特開昭６１−８８５４６号公報 特開昭６３−１５６３４８号公報
しかしながら、１つの半導体パッケージの中に複数のＤＲＡＭを積層実装する場合、１枚のＤＲＡＭを搭載したパッケージと比べてパッケージ全体の発熱量が大きくなるため、動作時の温度上昇による素子の動作不良や破損が懸念される。
本発明の目的は、動作時の温度上昇を低減できる半導体装置を提供することにある。
（１）上記目的を達成するために、本発明は、積層された複数の半導体素子を有し、これらの半導体素子の少なくとも一枚が貫通電極を用いて他の半導体素子と導通がとられている半導体装置において、前記積層された複数の半導体素子の上若しくは下に積層されるとともに、外部と前記半導体素子の間のインターフェースとなるインターフェースチップを備えるようにしたものである。
かかる構成により、積層された複数の半導体素子とインターフェースチップとの間の配線を短くでき、動作時の温度上昇を低減できるものとなる。
（２）上記（１）において、好ましくは、前記インターフェースチップは、前記積層された複数の半導体素子の最上層に配置されているものである。
（３）上記（１）において、好ましくは、樹脂インターポーザと、この樹脂インターポーザと前記積層された複数の半導体素子との間に配置され、前記半導体素子の厚さ以上の厚さを備え、前記樹脂インターポーザの線膨張係数よりも小さく、前記積層された複数の半導体素子の線膨張係数以上の線膨張係数を有する第２のインターポーザとを備えるようにしたものである。
（４）上記（３）において、好ましくは、さらに、前記積層された複数の半導体素子の最上層に配置され、前記半導体素子の厚さ以上の厚さを備え、前記積層された複数の半導体素子の線膨張係数以上の線膨張係数を有する第２のインターポーザと、樹脂インターポーザとを備え、前記インターフェースチップは、前記樹脂インターポーザと前記積層された複数の半導体素子との間に配置されたものである。
（５）上記（３）若しくは（４）において、好ましくは、前記第２のインターポーザは、Ｓｉで構成されているものである。
（６）上記（１）において、好ましくは、前記半導体素子の少なくとも2枚以上は、メモリである。
本発明によれば、半導体装置の動作時の温度上昇を低減できる。
以下、図１〜図６を用いて、本発明の第１の実施形態による半導体装置の構成について説明する。以下においては、半導体装置として、ＤＲＡＭを積層した半導体メモリを例にして説明する。
最初に、図１及び図２を用いて、本実施形態による半導体装置の全体構成について説明する。
図１は、本発明の第１の実施形態による半導体装置の全体構成を示す側面断面図である。図２は、本発明の第１の実施形態による半導体装置の全体構成を示す底面図である。
図１に示すように、本半導体装置１０は、積層された８枚のＤＲＡＭ１と、その上部に配置されたインターフェイスチップ２と、積層されたＤＲＡＭ１の下部に配置された第２のインターポーザであるＳｉインターポーザ３と、さらにその下部に配置された樹脂基板インターポーザ４とから構成される。これらの部材１，２，３，４は、モールドレジン５で封止される。さらに、モジュール基板との接続のための外部端子としてのはんだボール６が設けられている。各ＤＲＡＭ１の記憶容量を、例えば、５１２Ｍｂｉｔとすると、図１に示した８層のＤＲＡＭ１により、０．５ＧＢｙｔｅの半導体装置が実現できる。
複数枚のＤＲＡＭ１によってメモリセルが構成される。インターフェイスチップ２は、全てのメモリセルを統括的に制御して、外部と半導体素子であるＤＲＡＭのインターフェースとして機能する。複数枚のDRAMチップと、インターフェイスチップ２とは、図２に示した貫通電極７を用いて接続される。貫通電極の構成については、図３を用いて後述する。従来のメモリモジュールでは、モジュール基板の上に、複数の半導体装置及びこれらの半導体装置を制御するインターフェースチップが別途実装され、両者が配線で接続されていたのに対して、積層されたＤＲＡＭ１の上に、インターフェイスチップ２を実装することにより、インターフェイスとメモリセルの物理的距離が短くできる。また、従来のメモリモジュールよりもインターフェイスの数が減少する。その結果、インターフェイスとメモリセルとの通信で生じる発熱量や、インターフェイス自体の発熱量を低減することができる。
また、積層されるＤＲＡＭチップ１はインターフェイス機能を持たないので、各ＤＲＡＭチップの１発熱量を低減することができる。さらに、発熱量の大きいインターフェイスチップ２を積層される半導体チップの最上層に設置することで、インターフェイスチップ２での発熱を半導体装置上面からの放熱によって効率的に逃がすことができるため、動作時の半導体装置の温度上昇を抑えることができる。これらの温度低減効果によって、複数枚のＤＲＡＭチップ１を内蔵した大容量半導体装置を熱による誤作動や破損すること無く動作させることができる。
ここで、ＤＲＡＭ１，インターフェイスチップ２，Ｓｉインターポーザ３の平面寸法は同一であり、例えば、１辺７ｍｍの正方形状である。各チップの厚みは、それぞれ、ＤＲＡＭ１が５０μｍ、インターフェイスチップ２とＳｉインタ‐ポーザ３は６０μｍとすることで、多くのチップを積層した半導体装置を低い実装高さとすることができる。
また、インターフェイスチップ２とＳｉインターポーザ３の厚み（例えば、６０μｍ）をＤＲＡＭ１の厚み（例えば、５０μｍ）以上とすることで、組み立て時や動作時の温度変化などでＤＲＡＭ１に生じる熱応力を低減するとともに、周辺の樹脂によってＤＲＡＭ１が汚染されて素子特性が悪化することを防止している。
すなわち、ＤＲＡＭチップに外力が加わり、チップ内部に大きな応力が発生すると、リフレッシュ性能の悪化などの性能低下やチップ割れなどの破損が懸念される。特に、積層するためにＳｉの厚さを数十μｍ程度に薄くした場合にはチップの剛性が低下して、接続される樹脂基板やモールドされるレジンとの線膨張係数差の影響が大きく作用する。このことにより、動作時のチップ内部に大きな熱応力が生じる。また、ＤＲＡＭチップに隣接する樹脂からの汚染によるＤＲＡＭの性能低下も懸念される。それに対して、上述したように、積層されるＤＲＡＭチップの上下層に、インターフェイスチップ２と、Ｓｉインターポーザ３を設けることで、ＤＲＡＭチップ１が直接樹脂基板やレジンと平面的に接続することを防止している。このことで、動作時に生じるＳｉと周辺樹脂との線膨張係数差による熱変形量の違いは、インターフェイスチップ２やインターポーザ３によって吸収されるので、ＤＲＡＭチップ１に生じる応力を低減できる。また、インターフェイスチップ２やインターポーザ３によってＤＲＡＭチップ１の裏面が樹脂から保護されるため、汚染が防止できる。
第２のインターポーザであるＳｉインターポーザ３は、Ｓｉ基板を有するＤＲＡＭチップ１と、樹脂基板インターポーザ４との間に配置される。Ｓｉ基板を有するＤＲＡＭチップ１と、樹脂基板インターポーザ４とは線膨張係数が異なるため、樹脂基板インターポーザ４に発生した応力が、Ｓｉ基板を有するＤＲＡＭチップ１に伝わるのを阻止する緩衝材としても、第２のインターポーザであるＳｉインターポーザ３が用いられる。ここでは、第２のインターポーザとして、Ｓｉインターポーザ３を用いているため、第２のインターポーザとＳｉ基板を有するＤＲＡＭチップ１の線膨張係数は同じであるが、これに限らず、第２のインターポーザとしては、Ｓｉ基板を有するＤＲＡＭチップ１の線膨張係数以上で、しかも、樹脂基板インターポーザ４の線膨張係数よりも小さいものであれば用いることができる。具体的には、例えば、窒化アルミニュウムや酸化アルミニュウムのようなセラミックスを用いることができる。
貫通電極７は、図２に示すように、ＤＲＡＭ１のチップ中央部の十字形状１４に配置されている。貫通電極をこの様な形状に配置することによって、チップのシュリンクや容量変更などによってチップ寸法が変更された場合や異なる寸法のチップを混載する場合であっても、電極配置を変更することなく積層できる。
樹脂基板インターポーザ４は平面寸法１８ｍｍの正方形状であり、４層の配線層を持つＦＲ−４である。樹脂基板インターポーザ４の下面には、モジュール基板との接続のための外部端子として直径３００μｍ程度のはんだボール６が設けられている。はんだボール６は、図２に示すように、樹脂基板インターポーザ４の周辺部に各４列に配置されており、ＤＲＡＭ１のチップ直下には配置されないものである。このように、はんだボール６を配置することで、動作時の温度変化によって生じるＤＲＡＭ１やインターフェイスチップ２、Ｓｉインターポーザ３などのＳｉとモジュール基板との熱変形量差が直接はんだボール６のせん断変形として作用することを防止できるため、はんだ接続信頼性を確保することができる。
半導体装置の上面には、金属製の放熱板１２が設けられている。放熱板の平面寸法は樹脂基板インターポーザと同じく１辺１８ｍｍの正方形状、厚さは０．３ｍｍである。なお、放熱板１２は、厚さ０．２ｍｍの熱導電性樹脂１３を用いて、モールドレジン５と接合されている。本実施形態において、半導体装置の動作時の発熱箇所は主にインターフェイスチップ２とＤＲＡＭ１である。すなわち、半導体装置全体の平面寸法１８×１８＝３２４ｍｍ２に対して発熱箇所は７×７＝４９ｍｍ２であり、全体の１５％程度である。したがって、放熱板１２によってＤＲＡＭ１やインターフェイスチップ２で発熱した熱を平面的に広げることができ、動作時の温度上昇を大きく低減することができる。放熱板１２に熱伝導率の高い銅合金を用いることで、チップでの発熱を効率的に平面方向に拡散できる構造としている。
次に、図３を用いて、本実施形態による半導体装置の要部断面構造について説明する。
図３は、本発明の第１の実施形態による半導体装置の要部構造を示す要部断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
積層されるＳｉチップの中で、インターフェイスチップ２が最上層に設けられる。インターフェイスチップ２は、Ｓｉ基板２Ａと、Ｓｉ基板２Ａの表面に集積回路技術によって形成されたインターフェース機能を有する回路層２Ｂとから構成されている。インターフェイスチップ２が最上層に設けられるため、インターフェイスチップ２には貫通電極７を設ける必要はないものである。
インターフェイスチップ２の下部には、８枚のＤＲＡＭ１が積層されている。８枚のＤＲＡＭ１は全て同一構造である。ＤＲＡＭ１は、Ｓｉ基板１Ａと、Ｓｉ基板１Ａの表面に集積回路技術によって形成されたメモリセルを構成する回路層１Ｂとから構成されている。
それぞれのＤＲＡＭ１にはＳｉを貫通する貫通電極７が設けられ、ＤＲＡＭ１とインターフェイスチップ２の通信を可能にしている。貫通電極７は、Ｓｉに設けられた直径約３０μｍの貫通孔に絶縁層を設け、Ｐｏｌｙ−Ｓｉを充填することで構成されており、各貫通電極間のピッチは約７０μｍである。貫通電極７をＰｏｌｙ‐Ｓｉで構成することで、貫通電極７をＳｉと線膨張係数差の大きいＣｕ等で構成した場合よりもＤＲＡＭ１の貫通電極近傍の熱応力集中を低減することができる。そのため、貫通電極７近傍に配置されたメモリセルであっても生じる応力は小さく、応力に起因するメモリ素子の特性変化を防ぐことができる。このことから、貫通電極７の近くにメモリセルを配置することができるので、チップ面積をより有効に活用することができる。
各チップ１の貫通電極７の間は、アンダーフィル樹脂８で封止されたバンプ９で接合され、各ＤＲＡＭ１チップとインターフェイスチップ２の導通がとられている。ここでは、バンプ９にはＡｕを用い、アンダーフィル樹脂８にはＡｕの線膨張係数に近い樹脂を用いることで、温度変化時にバンプ８に生じる熱応力を低減し、接続信頼性を確保している。接合後のバンプ９の高さは約２０μｍである。
積層されたＤＲＡＭ１の下部には、Ｓｉインターポーザ３が配置されている。Ｓｉインターポーザ３は、Ｓｉ基板３Ａと、Ｓｉ基板３Ａの表面に形成された配線層３Ｂとから構成されている。Ｓｉ基板３Ａを貫通して、貫通電極７Ｂが設けられている。ＤＲＡＭ１に設けられた貫通電極７のピッチが７０μｍに対して、Ｓｉインターポーザ３に設けられた貫通電極７Ｂのピッチは２００μｍである。配線層３Ｂは、ＤＲＡＭ１との接続のための７０μｍピッチのバンプ９Ｂと、２００μｍピッチの貫通電極７Ｂとを接続するものであり、配線層３Ｂによって、配線ピッチは２００μｍまで拡大される。したがって、Ｓｉインターポーザ３の貫通電極７ＢとＤＲＡＭ１の貫通電極７の場所は異なる。
Ｓｉインターポーザ３の下部には、樹脂基板インターポーザ４が配置されており、Ｓｉインターポーザ３と樹脂基板インターポーザ４の間は、Ｓｉインターポーザ３の貫通電極７Ｂの下部に設けられたはんだボール１５によって接合されている。はんだボール１５は、アンダーフィル樹脂１１によって封止されている。このとき、アンダーフィル樹脂１１には線膨張係数がはんだに近い材料を用いることで、温度変化による接続部の信頼性低下を防止している。樹脂基板インターポーザ４は４層の配線層を持ち、最上層での配線ピッチはＳｉインターポーザ３との接続ために２００μｍ、内部の配線層で配線ピッチが拡大されて最下層でのバンプピッチは８００μｍとなる。各バンプには、図１及び図２に示したように、モジュール基板との接続のための直径３００μｍ程度のはんだボール６が設けられている。
本実施形態の構造では、メモリセルとインターフェイスが異なる半導体素子内に形成されているため、各ＤＲＡＭチップには１０００本程度の貫通電極が必要となる。そのため、各貫通電極間のピッチは約７０μｍとしている。これらの電極のうち、ＤＲＡＭチップとインターフェイスチップの通信のみに用いられるものは外部モジュール基板と接続する必要はないので、モジュール基板と接続される半導体装置の外部端子数は２５６本程度となる。このとき、モジュール基板での配線ピッチを考慮すると、半導体装置の外部端子はＤＲＡＭチップの平面寸法以上の平面面積に配置する必要が出ることが考えられる。また、実装後の温度変化に対する接続部の信頼性の観点からも、半導体装置の外部端子はＤＲＡＭチップ直下ではなく、チップの周辺部に配置することが望ましい。そこで、本発明ではＳｉ製のインターポーザ３とは別に樹脂基板（ＦＲ−４）のインターポーザ４を設けることで、チップ平面寸法以上の平面寸法に配線を引き回して、半導体装置の外部端子をＤＲＡＭチップの周辺部に配置している。さらに、複数枚のインターポーザ３，４を用いることで、各チップ間の貫通電極とモジュール基板の端子という大きくピッチの異なる配線間の引き回しを容易にしている。また、Ｓｉ製のインターポーザ３と樹脂基板のインターポーザ４の間を剛性の低いはんだとアンダーフィル樹脂で接合することで、Ｓｉとモジュール基板の線膨張係数差に起因してＤＲＡＭチップに発生する熱応力を低減することができる。
次に、図４を用いて、本実施形態による半導体装置に用いる貫通電極の配置について説明する。
図４は、本発明の第１の実施形態による半導体装置に用いる貫通電極の説明図であり、図４（Ａ）は、図２と同様に、本発明の第１の実施形態による半導体装置の底面図であり、図４（Ｂ）は、図４（Ａ）のＡ部拡大図である。なお、図１〜図３と同一符号は、同一部分を示している。
ＤＲＡＭ１の内部において、図４（Ａ）に示すように、貫通電極７は十字形状に配置され、さらに、図４（Ｂ）に示すように、それぞれ６列ずつ並べて配置されている。このうち、中心２列のバンプ３２は放熱特性を向上させるための熱伝導のために用いられるものであり、電気的な信号通信は受け持たないものである。そして、外側各２列（合計４列）が信号や電源の配線に用いられる。このように中心２列に熱伝導のためのバンプを配置することで、バンプ９の間を１本の配線３１が通れば信号や電源の配線が可能となるので、中心部を信号ピンとして用いるよりも配線の引き回しが容易となる。なお、本実施形態では熱伝導のための貫通電極を設けているが、半導体素子の発熱量が小さい場合には、信号や電源のための電極だけで構成することも可能である。この場合、貫通電極７は４列ずつ並べて十字形状を構成することができる。
次に、図５を用いて、本実施形態による半導体装置の製造方法について説明する。
図５は、本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。なお、図１〜図４と同一符号は、同一部分を示している。
図５（Ａ）に示すように、最初に、バックグラインドを実施する前の十分に厚いインターフェイスチップ２’と、厚さ５０μｍに加工された貫通電極を持つ１枚のＤＲＡＭチップ１を用意する。このとき、ＤＲＡＭチップ１には貫通電極７が設けられている。また、貫通電極７の上及びインターフェイスチップ２’には、バンプ９が設けられている。
次に、図５（Ｂ）に示すように、インターフェイスチップ２’とＤＲＡＭ１の接合面にアンダーフィル８を塗布して、図５（Ｃ）に示すように、両チップ２’，１のバンプ９を接合する。このとき、両チップのバンプ９として用いているＡｕが金属間結合するように昇温すると共に超音波振動を与えることで、強固な接合を実現する。また、この昇温工程によってアンダーフィル樹脂８が硬化することで、さらに強固な接合とすることができる。接合前の厚さ５０μｍと薄いＤＲＡＭ１チップには反り変形が生じているが、十分な厚さを持つインターフェイスチップ２’に押さえつける様に接合することでＤＲＡＭ１チップの反りを矯正することができるので、接合後の反りを小さくすることができる。
なお、本実施形態では、インターフェイスチップ２’とＤＲＡＭ１を接合する前にアンダーフィル樹脂８を塗布し、その後チップ間の接合を行ったが、浸透性の高いアンダーフィル樹脂８を用いる場合には、チップ間接合終了後にアンダーフィル樹脂８を接合バンプ間に浸透させてもよいものである。この場合、バンプ間接合時のアンダーフィルのフラックスなどによるボイドの発生を防ぐことができる。ただし、用いるアンダーフィル樹脂８の浸透性が不足すると十分にアンダーフィル封止が施せないことが懸念されるため、どちらの工程が望ましいかは用いるアンダーフィル樹脂の特性などによって決めることができる。
次に、図５（Ｄ）に示すように、接合したＤＲＡＭ１の裏面にＡｕバンプ９を設ける。そして、設けたＡｕバンプを用いて、図５（Ｂ）に示す工程に戻り、２段目のＤＲＡＭ１を先ほどと同様のプロセスにて積層する。この工程を繰り返すことで、インターフェイスチップ２’上に、８枚のＤＲＡＭ１を積層することができる。
次に、図５（Ｅ）に示すように、図５（Ｂ）〜（Ｄ）の工程で積層されたＤＲＡＭ１のアンダーフィル樹脂８を塗布し、その後、Ａｕバンプ９Ｂと貫通電極７Ｂを持つＳｉインターポーザ３を載せた後、図５（Ｆ）に示すように、両者を接合する。
なお、本実施形態では、各チップ間の接合を順次行ったが、接合に用いるアンダーフィルを仮硬化の状態で積層していき、Ｓｉインターポーザ３を積層した段階で本硬化させる工程を用いることもできる。この場合、全体に加わる熱履歴を小さくすることができる。
次に、図５（Ｇ）に示すように、インターフェイスチップ２に厚みが６０μｍとなるまでバックグラインドを施す。このとき、既に８枚のＤＲＡＭ１と１枚のＳｉインターポーザ３が小さいそりで接合されているため、インターフェイスチップ２が薄くなっても、積層された構造全体に大きな反り変形が生じることを防ぐことができる。また、各チップの平面寸法は同一であり、薄いＳｉが剥き出しになることは無いので、ハンドリング時の割れ不良などの発生を防止することができる。
次に、図５（Ｈ）に示すように、Ｓｉインターポーザ３の裏面に、はんだボール１５を形成し、図５（Ｉ）に示すように、樹脂基板インターポーザ４と接合する。このとき、Ｓｉインターポーザ３と樹脂基板インターポーザ４の接合面はアンダーフィル樹脂１１で封止する。
さらに、図５（Ｊ）に示すように、樹脂基板インターポーザ４とインターフェイスチップ２，ＤＲＡＭ１，Ｓｉインターポーザ３をモールドレジン５で封止し、図５（Ｋ）に示すように、樹脂基板インターポーザ４の裏面にモジュール基板との接続のためのはんだボール６を形成することで半導体装置１０が製造される。さらに、必要に応じて、図１に示したように、モールドレジン５の上面に熱導伝性樹脂１３を介して放熱板１２を設けることもできる。このような工程によって、信頼性の高い半導体装置の組み立てが可能となる。
次に、図６を用いて、本実施形態による半導体装置の第２の製造方法について説明する。
図６は、本発明の第１の実施形態による半導体装置の第２の製造方法を示す工程図である。なお、図１〜図５と同一符号は、同一部分を示している。
図５に示した第１の組み立て方法では、ＤＲＡＭ１，インターフェイスチップ２，Ｓｉインターポーザ３は、チップ寸法にダイシングした後に積層している。この方法は、各チップの歩留まりが悪い状態であっても、各チップを検査し、良品のみを集めて積層することができるので、特にハイエンドな製品の組み立てに適した方法である。一方、各チップの歩留まりが良い製品の組み立てにおいては、チップ毎の積層ではなく、ウェハ状態での積層を行うことで、組み立て効率を向上した工程を用いることができる。
図６は、ウェハ状態での積層組み立て工程を示している。最初に、図６（Ａ）に示すように、バックグラインドを実施する前の十分に厚いウェハ状態のインターフェイスチップ２’と、バックグラインドを実施する前のウェハ状態のＤＲＡＭ１’を用意する。ＤＲＡＭ１’にはバックグラインドを施していないのでまだ貫通はしていないがＳｉ内部に埋め込まれたＰｏｌｙ−Ｓｉの電極７が設けられている。
次に、図６（Ｂ）に示すように、ウェハ接合部には事前にアンダーフィル８を塗布し、図６（Ｃ）に示すように、両ウェハのバンプがＡｕの金属間接合によって接続され、ウェハ状態のインターフェイスチップ２とウェハ状態のＤＲＡＭ１を接合する。このとき、フラックスを含まないアンダーフィル樹脂の使用や、フラックスを逃がすためにウェハの一部に穴を設置することなどで、アンダーフィル樹脂８にボイドが発生することを防止することができる。
次に、図６（Ｄ）に示すように、ウェハレベルのＤＲＡＭ１’の裏面にバックグラインドを施し、Ｐｏｌｙ−Ｓｉの貫通電極７を露出させる。
次に、図６（Ｅ）に示すように、露出した電極上にＡｕバンプ９を設ける。そして、図６（Ｂ）〜（Ｅ）この工程を繰り返すことで、１枚のインターフェイスチップ２と８枚のＤＲＡＭ１をウェハ状態で積層することができる。
次に、図６（Ｆ）に示すように、バックグラインドを施していないウェハ状態のＳｉインターポーザ３’を用意し、図６（Ｇ）に示すように、ウェハ状態のＳｉインターポーザ３’を積層されたＤＲＡＭ１に接続し、その後、図６（Ｈ）に示すように、Ｓｉインターポーザ３’の裏面を電極が露出するようにバックグラインドを施す。
次に、図６（Ｉ）に示すように、インターフェイスチップ２の裏面を厚さ６０μｍまでバックグラインドし、図６（Ｊ）に示すように、ダイシングすることで、インターフェイスチップと８枚のＤＲＡＭ１とＳｉインターポーザ３がチップ寸法に積層された構造体が完成する。その後の工程は、図５（Ｆ）以降に示した工程に進んで、半導体装置１０が製造される。
なお、図５や図６に示した製造工程は、様々考えられる本発明の実施形態において、チップ状態での組み立て方法とウェハ状態での積層方法の各１つの製造方法を示したものであり、他の工程で製造された半導体装置であっても、本発明の特長を有する構造であれば、本発明の効果が得られることは言うまでもない。
以上説明したように、本実施形態によれば、メモリセルを構成する複数枚のＤＲＡＭチップの上に、全メモリセルを統括的に制御するインターフェイスチップを積層し、これらのチップを貫通電極を用いて接続することで、発熱量を低減することができる。
また、発熱量の大きいインターフェイスチップを積層される半導体チップの最上層に設置することで、動作時の半導体装置の温度上昇を抑えることができる。
さらに、積層されるＤＲＡＭチップの上にインターフェイスチップを設け、下にはＳｉのインターポーザを設けることで、ＤＲＡＭチップが薄い場合でも、ＤＲＡＭチップに生じる応力を低減できる。
また、複数枚のインターポーザを用いることで、各チップ間の貫通電極とモジュール基板の端子という大きくピッチの異なる配線間の引き回しを容易にしている。
さらに、半導体装置の外部端子はＤＲＡＭチップ直下ではなく、チップの周辺部に配置することにより、実装後の温度変化に対する接続部の信頼性を向上できる。
次に、図７を用いて、本発明の第２の実施形態による半導体装置の構成について説明する。
図７は、本発明の第２の実施形態による半導体装置の全体構成を示す構成図であり、図７（Ａ）は側面断面図であり、図７（Ｂ）は底面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態の半導体装置１０Ａでは、ＤＲＡＭ１の底面周辺部にはんだボール６を設けるだけでなく、ＤＲＡＭ１の中央部直下に、樹脂基板インターポーザ４とモジュール基板の接合のためのはんだボール６Ａが設けられている。
ＤＲＡＭ１の直下にはんだボール６Ａを配置した場合、温度変化によるＳｉとモジュール基板の熱変形量差がはんだボール６Ａにせん断方向の負荷として作用する。しかし、ＤＲＡＭ１の中央部ではＳｉとモジュール基板の熱変形量差は発生しない。そのため、ＤＲＡＭ１の中央部近傍に配置したはんだボール６Ａには小さなせん断方向負荷しか発生せず、接続寿命を確保することができる。ＤＲＡＭ１の直下にはんだボールがあることで、チップでの発熱を効率的にモジュール基板に逃がすことができる。
したがって、インターフェイスチップ２とモジュール基板との配線ピン数が多く樹脂基板インターポーザ４の周辺部だけでははんだボール６を配置できない場合や、インターフェイスチップ２やＤＲＡＭ１の発熱量が大きい場合には、本実施形態の様なはんだボール配置を用いることができる。
次に、図８を用いて、本発明の第３の実施形態による半導体装置の構成について説明する。
図８は、本発明の第３の実施形態による半導体装置の全体構成を示す構成図であり、図８（Ａ）は側面断面図であり、図８（Ｂ）は底面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態の半導体装置１０Ｂでは、樹脂基板インターポーザ４の下面全体に、はんだボール６Ｂが配置されている。このように、はんだボール６Ｂが樹脂基板インターポーザ４の下面全体に配置された場合、ＤＲＡＭ１チップの角部周辺に配置されたはんだボール６Ｂには熱変形によって大きなせん断変形負荷が生じ、き裂の発生や破断が懸念される。したがって、これらのボールを信号配線や電源配線として用いることは適当ではない。しかし、はんだボール６Ｂにき裂が発生したり破断した場合であっても、はんだボールが無くＤＲＡＭ１チップ直下が空気層となっている場合と比べると熱伝導率は大きいため、はんだボール６Ｂが無い場合よりも半導体装置の放熱特性は向上する。
したがって、インターフェイスチップ３やＤＲＡＭ１の発熱量が大きく放熱特性の向上が必要な半導体装置では、本実施形態の様なはんだボール配置を用いることができる。
次に、図９を用いて、本発明の第４の実施形態による半導体装置の構成について説明する。
図９は、本発明の第４の実施形態による半導体装置の全体構成を示す側面断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態の半導体装置１０Ｃでは、樹脂基板インターポーザ下面に、はんだボールでは無く、ピン８１を配置している。樹脂基板インターポーザ４とモジュール基板との接合にピン８１を用いることで、半導体装置１０Ｃは、はんだリフロー工程の熱履歴を受けることがないものである。半導体装置をリフロー工程に通す時、レジンやアンダーフィルなどの樹脂が吸湿しているとレジンクラックなどの不具合を生じることが懸念される。そのため、モジュール基板への実装をユーザー側で行う場合には、ユーザーが吸湿管理をする必要がある。しかし、本実施形態の様にピン８１を用いてモジュール基板への実装を行う場合にはその必要がなく、ユーザー側の負担を軽減することができる。ただし、本実施形態ではユーザーはモジュール基板にピン８１を受けるためのソケットを設ける必要がある。
次に、図１０を用いて、本発明の第５の実施形態による半導体装置の構成について説明する。
図１０は、本発明の第５の実施形態による半導体装置の全体構成を示す側面断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態の半導体装置１０Ｄでは、樹脂基板インターポーザ下面に、はんだボールでは無く、ソケット９１を配置している。本実施形態では、図９の実施形態と同様に、ユーザー側でのリフロー工程が不要となるため、ユーザー側の吸湿管理の負担を軽減することができる。ただし、本実施形態ではユーザーはモジュール基板にソケット９１に対応するソケットを設ける必要がある。
次に、図１１を用いて、本発明の第６の実施形態による半導体装置の構成について説明する。
図１１は、本発明の第６の実施形態による半導体装置の全体構成を示す側面断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態では、１枚のモジュール基板１０１に、前述した構成の半導体装置１０を複数搭載することで、大容量なメモリモジュールを実現している。モジュール基板１０１は、モジュール基板端子１０２を備えている。半導体装置１０は、ＤＩＭＭ規格のモジュール基板上に片面に６個程度、両面で１２個程度搭載することが可能である。１個の半導体装置１０の記憶容量を前述したように０．５ＧＢとすると、１２個の半導体装置を備えたメモリモジュールの記憶容量は６ＧＢとなる。したがって、ＤＩＭＭ規格のモジュール基板やＳＯＤＩＭＭ規格のモジュール基板に本半導体装置を実装することで、同規格の現状製品に比べて非常に大容量なメモリモジュール製品を得ることができる。
次に、図１２を用いて、本発明の第７の実施形態による半導体装置の構成について説明する。
図１２は、本発明の第７の実施形態による半導体装置の全体構成を示す側面断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態では、半導体装置１０Ｅの内部に、ＤＲＡＭ１以外の素子を搭載している。本半導体装置１０Ｅでは、ＤＲＡＭ１の平面寸法に比べて樹脂基板インターポーザ４の平面寸法が大きいため、樹脂基板インターポーザ４上に、チップ抵抗やチップコンデンサなどの受動素子１１１を表面実装することができる。このように受動素子を内蔵することで、半導体装置としての機能を増強することができる。
次に、図１３を用いて、本発明の第８の実施形態による半導体装置の構成について説明する。
図１３は、本発明の第８の実施形態による半導体装置の全体構成を示す側面断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
本実施形態では、８枚積層されたＤＲＡＭ１の上部にＳｉインターポーザ１２１を設け、Ｓｉインターポーザ１２１の上部にロジック回路などＤＲＡＭ以外の半導体素子１２２を搭載し、最上部にインターフェイスチップ２を配置している。このように、ＤＲＡＭとＤＲＡＭ以外の回路の間にＳｉインターポーザ１２１を配置することで、様々な回路との混載が可能となる。このとき、ＤＲＡＭ以外のチップ１２２にもＤＲＡＭと同様に貫通電極をチップ中央の十字形状に配置することで、ユーザ側の要求に対応した様々なチップの組み合わせが可能となる。さらに、ＤＲＡＭ以外に搭載するチップは１枚である必要はなく、複数枚の搭載が可能である。
次に、図１４及び図１５を用いて、本発明の第９の実施形態による半導体装置の構成について説明する。
図１４は、本発明の第９の実施形態による半導体装置の全体構成を示す側面断面図である。図１５は、本発明の第９の実施形態による半導体装置を搭載したメモリモジュールの構成を示す側面断面図である。なお、図１及び図２と同一符号は、同一部分を示している。
図１４に示すように、本半導体装置１０Ｇは、積層された８枚のＤＲＡＭ１と、積層されたＤＲＡＭ１の上部に配置された第２のインターポーザであるＳｉインターポーザ３と、積層されたＤＲＡＭ１の下部に配置されたインターフェイスチップ２と、さらにその下部に配置された樹脂インターポーザ４とから構成される。これらの部材１，２，３，４は、モールドレジン５で封止される。さらに、モジュール基板との接続のための外部端子としてのはんだボール６が設けられている。すなわち、図１に示した構成とは、Ｓｉインターポーザ３と、インターフェイスチップ２との上下の配置を逆にしている。インターフェイスチップ２とＳｉインターポーザ３の厚み（例えば、６０μｍ）をＤＲＡＭ１の厚み（例えば、５０μｍ）以上とすることで、組み立て時や動作時の温度変化などでＤＲＡＭ１に生じる熱応力を低減するとともに、周辺の樹脂によってＤＲＡＭ１が汚染されて素子特性が悪化することを防止している。また、Ｓｉインターポーザ３は、半導体素子１の線膨張係数以上の線膨張係数を有する部材を用いることが好ましいため、ここでは、半導体素子１と同じ素材であるＳｉを用いている。なお、、第２のインターポーザとしては、窒化アルミニュウムや酸化アルミニュウムのようなセラミックスを用いることができる。
複数枚のDRAMチップ１と、インターフェイスチップ２とは、貫通電極を用いて接続される。Ｓｉインターポーザ３に設けられた電極は、樹脂基板インターポーザ４に設けられた電極と、ワイヤーボンディング４１によって接続される。
図１５に示すように、樹脂基板インターポーザ４には、貫通している熱伝導性に優れた銅ビア４２が設けられている。銅ビア４２は、樹脂基板インターポーザ４の下面に形成されたはんだボール６Ｃと接続されている。一方、モジュール基板５０には、貫通している熱伝導性に優れた銅ビア５１が設けられている。銅ビア５１と銅ビア４２ははんだボール６Ｃにより接続され、インターフェイスチップ２の発熱は、銅ビア４１，５１を介して外部に放熱される。
以上の構成によっても、メモリセルを構成する複数枚のＤＲＡＭチップの下に、全メモリセルを統括的に制御するインターフェイスチップを積層し、これらのチップを貫通電極を用いて接続することで、発熱量を低減することができる。
また、積層されるＤＲＡＭチップの下にインターフェイスチップを設け、上にはＳｉのインターポーザを設けることで、ＤＲＡＭチップが薄い場合でも、ＤＲＡＭチップに生じる応力を低減できる。
さらに、半導体装置の外部端子はＤＲＡＭチップ直下ではなく、チップの周辺部に配置することにより、実装後の温度変化に対する接続部の信頼性を向上できる。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明の第１の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第１の実施形態による半導体装置の全体構成を示す底面図である。 本発明の第１の実施形態による半導体装置の要部構造を示す要部断面図である。 本発明の第１の実施形態による半導体装置に用いる貫通電極の説明図である。 本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。 本発明の第１の実施形態による半導体装置の第２の製造方法を示す工程図である。 本発明の第２の実施形態による半導体装置の全体構成を示す構成図である。 本発明の第３の実施形態による半導体装置の全体構成を示す構成図である。 本発明の第４の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第５の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第６の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第７の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第８の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第９の実施形態による半導体装置の全体構成を示す側面断面図である。 本発明の第９の実施形態による半導体装置を搭載したメモリモジュールの構成を示す側面断面図である。
符号の説明
１…ＤＲＡＭ
２…インターフェイスチップ
３…Ｓｉインターポーザ
４…樹脂製インターポーザ
６…はんだボール
７…貫通電極
１０…半導体装置

Claims (6)

  1. 積層された複数の半導体素子を有し、これらの半導体素子の少なくとも一枚が貫通電極を用いて他の半導体素子と導通がとられている半導体装置において、
    前記積層された複数の半導体素子の上若しくは下に積層されるとともに、外部と前記半導体素子の間のインターフェースとなるインターフェースチップを備えたことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記インターフェースチップは、前記積層された複数の半導体素子の最上層に配置されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、さらに、
    樹脂インターポーザと、
    この樹脂インターポーザと前記積層された複数の半導体素子との間に配置され、前記半導体素子の厚さ以上の厚さを備え、前記樹脂インターポーザの線膨張係数よりも小さく、前記積層された複数の半導体素子の線膨張係数以上の線膨張係数を有する第２のインターポーザとを備えたことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、さらに、
    前記積層された複数の半導体素子の最上層に配置され、前記半導体素子の厚さ以上の厚さを備え、前記積層された複数の半導体素子の線膨張係数以上の線膨張係数を有する第２のインターポーザと、
    樹脂インターポーザとを備え、
    前記インターフェースチップは、前記樹脂インターポーザと前記積層された複数の半導体素子との間に配置されたことを特徴とする半導体装置。
  5. 請求項３若しくは請求項４のいずれかに記載の半導体装置において、
    前記第２のインターポーザは、Ｓｉで構成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記半導体素子の少なくとも2枚以上は、メモリであることを特徴とする半導体装置。
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